JP2015153811A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2015153811A5 JP2015153811A5 JP2014024242A JP2014024242A JP2015153811A5 JP 2015153811 A5 JP2015153811 A5 JP 2015153811A5 JP 2014024242 A JP2014024242 A JP 2014024242A JP 2014024242 A JP2014024242 A JP 2014024242A JP 2015153811 A5 JP2015153811 A5 JP 2015153811A5
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- underfill resin
- chip
- semiconductor
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 50
- 229920005989 resin Polymers 0.000 claims description 29
- 239000011347 resin Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000007789 sealing Methods 0.000 claims 8
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000000155 melt Substances 0.000 claims 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
Images
Description
実施形態の半導体装置の製造方法では、まず、図６に示すような配線基板５を用意する。配線基板５は、厚み方向の中央部にコア基板１０を備えている。コア基板１０はガラスエポキシ樹脂などの絶縁材料から形成される。
このように、狭ピッチの柱状電極ＰＥｘを備えた第２半導体チップ７を先封止技術で第１半導体チップ６に低い荷重でフリップチップ接続する際には、溶融粘度の低い樹脂材を使用することが有効であることが確認された。
さらには、第１半導体チップ６及び第２半導体チップ７の代わりに、各種の配線基板を採用し、３つの配線基板を積層して同様な構成としてもよい。
Claims (8)
- 配線基板と、
前記配線基板の上にフリップチップ接続された第１半導体チップと、
前記配線基板と前記第１半導体チップの間に充填され、かつ前記第１半導体チップの周囲に配置された台座部を備えた第１アンダーフィル樹脂と、
前記第１半導体チップの上にフリップチップ接続され、前記第１半導体チップより面積が大きな第２半導体チップと、
前記第１半導体チップと前記第２半導体チップの間に充填され、かつ前記第１アンダーフィル樹脂の台座部の上面及び前記第２半導体チップの側面を被覆する第２アンダーフィル樹脂と
を有することを特徴とする半導体装置。 - 前記第２半導体チップの側面は、前記第１半導体チップの側面と前記第１アンダーフィル樹脂の台座部の側面との間の領域に配置されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１半導体チップの上面と前記第１のアンダーフィル樹脂の台座部の上面とは、同一面となっていることを特徴とする請求項１又は２に記載の半導体装置。
- 配線基板の上に第１封止樹脂材を形成する工程と、
前記第１封止樹脂材に第１半導体チップの電極を押し込んで前記配線基板にフリップチップ接続し、前記配線基板と前記第１半導体チップとの間に第１アンダーフィル樹脂を充填すると共に、前記第１半導体チップの周囲に前記第１アンダーフィル樹脂により台座部を形成する工程と、
前記第１半導体チップの上に第２封止樹脂材を形成する工程と、
前記第２封止樹脂材に第２半導体チップの電極を押し込んで前記第１半導体チップにフリップチップ接続し、前記第１半導体チップと前記第２半導体チップとの間に第２アンダーフィル樹脂を充填すると共に、前記第１アンダーフィル樹脂の台座部の上面及び第２半導体チップの側面を前記第２アンダーフィル樹脂で被覆する工程と
有することを特徴とする半導体装置の製造方法。 - 配線基板の上に封止樹脂材を形成する工程と、
前記封止樹脂材に第１半導体チップの電極を押し込んで前記配線基板にフリップチップ接続し、前記配線基板と前記第１半導体チップとの間に第１アンダーフィル樹脂を充填すると共に、前記第１半導体チップの周囲に前記第１アンダーフィル樹脂により台座部を形成する工程と、
前記第１半導体チップの上に第２半導体チップをフリップチップ接続する工程と、
前記第１半導体チップと前記第２半導体チップとの間に第２アンダーフィル樹脂を充填すると共に、前記第１アンダーフィル樹脂の台座部の上面及び第２半導体チップの側面を前記第２アンダーフィル樹脂で被覆する工程と
有することを特徴とする半導体装置の製造方法。 - 前記第１アンダーフィル樹脂を充填する工程において、
前記第１半導体チップは、前記第１半導体チップよりも面積が大きなボンディングツールに固定された状態で前記第１封止樹脂材に押し込まれ、
前記ボンディングツールの周縁部の下面で前記第１封止樹脂材の周縁部が押圧されて前記台座部が形成され、前記台座部の上面と前記第１半導体チップの上面とが同一面となることを特徴とする請求項４又は５に記載の半導体装置の製造方法。 - 前記第２アンダーフィル樹脂は、前記第１アンダーフィル樹脂よりも溶融粘度が低い樹脂材から形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第１半導体チップの上に前記第２半導体チップをフリップチップ接続する工程において、前記第２半導体チップの側面は、前記第１半導体チップの側面と前記第１アンダーフィル樹脂の台座部の側面との間の領域に配置されることを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014024242A JP6242231B2 (ja) | 2014-02-12 | 2014-02-12 | 半導体装置及びその製造方法 |
| US14/567,056 US9633978B2 (en) | 2014-02-12 | 2014-12-11 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014024242A JP6242231B2 (ja) | 2014-02-12 | 2014-02-12 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2015153811A JP2015153811A (ja) | 2015-08-24 |
| JP2015153811A5 true JP2015153811A5 (ja) | 2016-11-24 |
| JP6242231B2 JP6242231B2 (ja) | 2017-12-06 |
Family
ID=53775605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014024242A Active JP6242231B2 (ja) | 2014-02-12 | 2014-02-12 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9633978B2 (ja) |
| JP (1) | JP6242231B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI566305B (zh) * | 2014-10-29 | 2017-01-11 | 巨擘科技股份有限公司 | 製造三維積體電路的方法 |
| KR102356810B1 (ko) * | 2015-01-22 | 2022-01-28 | 삼성전기주식회사 | 전자부품내장형 인쇄회로기판 및 그 제조방법 |
| JP6489965B2 (ja) * | 2015-07-14 | 2019-03-27 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
| JP6478853B2 (ja) * | 2015-07-14 | 2019-03-06 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
| US10957672B2 (en) * | 2017-11-13 | 2021-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and method of manufacturing the same |
| US11075133B2 (en) * | 2018-06-29 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Underfill structure for semiconductor packages and methods of forming the same |
| JP2020047793A (ja) * | 2018-09-19 | 2020-03-26 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2022002261A (ja) * | 2020-06-22 | 2022-01-06 | キオクシア株式会社 | ストレージ装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184936A (ja) * | 2000-12-11 | 2002-06-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP3683179B2 (ja) * | 2000-12-26 | 2005-08-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP2003258034A (ja) * | 2002-03-06 | 2003-09-12 | Mitsubishi Electric Corp | 多層配線基体の製造方法および多層配線基体 |
| JP2011054851A (ja) * | 2009-09-03 | 2011-03-17 | Toshiba Corp | 半導体装置の製造方法 |
| JP2011061004A (ja) * | 2009-09-10 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101719636B1 (ko) * | 2011-01-28 | 2017-04-05 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP5357241B2 (ja) | 2011-08-10 | 2013-12-04 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2013115190A (ja) * | 2011-11-28 | 2013-06-10 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2013138177A (ja) * | 2011-11-28 | 2013-07-11 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2015122445A (ja) * | 2013-12-24 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2014
- 2014-02-12 JP JP2014024242A patent/JP6242231B2/ja active Active
- 2014-12-11 US US14/567,056 patent/US9633978B2/en active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2015153811A5 (ja) | ||
| US9780076B2 (en) | Package-on-package structure with through molding via | |
| WO2016209668A3 (en) | Structures and methods for reliable packages | |
| KR101500038B1 (ko) | 패키징 공정에서 언더필 쏘잉 방법 | |
| JP2013222966A5 (ja) | ||
| CN102903691B (zh) | 半导体器件、封装方法和结构 | |
| US8901732B2 (en) | Semiconductor device package and method | |
| TWI541966B (zh) | 封裝堆疊結構及其製法 | |
| US9373559B2 (en) | Low-stress dual underfill packaging | |
| JP2017022300A5 (ja) | ||
| MY178559A (en) | Package-on-package stacked microelectronic structures | |
| JP2012039090A5 (ja) | ||
| JP2014179611A5 (ja) | ||
| KR101548051B1 (ko) | 단차를 형성하는 몰딩재를 갖는 패키지 | |
| TWI567834B (zh) | 指紋辨識晶片封裝模組的製造方法 | |
| US20140131894A1 (en) | POP Structures with Air Gaps and Methods for Forming the Same | |
| TW201613060A (en) | Semiconductor device having terminals formed on a chip package including a plurality of semiconductor chips and manufacturing method thereof | |
| JP2016096292A5 (ja) | ||
| US20180033775A1 (en) | Packages with Die Stack Including Exposed Molding Underfill | |
| JP2016225414A5 (ja) | ||
| JP2017011075A5 (ja) | ||
| TWI424552B (zh) | 三維立體堆疊晶片封裝結構 | |
| JP2016012713A5 (ja) | ||
| TW201507097A (zh) | 半導體晶片及具有半導體晶片之半導體裝置 | |
| TWI556381B (zh) | 半導體封裝件及其製法 |