JP2015144265A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015144265A
JP2015144265A JP2014259602A JP2014259602A JP2015144265A JP 2015144265 A JP2015144265 A JP 2015144265A JP 2014259602 A JP2014259602 A JP 2014259602A JP 2014259602 A JP2014259602 A JP 2014259602A JP 2015144265 A JP2015144265 A JP 2015144265A
Authority
JP
Japan
Prior art keywords
semiconductor
transistor
conductor
insulator
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014259602A
Other languages
English (en)
Other versions
JP2015144265A5 (ja
JP6488124B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
哲弘 田中
Tetsuhiro Tanaka
哲弘 田中
英臣 須澤
Hideomi Suzawa
英臣 須澤
靖正 山根
Yasumasa Yamane
靖正 山根
裕平 佐藤
Yuhei Sato
裕平 佐藤
祐朗 手塚
Yoshiaki Tezuka
祐朗 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014259602A priority Critical patent/JP6488124B2/ja
Publication of JP2015144265A publication Critical patent/JP2015144265A/ja
Publication of JP2015144265A5 publication Critical patent/JP2015144265A5/ja
Application granted granted Critical
Publication of JP6488124B2 publication Critical patent/JP6488124B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System

Abstract

【課題】安定した電気特性を有するトランジスタを提供する。または、非導通時の電流の小さいトランジスタを提供する。または、導通時の電流の大きいトランジスタを提供する。または、当該トランジスタを有する半導体装置を提供する。または、丈夫な半導体装置を提供する。【解決手段】シリコンを用いた第１のトランジスタと、第１のトランジスタ上の酸化アルミニウム膜と、酸化アルミニウム膜上の酸化物半導体を用いた第２のトランジスタと、を有し、酸化物半導体は、シリコンよりも水素濃度が低い半導体装置である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコン、多結晶シリコン、単結晶シリコンなどが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。また、集積回路などを構成するトランジスタに適用する場合、さらに高い電界効果移動度を有する単結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
また、近年は、酸化物半導体が注目されている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体を用いたトランジスタに安定した電気特性を与える方法として、酸化物半導体と接する絶縁体への酸素ドーピング技術が開示されている（特許文献１参照。）。特許文献１に開示された技術を用いることで、酸化物半導体中の酸素欠損を低減することができる。その結果、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減し、信頼性を向上させることができる。
ところで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
また、半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。
特開２０１１−２４３９７４号公報 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報
安定した電気特性を有するトランジスタを提供することを課題の一とする。または、非導通時の電流の小さいトランジスタを提供することを課題の一とする。または、導通時の電流（オン電流）の大きいトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置を提供することを課題の一とする。または、丈夫な半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、シリコンを用いた第１のトランジスタと、第１のトランジスタ上の酸化アルミニウム膜と、酸化アルミニウム膜上の酸化物半導体を用いた第２のトランジスタと、を有し、酸化物半導体は、シリコンよりも水素濃度が低い半導体装置である。
（２）または、本発明の一態様は、酸化アルミニウム膜は、Ｘ線反射率測定法によって、密度が３．２ｇ／ｃｍ３未満の領域を有する（１）に記載の半導体装置である。
（３）または、本発明の一態様は、第１のトランジスタと酸化アルミニウム膜との間に、過剰水素を含む絶縁体を有する（１）または（２）に記載の半導体装置である。
（４）または、本発明の一態様は、酸化アルミニウム膜と第２のトランジスタとの間に、過剰酸素を含む絶縁体を有する（１）乃至（３）のいずれか一に記載の半導体装置である。
（５）または、本発明の一態様は、第２のトランジスタは、酸化アルミニウム膜と過剰酸素を含む絶縁体との間に、酸化物半導体と重なる領域を有するバックゲート電極を有する（４）に記載の半導体装置である。
（６）または、本発明の一態様は、バックゲート電極は、酸化物または酸化窒化物を含む層を有する積層構造である（５）に記載の半導体装置である。
なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換えても構わない。
電気特性の安定したトランジスタを提供することができる。または、非導通時の電流の小さいトランジスタを提供することができる。または、導通時の電流が大きいトランジスタを提供することができる。または、当該トランジスタを有する半導体装置を提供することができる。または、丈夫な半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＲＦタグのブロック図。 本発明の一態様に係るＲＦタグの使用例を示す図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る表示モジュールを説明する図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体の積層を示す断面図、およびバンド構造を示す図。 ＴＤＳ結果を示す図。 膜密度を示す図。 断面ＳＴＥＭ像を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符合の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状についての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。または、前述の元素を含む合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域における深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の最大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の最小値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅または距離の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅または距離がＢである場合などを含む。
＜半導体装置の構造＞
以下では、本発明の一態様に係る半導体装置の構造について説明する。
図１は、本発明の一態様に係る半導体装置の断面図である。図１は、一点鎖線を境に異なる断面を示す。
図１に示す半導体装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体４４２と、絶縁体４４２上のトランジスタ４９０と、を有する。なお、絶縁体４４２は、酸素および水素をブロックする機能を有する絶縁体である。
トランジスタ４９１は、半導体基板４００上の絶縁体４６２と、絶縁体４６２上の導電体４５４と、導電体４５４の側面に接する絶縁体４７０と、半導体基板４００中の導電体４５４および絶縁体４７０と重ならない領域である領域４７６と、絶縁体４７０と重なる領域である領域４７４と、を有する。
半導体基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板４００は、非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがある。
絶縁体４６２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導電体４５４は、トランジスタ４９１のゲート電極としての機能を有する。また、絶縁体４７０は、導電体４５４の側壁絶縁体（サイドウォールともいう。）としての機能を有する。また、領域４７６は、トランジスタ４９１のソース領域またはドレイン領域としての機能を有する。また、領域４７４は、トランジスタ４９１のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域としての機能を有する。
なお、領域４７４は、導電体４５４をマスクとした不純物添加によって形成することができる。また、その後、絶縁体４７０を形成し、導電体４５４および絶縁体４７０をマスクとした不純物注入によって、領域４７６を形成することができる。したがって、領域４７４と領域４７６とを、同種の不純物によって形成する場合、領域４７４は領域４７６よりも不純物濃度の低い領域となる。
トランジスタ４９１は、領域４７４を有することによって、短チャネル効果を抑制することができる。したがって、微細化に適した構造であることがわかる。
トランジスタ４９１は、半導体基板４００に設けられた他のトランジスタと、絶縁体４６０などによって分離される。なお、図１では、絶縁体４６０を、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、これに限定されない。例えば、絶縁体４６０に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ間を分離しても構わない。
図１では、トランジスタ４９１に隣接して、トランジスタ４９１と同じ極性を有するトランジスタ４９２を配置した例を示している。また、図１では、トランジスタ４９１とトランジスタ４９２とが、領域４７６を介して電気的に接続している例を示している。なお、トランジスタ４９１とトランジスタ４９２とは、異なる極性を有するトランジスタであっても構わない。その場合、トランジスタ４９１とトランジスタ４９２とを絶縁体４６０によって分離し、トランジスタ４９１とトランジスタ４９２とで領域４７４および領域４７６に含まれる不純物の種類を変え、トランジスタ４９１およびトランジスタ４９２のいずれか一方、または両方のゲート電極として機能する導電体と重なる半導体基板４００の領域の一部に、導電型の異なるウェル領域を形成すればよい。
トランジスタ４９１とトランジスタ４９２とが異なる極性を有することで、相補型金属酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成することができる。ＣＭＯＳを構成することで、半導体装置の消費電力を低減することができる。または、動作速度を高くすることができる。
なお、トランジスタ４９１およびトランジスタ４９２の構造は、図１に示した構造に限定されない。例えば、図２に示すトランジスタ４９１およびトランジスタ４９２のように、半導体基板４００に凸部（突起、フィンなどとも呼ばれる。）を有する、構造であっても構わない。図２に示すトランジスタ４９１およびトランジスタ４９２の構造は、図１に示したトランジスタ４９１およびトランジスタ４９２の構造と比較して、同じ占有面積に対する実効的なチャネル幅を大きくすることができる。したがって、トランジスタ４９１およびトランジスタ４９２の、導通時の電流を大きくすることができる。
または、例えば、図３に示すトランジスタ４９１およびトランジスタ４９２のように、半導体基板４００に絶縁体領域４５２を設ける構造としても構わない。図３に示すトランジスタ４９１およびトランジスタ４９２の構造とすることで、独立して駆動されるトランジスタ間を、より確実に分離することができ、リーク電流を抑えることができる。その結果、トランジスタ４９１およびトランジスタ４９２の非導通時の電流を小さくすることができる。また、トランジスタ４９１およびトランジスタ４９２の導通時の電流を大きくすることができる。
図１に示すトランジスタ４９０は、導電体４１３と、導電体４１３上の絶縁体４０２と、絶縁体４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する、導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。なお、ここでは、導電体４１３をトランジスタ４９０の一部としているが、これに限定されない。例えば、導電体４１３がトランジスタ４９０とは独立した構成要素であるとしてもよい。
導電体４１３は、トランジスタ４９０のゲート電極としての機能を有する。また、絶縁体４０２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。また、絶縁体４１２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４０４は、トランジスタ４９０のゲート電極としての機能を有する。
なお、導電体４１３および導電体４０４は、ともにトランジスタ４９０のゲート電極としての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電体４１３に負または正のゲート電圧を印加することでトランジスタ４９０のしきい値電圧を調整しても構わない。または、図４に示すように、導電体４１３と導電体４０４とを、導電体４７３などにより電気的に接続することで、同じ電位を印加しても構わない。この場合、実効的なチャネル幅を大きくすることができるため、トランジスタ４９０の導通時の電流を大きくすることができる。また、導電体４０４だけでは電界が届きにくい領域まで、導電体４１３でカバーすることができるため、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０の非導通時の電流を小さくすることができる。
または、図５に示すように、トランジスタ４９０が導電体４１３を有さなくても構わない。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出することができる酸化シリコンである。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０に安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨは質量電荷比が３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
図１に示すように、導電体４１６ａおよび導電体４１６ｂの側面は、半導体４０６ｂの側面と接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、上面図において半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３２（Ｂ）に示す。図３２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３２（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３２（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３２（Ｂ）および図３２（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３２（Ｄ）参照。）。図３２（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３２（Ｄ）に示す領域５１６１に相当する。
また、図３３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３３（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３３（Ｂ）、図３３（Ｃ）および図３３（Ｄ）に示す。図３３（Ｂ）、図３３（Ｃ）および図３３（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３４（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３５（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３５（Ｂ）に示す。図３５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３５（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３６より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造である。
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、その他の要素について説明する。
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くとする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くとする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。なお、図３７（Ａ）は、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃが、この順番に積層した断面図である。図３７（Ｂ）は、図３７（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図３７（Ｃ）は、図３７（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタ４９０のオン電流を高くすることができる。
トランジスタ４９０のオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動の阻害は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも起こる。
したがって、トランジスタ４９０のオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体４０６ｂが酸素欠損（Ｖｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶｏＨと表記する場合がある。ＶｏＨは電子を散乱するため、トランジスタ４９０のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０のオン電流を高くすることができる場合がある。
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低い層であると好ましい。
絶縁体４０２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるためには、半導体４０６ａが過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば、半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰酸素（酸素）を透過することができないため、一部に隙間を有する構造とすると好ましい。例えば、半導体４０６ａのＣＡＡＣ化率を、１００％未満、好ましくは９８％未満、さらに好ましくは９５％未満、より好ましくは９０％未満とすればよい。ただし、半導体４０６ａと半導体４０６ｂとの界面準位密度を低減させるためには、半導体４０６ａのＣＡＡＣ化率を、１０％以上、好ましくは２０％以上、さらに好ましくは５０％以上、より好ましくは７０％以上とすればよい。
なお、トランジスタ４９０がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタ４９０のオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
例えば、半導体４０６ｂと半導体４０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に設けられている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）と、接している。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）と、電気的に接続されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に、近接して配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）に、近接して配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の横側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の上側に配置されている。
トランジスタ４９０は、様々な構造をとりうる。以下では、理解を容易にするため、トランジスタ４９０と、その近傍の領域についてのみ抜き出し、図６乃至図１６に示す。
図６（Ａ）は、トランジスタ４９０の上面図の一例である。図６（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する断面図の一例を図６（Ｂ）に示す。なお、図６（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
また、図７（Ａ）は、トランジスタ４９０の上面図の一例である。図７（Ａ）の一点鎖線Ｂ１−Ｂ２および一点鎖線Ｂ３−Ｂ４に対応する断面図の一例を図７（Ｂ）に示す。なお、図７（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
また、図８（Ａ）は、トランジスタ４９０の上面図の一例である。図８（Ａ）の一点鎖線Ｃ１−Ｃ２および一点鎖線Ｃ３−Ｃ４に対応する断面図の一例を図８（Ｂ）に示す。なお、図８（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
なお、図１などでは、半導体４０６ｃおよび絶縁体４１２と、導電体４０４とがいずれかの端部が突出しない（迫り出さない）形状を有する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図６（Ａ）の上面図、および図６（Ｂ）の断面図に示すように、トランジスタ内で半導体４０６ｃおよび絶縁体４１２が全面に設けられていても構わない。または、図７（Ａ）の上面図に示すように、半導体４０６ｃがトランジスタのチャネル形成領域から、その周辺の領域を覆うように設けられ、かつ絶縁体４１２が半導体４０６ｃを覆うようにトランジスタ内の全面に設けられていても構わない。なお、図７（Ｂ）の断面図では、半導体４０６ｃが導電体４０４よりも端部が突出する（迫り出す）領域を有する形状となる。または、図８（Ａ）の上面図に示すように、半導体４０６ｃおよび絶縁体４１２がトランジスタのチャネル形成領域から、その周辺の領域を覆うように設けられても構わない。なお、図８（Ｂ）の断面図では、半導体４０６ｃおよび絶縁体４１２が導電体４０４よりも端部が突出する（迫り出す）形状となる。
トランジスタが、図６、図７または図８に示す構造を有することで、半導体４０６ｃの表面、絶縁体４１２の表面などを介したリーク電流を低減することができる場合がある。即ち、トランジスタのオフ電流を、より小さくすることができる。また、絶縁体４１２および半導体４０６ｃのエッチング時に、導電体４０４をマスクとしなくてもよいため、導電体４０４がプラズマに曝されることがない。したがって、アンテナ効果によるトランジスタの静電破壊が生じにくく、半導体装置を歩留まり高く生産することができる。また、半導体装置の設計の自由度が高くなるため、複雑な構造を有するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）やＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路に好適である。
また、図９（Ａ）は、トランジスタ４９０の上面図の一例である。図９（Ａ）の一点鎖線Ｄ１−Ｄ２および一点鎖線Ｄ３−Ｄ４に対応する断面図の一例を図９（Ｂ）に示す。なお、図９（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４１６ｂと、ゲート電極として機能する導電体４０４とが重なる領域を有する構造を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図９に示すように、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重なる領域を有さない構造であっても構わない。このような構造とすることで、寄生容量の小さいトランジスタとすることができる。そのため、スイッチング特性が良好で、ノイズの小さいトランジスタとなる。
なお、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重ならないことにより、導電体４１６ａと導電体４１６ｂとの間の抵抗が高くなる場合がある。その場合、トランジスタのオン電流が小さくなることがあるため、該抵抗をなるべく低くすることが好ましい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくすればよい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を０μｍ以上１μｍ以下、好ましくは０μｍ以上０．５μｍ以下、さらに好ましくは０μｍ以上０．２μｍ以下、より好ましくは０μｍ以上０．１μｍ以下とすればよい。
または、導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設ければよい。なお、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりもキャリア密度の高い領域を有する。または、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりも不純物濃度の高い領域を有する。または、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりもキャリア移動度の高い領域を有する。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４、導電体４１６ａ、導電体４１６ｂなどをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。
なお、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくし、かつ導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けても構わない。
または、例えば、トランジスタ４９０は、図１０（Ａ）に示すように、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、図９（Ｂ）において、低抵抗領域４２３ａおよび低抵抗領域４２３ｂに相当する領域（導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間の領域）をそれぞれＬｏｆｆ１領域およびＬｏｆｆ２領域と呼ぶ。例えば、Ｌｏｆｆ１領域およびＬｏｆｆ２領域の長さを、それぞれ５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流の低下がほとんど起こらないため好ましい。なお、Ｌｏｆｆ１領域とＬｏｆｆ２領域とは、異なる大きさであっても構わない。
または、例えば、トランジスタ４９０は、図１０（Ｂ）に示すように、Ｌｏｆｆ１領域のみを有し、Ｌｏｆｆ２領域を有さなくてもよい。Ｌｏｆｆ２領域を有さないことで、トランジスタ４９０のオン電流の低下を小さくしつつ、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、導電体４１６ｂと導電体４０４との重なる領域をＬｏｖ領域と呼ぶ。例えば、Ｌｏｖ領域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、寄生容量によるトランジスタ４９０のスイッチング特性の低下がほとんど起こらないため好ましい。
または、例えば、トランジスタ４９０は、図１０（Ｃ）に示すように、導電体４０４がテーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。なお、図１０（Ｃ）だけでなく、他の図面においても、導電体４０４がテーパー角を有する形状であってもよい。
また、図１１（Ａ）は、トランジスタ４９０の上面図の一例である。図１１（Ａ）の一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４に対応する断面図の一例を図１１（Ｂ）に示す。なお、図１１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１１に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する構造であっても構わない。
図１１に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と接しない。したがって、ゲート電極としての機能を有する導電体４０４から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１１に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
図１などに示す絶縁体４４２は、トランジスタ４９１およびトランジスタ４９２などと、トランジスタ４９０などと、の間に設けられる。絶縁体４４２としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミニウムを用いる。絶縁体４４２は、酸素および水素をブロックする絶縁体であるが、密度が３．２ｇ／ｃｍ３未満の酸化アルミニウムは、特に水素をブロックする能力が高いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする能力が高いため好ましい。
例えば、トランジスタ４９１およびトランジスタ４９２がシリコンを用いたトランジスタである場合、水素を外部から供給することでシリコンのダングリングボンドを低減させることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、水素を含む絶縁体をトランジスタ４９１およびトランジスタ４９２の近傍に配置し、加熱処理を行うことで、該水素を拡散させて、トランジスタ４９１およびトランジスタ４９２に供給しても構わない。具体的には、トランジスタ４９１上およびトランジスタ４９２上の絶縁体４６４が水素を含む絶縁体にすると好ましい。なお、絶縁体４６４は、単層構造または積層構造としても構わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸化シリコンまたは窒化シリコンと、を有する積層構造などとすればよい。
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原子数換算）を放出することもある。
ところで、絶縁体４６４から拡散した水素は、絶縁体４６４の開口部に設けられた導電体４７２、絶縁体４６４上の配線層４６６、配線層４６６上の配線層４６８などを介して、トランジスタ４９０の近傍まで到達する場合があるが、絶縁体４４２が水素をブロックする機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性を劣化させることがある。そのため、絶縁体４４２によって水素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。なお、導電体４７２などの開口部を埋めて設けられる導電体は、トランジスタ、容量素子などの各素子間を電気的に接続する機能を有する。また、配線層４６６および配線層４６８などにおいて、ハッチングのある領域は導電体を示し、ハッチングのない領域は絶縁体を示す。また、配線層４６６および配線層４６８などの配線層は、導電体４７２などの開口部を埋めて設けられる導電体間を電気的に接続する機能を有する。
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。ここでは、トランジスタ４９０の絶縁体４０２が過剰酸素を含む絶縁体を用いる。
拡散した酸素は、各層を介してトランジスタ４９１およびトランジスタ４９２まで到達する場合があるが、絶縁体４４２が酸素をブロックする機能を有するため、トランジスタ４９１およびトランジスタ４９２まで到達する酸素は僅かとなる。トランジスタ４９１およびトランジスタ４９２が、シリコンを用いたトランジスタである場合、シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体４４２によって酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
また、図１などにおいて、半導体装置は、トランジスタ４９０上に絶縁体４０８を有すると好ましい。絶縁体４０８は、酸素および水素をブロックする機能を有する。絶縁体４０８は、例えば、絶縁体４４２についての記載を参照する。つまり、絶縁体４０８は、絶縁体４４２に関して記載された材料を用いて形成することができる。また、絶縁体４０８は、例えば、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素および水素をブロックする能力が高い。
半導体装置が絶縁体４０８を有することで、酸素がトランジスタ４９０から外方拡散することを抑制できる。したがって、絶縁体４０２などに含まれる過剰酸素（酸素）の量に対して、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４０８は、絶縁体４０８よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化することを抑制できる。
なお、便宜上、絶縁体４４２または／および絶縁体４０８をトランジスタ４９０と区別して説明したが、トランジスタ４９０の一部であっても構わない。
なお、半導体装置は、絶縁体４０８上には、絶縁体４１８を有しても構わない。また、半導体装置は、絶縁体４１８に設けられた開口部に設けられた導電体４２６ａおよび導電体４２６ｂを介してトランジスタ４９０とそれぞれ電気的に接続する、導電体４２４ａおよび導電体４２４ｂを有しても構わない。
また、図１２（Ａ）は、トランジスタ４９０の上面図の一例である。図１２（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図１２（Ｂ）に示す。なお、図１２（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
トランジスタ４９０は、図１２に示すように、導電体４１６ａおよび導電体４１６ｂを有さず、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わない。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔または窪みに設けられることで、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタ４９０のオン電流を大きくすることができる。
または、例えば、トランジスタ４９０は、図１３（Ａ）に示すように、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、図１３（Ａ）において、導電体４２６ａ（導電体４２６ｂ）と導電体４０４との間の半導体４０６ｂの領域をＬｏｆｆ領域と呼ぶ。例えば、Ｌｏｆｆ領域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流の低下はほとんど起こらない場合がある。
または、例えば、トランジスタ４９０は、図１３（Ｂ）に示すように、導電体４０４がテーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。
図１４（Ａ）および図１４（Ｂ）は、トランジスタ４９０の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４（Ａ）および図１４（Ｂ）に示すトランジスタ４９０は、絶縁体４４２上の導電体４１３と、絶縁体４４２上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１２上および導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。
なお、絶縁体４１２は、Ｇ３−Ｇ４断面において、少なくとも半導体４０６ｂの側面と接する。また、導電体４０４は、Ｇ３−Ｇ４断面において、絶縁体４１２を介して少なくとも半導体４０６ｂの上面および側面と面する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。
したがって、図１４に示すトランジスタ４９０は、図１に示したトランジスタ４９０と一部の構造が異なるのみである。具体的には、図１に示したトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造と、図１４に示すトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なるのみである。したがって、図１４に示すトランジスタは、図１に示したトランジスタについての説明を適宜参照することができる。
なお、図１４では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、導電体４０４と導電体４１３とが接する構造であっても構わない。このような構成とすることで、導電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。または、導電体４１３を有さない構造であっても構わない。
また、図１５（Ａ）は、トランジスタ４９０の上面図の一例である。図１５（Ａ）の一点鎖線Ｈ１−Ｈ２および一点鎖線Ｈ３−Ｈ４に対応する断面図の一例を図１５（Ｂ）に示す。なお、図１５（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
なお、図１４（Ａ）に示す上面図では、絶縁体４１２が導電体４０４と同様の形状である例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１５（Ａ）および図１５（Ｂ）に示すように、絶縁体４１２が絶縁体４０２上、半導体４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上に配置されていてもよい。
＜半導体装置の作製方法＞
次に、図１１に示すトランジスタ４９０の作製方法について説明する。
まず、絶縁体４４２を成膜する。スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜すればよい。
絶縁体４４２は、金属または合金のターゲットを用い、ＤＣスパッタリング法により成膜すると好ましい。特に、反応性ガスとして酸素を用いたＤＣスパッタリング法では、ターゲット表面における反応が十分でないため、亜酸化物を含む絶縁体が成膜できる場合がある。亜酸化物は、水素や酸素などを捕獲して安定化する場合がある。したがって、絶縁体４４２が亜酸化物を含む絶縁体である場合、水素や酸素などに対するブロック性の高い絶縁体であることがわかる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
ＣＶＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＭＣＶＤ法およびＭＯＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタ４９０の生産性を高めることができる。
次に、導電体４１３となる導電体を成膜する。導電体４１３となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。
次に、導電体４１３となる導電体の一部をエッチングし、導電体４１３を形成する。
次に、絶縁体４０２を成膜する（図１６（Ａ）参照。）。絶縁体４０２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。なお、ここでは、絶縁体４０２は、ＣＭＰ法などによって、上面から平坦化する場合について説明する。絶縁体４０２の上面を平坦化することで、後の工程が容易となり、トランジスタ４９０の歩留まりを高くすることができる。例えば、ＣＭＰ法によって、絶縁体４０２のＲＭＳ粗さを１ｎｍ以下、好ましくは０．５ｎｍ以下、さらに好ましくは０．３ｎｍ以下とする。または、１μｍ×１μｍの範囲におけるＲａを１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とする。または、１μｍ×１μｍの範囲におけるＰ−Ｖを１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とする。ただし、本発明の一態様に係るトランジスタ４９０は、絶縁体４０２の上面を平坦化した場合に限定されない。
絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＣＶＤ法で成膜し、２層目の膜をＡＬＤ法で成膜してもよい。または、１層目の膜をスパッタリング法で成膜し、２層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
次に、半導体４０６ａとなる半導体４３６ａ、および半導体４０６ｂとなる半導体４３６ｂをこの順に成膜する。半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。
なお、半導体４３６ａおよび半導体４３６ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体４３６ａ、および半導体４３６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、導電体４１６を成膜する（図１６（Ｂ）参照。）。導電体４１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
導電体４１６ａおよび導電体４１６ｂは、導電体４１６を成膜した後で、導電体４１６の一部をエッチングすることで形成される。したがって、導電体４１６の成膜時に、半導体４０６ｂへダメージを与えない成膜方法を用いると好ましい。即ち、導電体４１６の成膜には、ＭＣＶＤ法などを用いると好ましい。
なお、導電体４１６を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、導電体４１６を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体、または半導体４０６ｂとなる半導体とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体、または半導体４０６ｂとなる半導体と、絶縁体４０２、または絶縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
次に、マスク４２６を形成する（図１７（Ａ）参照。）。マスク４２６は、フォトレジストを用いればよい。なお、マスク４２６として、フォトレジストの下地に、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）を設けてもよい。反射防止膜を設けることで、ハレーションによる不良を抑制することができ、微細な形状を得ることができる。
次に、マスク４２６をマスクに用いて、導電体４１６をエッチングし、導電体４１７を形成する。なお、微細な形状を有する導電体４１７を形成するためには、微細な形状を有するマスク４２６を形成することになる。微細な形状を有するマスク４２６は、厚すぎると倒れる場合があるため、自立できる程度の厚さの領域を有すると好ましい。また、マスク４２６をマスクとしてエッチングする導電体４１６は、マスク４２６が耐えうる条件でエッチングされる程度に薄いことが好ましい。ただし、導電体４１６は、後にトランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなるため、トランジスタ４９０のオン電流を大きくするためにはある程度の厚さがあるほうが好ましい。したがって、例えば、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下の厚さの領域を有する導電体４１６とすればよい。
次に、導電体４１７をマスクに用いて、半導体４３６ａおよび半導体４３６ｂをエッチングし、半導体４０６ａおよび半導体４０６ｂを形成する。このとき、絶縁体４０２までエッチングすると、ｓ−ｃｈａｎｎｅｌ構造が形成されやすくなる（図１７（Ｂ）参照。）。
次に、導電体４１７の一部をエッチングし、導電体４１６ａおよび導電体４１６ｂを形成する（図１８（Ａ）参照。）。このように、半導体４３６ａおよび半導体４３６ｂをエッチングするためのマスクとして形成された導電体４１６は、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなる。導電体４１６ａおよび導電体４１６ｂとなる導電体４１６をマスクとしても用いることから、トランジスタ４９０を作製するための工程数を低減できる。また、トランジスタ４９０は、導電体４１６ａおよび導電体４１６ｂの占有面積を小さくすることができるため、微細な半導体装置に適した構造である。
次に、半導体４０６ｃとなる半導体を成膜する。半導体４０６ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、半導体４０６ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。このとき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下低い温度で行うと、絶縁体４０２から余分に過剰酸素（酸素）が放出されないため好ましい。
次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第３の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下低い温度で行うと、絶縁体４０２から余分に過剰酸素（酸素）が放出されないため好ましい。なお、絶縁体４１２となる絶縁体が酸素をブロックする機能を有する場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても構わない。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
絶縁体４１２となる絶縁体は、トランジスタ４９０のゲート絶縁体として機能する。したがって導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを与えない成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用いると好ましい。
なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目の膜をＭＯＣＶＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をＭＯＣＶＤ法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜してもよい。または、１層目の膜をＡＬＤ法で成膜し、２層目の膜をスパッタリング法で成膜し、３層目の膜をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と接する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２となる絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。
次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する。なお、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。
次に、導電体４０４となる導電体と同様に、絶縁体４１２となる絶縁体の一部をエッチングして絶縁体４１２を形成する。
次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体と同様に、半導体４０６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する。
なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用いてもよい。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁体４１２および半導体４０６ｃは、上面図において同様の形状となる。なお、図１８（Ｃ１）に示す拡大断面のように、導電体４０４よりも絶縁体４１２または／および半導体４０６ｃが突出した（迫り出した）形状となる場合や、図１８（Ｃ２）に示す拡大断面のように、導電体４０４が絶縁体４１２または／および半導体４０６ｃよりも突出した（迫り出した）形状となる場合がある。これらに示すような形状とすることによって、形状不良が低減され、ゲートリーク電流を低減できる場合がある。
次に、絶縁体４０８を成膜する（図１８（Ｂ）参照。）。絶縁体４０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０８として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のいずれかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第４の加熱処理は、第１の加熱処理よりも２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下低い温度で行うと、絶縁体４０２から余分に過剰酸素（酸素）が放出されないため好ましい。なお、絶縁体４０８が酸素をブロックする機能を有する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を有さなくても構わない。
なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全てまたは一部を行わなくても構わない。
次に、絶縁体４１８を成膜する。絶縁体４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
以上のようにして、図１１に示したトランジスタ４９０を作製することができる。
＜トランジスタの構造例＞
図１９（Ａ）および図１９（Ｂ）は、本発明の一態様のトランジスタ４９０の上面図および断面図である。図１９（Ａ）は上面図であり、図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ｉ１−Ｉ２、および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１９（Ａ）および図１９（Ｂ）に示すトランジスタ４９０は、絶縁体４４２上の導電体６０４と、導電体６０４上の絶縁体６１２と、絶縁体６１２上の半導体６０６ａと、半導体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導体６０６ｂおよび半導体６０６ｃと接し、間隔を開けて配置された導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃ上、導電体６１６ａ上および導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。なお、半導体６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。
なお、半導体６０６ｂは、トランジスタ４９０のチャネル形成領域としての機能を有する。また、導電体６０４は、トランジスタ４９０の第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａおよび導電体６１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。
なお、導電体６０４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、半導体６０６ａは、半導体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体６０６ｃは、半導体４０６ａについての記載を参照する。また、導電体６１６ａおよび導電体６１６ｂは、導電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。
したがって、図１９に示すトランジスタ４９０は、図１５に示したトランジスタ４９０と一部の構造が異なるのみとみなせる場合がある。具体的には、図１５に示したトランジスタ４９０の導電体４０４を有さない構造と類似する。したがって、図１９に示すトランジスタ４９０は、図１５に示したトランジスタ４９０についての説明を適宜参照することができる。
なお、トランジスタ４９０は、絶縁体６１８を介して半導体６０６ｂと重なる導電体を有してもよい。該導電体は、トランジスタ４９０の第２のゲート電極として機能する。該導電体は、導電体４１３についての記載を参照する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。または、図２０に示すように、導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と半導体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６２０は、絶縁体６１８についての記載を参照すればよい。
なお、図１９（Ｂ）や図２０（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置してもよい。その場合の例を図２１（Ａ）および図２１（Ｂ）に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタ４９０のしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
図２２（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
また図２２（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
例えば、トランジスタ２１００として、上述したトランジスタ４９０などを用いればよい。また、例えば、トランジスタ２２００として、上述したトランジスタ４９１などを用いればよい。電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２３に示す。
図２３（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタ４９０などを用いればよい。また、トランジスタ３２００としては、上述したトランジスタ４９１などを用いればよい。
トランジスタ３３００は、酸化物半導体を用いたトランジスタである場合、トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２３（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２３（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
図２３（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２３（Ａ）に示した半導体装置と異なる。この場合も図２３（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２３（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図２４を用いて説明する。
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
ＲＦタグの構成について図２４を用いて説明する。図２４は、ＲＦタグの構成例を示すブロック図である。
図２４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、適宜、取捨することができる。
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図２５を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票など、図２５（Ａ）参照。）、包装用容器類（包装紙やボトルなど、図２５（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープなど、図２５（Ｂ）参照。）、乗り物類（自転車など、図２５（Ｄ）参照。）、身の回り品（鞄や眼鏡など）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）などの物品、もしくは各物品に取り付ける荷札（図２５（Ｅ）および図２５（Ｆ）参照。）などに設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類などに本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器などに本発明の一態様に係るＲＦタグ４０００を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図２６は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２７は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗などの負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量などを積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２７では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２７では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２７において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９としては、例えば、トランジスタ４９０などを用いればよい。またトランジスタ１２０９以外のトランジスタとしては、例えば、トランジスタ４９１、トランジスタ４９２などを用いればよい。
図２７における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータなどを用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
［構成例］
図２８（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２８（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図２８（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
画素に用いるトランジスタは、上述したトランジスタ４９０などを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
アクティブマトリクス型表示装置の上面図の一例を図２８（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などの接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図２８（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
トランジスタ５０１６と電気的に接続する第１の画素電極と、トランジスタ５０１７と電気的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を有し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、本発明の一態様に係る表示装置は、図２８（Ｂ）に示す画素回路に限定されない。例えば、図２８（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図２８（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタ４９０などを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタ４９０などを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、本発明の一態様に係る表示装置は、図２８（Ｃ）に示す画素構成に限定されない。例えば、図２８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。
図２８で例示した回路に上述したトランジスタ４９０などを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路などにより第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書などにおいて、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルターともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図２９を用いて説明を行う。
図２９に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続されたセル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などを有さない場合もある。
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に光センサーを設け、光学式のタッチパネルとすることも可能である。または、セル８００６の各画素内にタッチセンサー用電極を設け、静電容量方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる場合には、バッテリー８０１１を有さなくてもよい。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３０に示す。
図３０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８などを有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３０（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４などを有する。
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３などを有する。
図３０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図３０（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４などを有する。
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を有する電子機器について、図３１を参照しながら説明する。なお、ここでは、電子機器の一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
図３１（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図３１（Ａ−２）は、携帯機器１３００Ａの上面図である。図３１（Ａ−３）は、携帯機器１３００Ａの使用状態を説明する図である。
図３１（Ｂ−１）および図３１（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視図である。
図３１（Ｃ−１）および図３１（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視図である。
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機能から選ばれた一つまたは複数の機能を有する。
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可とう性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域１３１２に表示することができる。
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図３１（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領域１３１２に表示することができる（図３１（Ａ−２）参照。）。
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に表示された文字や画像情報を、使用者は容易に確認することができる（図３１（Ａ−３）参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３００Ａの上方から観察できる。
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波センサーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用いればよい。
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備えることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振動を与えることにより着信を拒否するモードに移行させることができる。
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に向けて使用することができる。
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
本実施例では、本発明の一態様に係る半導体装置に用いることの可能な、水素および酸素をブロックする機能を有する絶縁体を示す。
以下に試料の作製方法について説明する。
まず、シリコン基板（Ｓｉ基板とも表記する。）を準備する。次に、シリコン基板上に厚さが５０ｎｍの窒化シリコン（ＳｉＮｘとも表記する。）を成膜する。窒化シリコンは、加熱処理により水素を放出する窒化シリコンである。ここでは、窒化シリコンまで設けた試料を比較例試料と呼ぶ。
図３８に、５０℃から５５０℃の範囲でＴＤＳを行った結果を示す。比較例試料は、水素を示す質量電荷比（Ｍ／ｚとも表記する。）２の放出量が、３．５×１０１６分子／ｃｍ２であった。また、比較例試料は、酸素を示す質量電荷比３２をほとんど検出しなかった。
次に、窒化シリコン上に、厚さが７０ｎｍの酸化アルミニウム（ＡｌＯｘとも表記する。）を成膜した。
ここで、条件１の酸化アルミニウム膜は、酸化アルミニウムターゲット、ＲＦ電源（１３．５６ＭＨｚ）を用いたスパッタリング法によって成膜した。なお、圧力を０．４Ｐａ、ターゲット−基板間距離を６０ｍｍ、電力密度を３．４Ｗ／ｃｍ２とした。
また、条件２の酸化アルミニウム膜は、アルミニウムターゲット、ＤＣ電源を用いたスパッタリング法によって成膜した。なお、圧力を０．４Ｐａ、ターゲット−基板間距離を６０ｍｍ、電力密度を３．４Ｗ／ｃｍ２とした。
なお、条件１および条件２は、それぞれ成膜ガスを、酸素ガス割合（Ｏ２／（Ｏ２＋Ａｒ））が５０％、８０％、１００％とした条件を準備した。
図３８および表１に、５０℃から５５０℃の範囲でＴＤＳを行った結果を示す。
いずれの条件においても、比較例試料と比べて水素の放出量が低減されていることがわかった。即ち、条件１および条件２に示した酸化アルミニウムは、水素をブロックする機能を有することがわかった。なお、条件１および条件２の中では、酸素ガス割合による水素の放出量はほとんど変わらなかった。
一方、条件１と条件２とを比較すると、条件２のほうが水素の放出量が少ないことがわかった。また、条件１と条件２とを比較すると、条件２のほうが酸素の放出量が多いことがわかった。したがって、条件２は、条件１と比べて過剰酸素を多く含む酸化アルミニウムであることがわかった。
次に、条件２が条件１よりも高い水素ブロック性を有する理由について調査した。
まずは、Ｘ線反射率（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｖｉｔｙ）法による膜密度の測定を行った。結果を図３９に示す。なお、ＸＲＲ法による膜密度の測定は、シリコン基板と、シリコン基板上の酸化シリコンと、酸化シリコン上の酸化アルミニウムと、を有する試料に対して行った。また、各試料の酸化アルミニウムの成膜条件を、前述した条件１および条件２とした。
図３９（Ａ）に、条件１に相当する酸化アルミニウムのＸＲＲ法による膜密度を示す。条件１は、層１、層２、層３がこの順に積層したと仮定してフィッティングを行った。結果、条件１では、大きく分けて３．２ｇ／ｃｍ３未満の膜密度の低い領域と、３．２ｇ／ｃｍ３以上の膜密度の高い領域と、を有することがわかった。
また、図３９（Ｂ）に、条件２に相当する酸化アルミニウムのＸＲＲ法による膜密度を示す。条件２は、層１、層２、層３がこの順に積層したと仮定してフィッティングを行った。なお、酸素ガス割合が１００％の試料では、層３上の層４を仮定してフィッティングを行った。結果、条件２では、３．２ｇ／ｃｍ３未満の膜密度の低い領域がほとんどを占めることがわかった。
よって、条件２は、膜密度の低い領域の占める割合が高いことに起因して、または膜密度の高い領域の占める割合が低いことに起因して、高い水素ブロック性を有することが示唆された。
次に、各試料の断面を、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察した像（断面ＳＴＥＭ像ともいう。）を図４０に示す。
図４０より、条件１に相当する酸化アルミニウムは、ＸＲＲ法で示されたように概ね２層に分かれていることがわかった。具体的には、酸化シリコン（ＳｉＯｘとも表記する。）側に結晶性の低い領域を有し、その上に結晶性の高い領域を有していることがわかった。一方、条件２に相当する酸化アルミニウムは、酸素ガス割合が１００％の試料で僅かに結晶性が確認されるものの、条件１と比べて全体的に結晶性が低く、均質であることがわかった。
断面ＳＴＥＭ像より、条件２は、結晶性が低く、均質であることに起因して高い水素ブロック性を有することが示唆された。
以上に示したように、本実施例に示した酸化アルミニウムは、水素をブロックする機能を有することがわかる。また、結晶性が低いほど、または膜密度が低い領域が多いほど水素ブロック性が高いことがわかる。
４００ 半導体基板
４０２ 絶縁体
４０４ 導電体
４０６ａ 半導体
４０６ｂ 半導体
４０６ｃ 半導体
４０８ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１６ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４１７ 導電体
４１８ 絶縁体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２４ａ 導電体
４２４ｂ 導電体
４２６ マスク
４２６ａ 導電体
４２６ｂ 導電体
４３６ａ 半導体
４３６ｂ 半導体
４４２ 絶縁体
４５２ 絶縁体領域
４５４ 導電体
４６０ 絶縁体
４６２ 絶縁体
４６４ 絶縁体
４６６ 配線層
４６８ 配線層
４７０ 絶縁体
４７２ 導電体
４７３ 導電体
４７４ 領域
４７６ 領域
４９０ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
６０４ 導電体
６０６ａ 半導体
６０６ｂ 半導体
６０６ｃ 半導体
６１２ 絶縁体
６１３ 導電体
６１６ａ 導電体
６１６ｂ 導電体
６１８ 絶縁体
６２０ 絶縁体
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３００Ａ 携帯機器
１３００Ｂ 携帯機器
１３００Ｃ 携帯機器
１３１０ 筐体
１３１１ 領域
１３１２ 領域
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量配線
５０１２ ゲート配線
５０１３ ゲート配線
５０１４ ドレイン電極
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ セル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (6)

  1. シリコンを用いた第１のトランジスタと、
    前記第１のトランジスタ上の酸化アルミニウム膜と、
    前記酸化アルミニウム膜上の酸化物半導体を用いた第２のトランジスタと、を有し、
    前記酸化物半導体は、前記シリコンよりも水素濃度が低いことを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化アルミニウム膜は、Ｘ線反射率測定法によって、密度が３．２ｇ／ｃｍ３未満の領域を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタと前記酸化アルミニウム膜との間に、過剰水素を含む絶縁体を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記酸化アルミニウム膜と前記第２のトランジスタとの間に、過剰酸素を含む絶縁体を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記酸化アルミニウム膜と前記過剰酸素を含む絶縁体との間に、前記酸化物半導体と重なる領域を有する導電体を有することを特徴とする半導体装置。
  6. 請求項５において、
    前記導電体は、酸化物または酸化窒化物を含む層を有する積層構造であることを特徴とする半導体装置。
JP2014259602A 2013-12-27 2014-12-23 半導体装置 Active JP6488124B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014259602A JP6488124B2 (ja) 2013-12-27 2014-12-23 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013270926 2013-12-27
JP2013270926 2013-12-27
JP2014259602A JP6488124B2 (ja) 2013-12-27 2014-12-23 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019031414A Division JP6670408B2 (ja) 2013-12-27 2019-02-25 半導体装置

Publications (3)

Publication Number Publication Date
JP2015144265A true JP2015144265A (ja) 2015-08-06
JP2015144265A5 JP2015144265A5 (ja) 2018-02-08
JP6488124B2 JP6488124B2 (ja) 2019-03-20

Family

ID=53482823

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2014259602A Active JP6488124B2 (ja) 2013-12-27 2014-12-23 半導体装置
JP2019031414A Active JP6670408B2 (ja) 2013-12-27 2019-02-25 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019031414A Active JP6670408B2 (ja) 2013-12-27 2019-02-25 半導体装置

Country Status (2)

Country Link
US (2) US9472678B2 (ja)
JP (2) JP6488124B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017120896A (ja) * 2015-12-25 2017-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10090332B2 (en) 2016-06-14 2018-10-02 Japan Display Inc. Semiconductor device and display device having dissimilar semiconductor layers
US10290657B2 (en) 2017-01-30 2019-05-14 Japan Display Inc. Display device
JP2020194977A (ja) * 2015-11-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343579B2 (en) 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105849796B (zh) * 2013-12-27 2020-02-07 株式会社半导体能源研究所 发光装置
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9472678B2 (en) * 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10074576B2 (en) * 2014-02-28 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6850096B2 (ja) * 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10115741B2 (en) 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP6968567B2 (ja) 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
US10504925B2 (en) 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102384624B1 (ko) 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102638779B1 (ko) * 2017-01-03 2024-02-22 삼성전자주식회사 이미지 센서
WO2018138619A1 (en) 2017-01-30 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10512004B2 (en) * 2017-04-26 2019-12-17 Motorola Mobility Llc Indicating status of forwarded data
US20220328699A1 (en) * 2021-04-09 2022-10-13 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007718A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP2012099757A (ja) * 2010-11-05 2012-05-24 Sony Corp 薄膜トランジスタおよびその製造方法
JP2013055081A (ja) * 2011-08-31 2013-03-21 Japan Display East Co Ltd 表示装置およびその製造方法
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法
JP2013102133A (ja) * 2011-09-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体記憶装置

Family Cites Families (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
CN101617399B (zh) * 2007-02-27 2011-05-18 富士通半导体股份有限公司 半导体存储器件及其制造、测试方法、封装树脂形成方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102378956B1 (ko) 2008-10-24 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102149626B1 (ko) 2008-11-07 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102228220B1 (ko) 2009-07-03 2021-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20190100462A (ko) 2009-11-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102859705B (zh) 2010-04-23 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101800844B1 (ko) 2010-04-23 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN107195686B (zh) 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
US8748224B2 (en) 2010-08-16 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI525818B (zh) 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI570719B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8952379B2 (en) * 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101299389B1 (ko) 2011-09-27 2013-08-22 서울대학교산학협력단 박막 트랜지스터의 제조 방법
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9040981B2 (en) 2012-01-20 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013111756A1 (en) 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9324449B2 (en) * 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
JP2013229013A (ja) * 2012-03-29 2013-11-07 Semiconductor Energy Lab Co Ltd アレイコントローラ及びストレージシステム
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR20230157542A (ko) * 2012-04-13 2023-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9104395B2 (en) * 2012-05-02 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Processor and driving method thereof
KR20130125717A (ko) * 2012-05-09 2013-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI627751B (zh) 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TWI809225B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
CN105264668B (zh) * 2013-05-20 2019-04-02 株式会社半导体能源研究所 半导体装置
KR102537022B1 (ko) * 2013-05-20 2023-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343579B2 (en) * 2013-05-20 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9647125B2 (en) * 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI624936B (zh) 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
JP2015195327A (ja) 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US9806198B2 (en) 2013-06-05 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20140374744A1 (en) 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9006736B2 (en) 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
TWI646690B (zh) * 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9397153B2 (en) 2013-09-23 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6104775B2 (ja) * 2013-09-24 2017-03-29 株式会社東芝 薄膜トランジスタ及びその製造方法
JP6383616B2 (ja) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
KR102183763B1 (ko) 2013-10-11 2020-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN106663391B (zh) 2013-12-02 2019-09-03 株式会社半导体能源研究所 显示装置及其制造方法
CN110265482B (zh) 2013-12-02 2023-08-08 株式会社半导体能源研究所 显示装置
US9349751B2 (en) 2013-12-12 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9627413B2 (en) 2013-12-12 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9472678B2 (en) * 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007718A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP2012099757A (ja) * 2010-11-05 2012-05-24 Sony Corp 薄膜トランジスタおよびその製造方法
JP2013055081A (ja) * 2011-08-31 2013-03-21 Japan Display East Co Ltd 表示装置およびその製造方法
JP2013102133A (ja) * 2011-09-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体記憶装置
JP2013084941A (ja) * 2011-09-26 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置、および半導体装置の作製方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020194977A (ja) * 2015-11-20 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
US11329166B2 (en) 2015-11-20 2022-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, and an electronic device including the semiconductor device
US11942554B2 (en) 2015-11-20 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, and an electronic device including the semiconductor device
JP2017120896A (ja) * 2015-12-25 2017-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10090332B2 (en) 2016-06-14 2018-10-02 Japan Display Inc. Semiconductor device and display device having dissimilar semiconductor layers
US10522567B2 (en) 2016-06-14 2019-12-31 Japan Display Inc. Semiconductor device and display device having a protection layer
US10290657B2 (en) 2017-01-30 2019-05-14 Japan Display Inc. Display device
US10608016B2 (en) 2017-01-30 2020-03-31 Japan Display Inc. Semiconductor device

Also Published As

Publication number Publication date
US20150187952A1 (en) 2015-07-02
JP2019091935A (ja) 2019-06-13
JP6488124B2 (ja) 2019-03-20
JP6670408B2 (ja) 2020-03-18
US9899535B2 (en) 2018-02-20
US20170033230A1 (en) 2017-02-02
US9472678B2 (en) 2016-10-18

Similar Documents

Publication Publication Date Title
JP6670408B2 (ja) 半導体装置
JP7443435B2 (ja) 半導体装置
JP6715364B2 (ja) 半導体装置
JP7455928B2 (ja) 半導体装置
JP2020107913A (ja) 半導体装置
JP6456789B2 (ja) 導電体の作製方法、半導体装置の作製方法
JP2015084418A (ja) 半導体装置
JP6474625B2 (ja) 半導体装置の作製方法
JP2024052818A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171218

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180925

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20181122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190225

R150 Certificate of patent or registration of utility model

Ref document number: 6488124

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250