JP2015072606A - ボルテージレギュレータ - Google Patents
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Abstract
【課題】リーク電流の影響により基準電圧回路の出力電圧が減少しても、出力電圧の精度を保持できるリーク電流補正回路を備えたボルテージレギュレータを提供する。
【解決手段】基準電圧回路１０３が出力する基準電圧と、出力トランジスタが出力する出力電圧を分圧する分圧回路１０６が出力するフィードバック電圧と、の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路１０４と、前記分圧回路の出力端子に設けられたリーク電流補正回路１０７と、を備え、前記リーク電流補正回路は、高温時に、前記フィードバック電圧を減少させ、前記出力電圧の低下を防止するボルテージレギュレータ。
【選択図】図１
【解決手段】基準電圧回路１０３が出力する基準電圧と、出力トランジスタが出力する出力電圧を分圧する分圧回路１０６が出力するフィードバック電圧と、の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路１０４と、前記分圧回路の出力端子に設けられたリーク電流補正回路１０７と、を備え、前記リーク電流補正回路は、高温時に、前記フィードバック電圧を減少させ、前記出力電圧の低下を防止するボルテージレギュレータ。
【選択図】図１
Description
本発明は、高温時に基準電圧回路がリーク電流の影響を受けても、出力電圧の精度が良いボルテージレギュレータに関する。
従来のボルテージレギュレータについて説明する。図７は、従来のボルテージレギュレータを示す回路図である。
差動増幅回路１０４は基準電圧回路１０３の基準電圧（ＶＲＥＦ）と分圧回路１０６のフィードバック電圧（ＶＦＢ）を比較し、ＶＲＥＦとＶＦＢが同じ電圧になるように出力トランジスタ１０５のゲート電圧を制御する。出力端子１０２の出力電圧をＶＯＵＴとすると、出力電圧ＶＯＵＴは下記の式で求められる。
ＶＯＵＴ＝（ＲＳ＋ＲＦ）／ＲＳ×ＶＲＥＦ・・・（１）
ここで、ＲＦは抵抗１２１の抵抗値、ＲＳは抵抗１２２の抵抗値を示す。
ここで、ＲＦは抵抗１２１の抵抗値、ＲＳは抵抗１２２の抵抗値を示す。
基準電圧回路１０３はデプレッション型ＮＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２で構成され、基準電圧回路１０３の温度特性を改善し、温度に対する出力電圧ＶＯＵＴの精度を保つように制御されている（例えば、特許文献１参照）。
しかしながら、従来の技術では、基準電圧回路１０３を構成しているＮＭＯＳトランジスタ１３２及びデプレッション型ＮＭＯＳトランジスタ１３１がジャンクションリーク電流及びチャネルリーク電流を流すような高温状態になると、リーク電流の影響によってＶＲＥＦが減少し出力電圧ＶＯＵＴも減少してしまうという課題があった（図６（Ａ）参照）。そして、高温時にリーク電流の影響により、出力電圧ＶＯＵＴの精度を一定範囲内に保つことができないという課題があった。
本発明は、上記課題に鑑みてなされ、リーク電流の影響により基準電圧回路の出力電圧が減少しても出力電圧の精度を保持できるリーク電流補正回路を備えたボルテージレギュレータを提供する。
従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
基準電圧回路が出力する基準電圧と、出力トランジスタが出力する出力電圧を分圧する分圧回路が出力するフィードバック電圧と、の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、前記分圧回路の出力端子に設けられたリーク電流補正回路と、を備え、前記リーク電流補正回路は、高温時に、前記フィードバック電圧を減少させ、前記出力電圧の低下を防止するボルテージレギュレータ。
本発明のリーク電流補正回路を備えたボルテージレギュレータは、高温時にリーク電流補正回路のオフリーク電流でフィードバック電圧を減少させ、出力電圧ＶＯＵＴの減少を抑えることができる。また、複雑な構成を用いずオフリークの影響を減少させることができる。
以下、本実施形態について図面を参照して説明する。
［第一の実施形態］
図１は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、分圧回路１０６と、リーク電流補正回路１０７、グラウンド端子１００、電源端子１０１、出力端子１０２で構成されている。分圧回路１０６は抵抗１２１、１２２で構成される。リーク電流補正回路１０７は抵抗１４１とＮＭＯＳトランジスタ１４２で構成される。基準電圧回路１０３はデプレッション型ＮＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２で構成される。
［第一の実施形態］
図１は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、分圧回路１０６と、リーク電流補正回路１０７、グラウンド端子１００、電源端子１０１、出力端子１０２で構成されている。分圧回路１０６は抵抗１２１、１２２で構成される。リーク電流補正回路１０７は抵抗１４１とＮＭＯＳトランジスタ１４２で構成される。基準電圧回路１０３はデプレッション型ＮＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２で構成される。
接続について説明する。デプレッション型ＮＭＯＳトランジスタ１３１は、ゲートとソースはＮＭＯＳトランジスタ１３２のゲートおよびドレインと差動増幅回路１０４の反転入力端子に接続され、ドレインは電源端子１０１に接続される。ＮＭＯＳトランジスタ１３２のソースはグラウンド端子１００に接続される。差動増幅回路１０４は、出力は出力トランジスタ１０５のゲートに接続され、非反転入力端子は抵抗１２１の一方の端子と抵抗１２２の一方の端子の接続点に接続される。出力トランジスタ１０５は、ソースは電源端子１０１に接続され、ドレインは出力端子１０２および抵抗１２１のもう一方の端子に接続される。抵抗１２２のもう一方の端子はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１４２は、ドレインは抵抗１４１を介して差動増幅回路１０４の非反転入力端子に接続され、ゲート及びソースはグラウンド端子１００接続される。
次に、第一の実施形態のボルテージレギュレータの動作について説明する。常温時にはＮＭＯＳトランジスタ１４２によりリーク電流補正回路１０７は電流を流さず、ボルテージレギュレータの動作には影響を与えない。抵抗１４１を用いる事で出力端子１０２の出力電圧ＶＯＵＴが変動し、差動増幅回路１０４の帰還動作を行う際に、ＮＭＯＳトランジスタ１４２のドレイン−ゲート間及びドレイン−バルク間の寄生容量がボルテージレギュレータの動作に影響しないようにできる。
高温時、基準電圧回路１０３を構成しているＮＭＯＳトランジスタ１３２及びデプレッション型ＮＭＯＳトランジスタ１３１は、基板間に流れるジャンクションリーク電流を流すため、基準電圧回路１０３の出力電圧である基準電圧ＶＲＥＦを減少させる。同様に、ＮＭＯＳトランジスタ１４２もオフリーク電流を流すため、分圧回路１０６のフィードバック電圧ＶＦＢを減少させる。基準電圧ＶＲＥＦの減少と同じ電圧をＮＭＯＳトランジスタ１４２によってフィードバックを下げることで、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦを同じ電圧に保つことができる。こうして、差動増幅回路１０４の出力は変化せず、出力トランジスタ１０５のゲート−ソース間電圧も変化しないため出力電圧ＶＯＵＴの減少を抑えられる。
図６の（Ｂ）に第一の実施形態のボルテージレギュレータの出力電圧ＶＯＵＴと温度Ｔａの関係に示す。高温時に基準電圧ＶＲＥＦの減少と同じ電圧だけ、フィードバック電圧ＶＦＢを下げることにより、出力電圧ＶＯＵＴの減少を抑えることができる。更に温度が増加した時は、図６の（Ｃ）に示すようにリーク電流Ｉｋｅａｋは指数関数的に増加し、ＮＭＯＳトランジスタ１４２のオフリーク電流でフィードバック電圧ＶＦＢを下げる割合が、基準電圧回路１０３のリーク電流で基準電圧ＶＲＥＦを下げる割合より大きくなるため、出力電圧ＶＯＵＴは温度上昇とともに滑らかに上昇する。このようにして、高温時の出力電圧ＶＯＵＴの減少を抑えることができる。出力電圧ＶＯＵＴの減少を抑えることに使用する素子は、抵抗及びオフトランジスタのみのためＩＣの面積を増大させず、複雑な構成を用いずにオフリークの影響を減少させることができる。
なお、基準電圧回路は本発明の動作を満たすものであれば構成を限定されるものでなくどのような構成であってもよい。
以上により、第一の実施形態のボルテージレギュレータは、高温時にリーク電流補正回路１０７のオフリーク電流で分圧回路１０６のフィードバック電圧ＶＦＢを減少させることで、出力電圧ＶＯＵＴの減少を抑えることができる。また、複雑な構成を用いずオフリークの影響を減少させることができる。
［第二の実施形態］
図２は、第二の実施形態のボルテージレギュレータを示す回路図である。図１との違いは、リーク電流補正回路１０７にデプレッション型ＮＭＯＳトランジスタ３０１を用い、デプレッション型ＮＭＯＳトランジスタ３０１のドレイン及びゲートは、ＮＭＯＳトランジスタ１４２のゲート及びソースに接続され、ソースをグラウンド端子１００に接続された点である。
図２は、第二の実施形態のボルテージレギュレータを示す回路図である。図１との違いは、リーク電流補正回路１０７にデプレッション型ＮＭＯＳトランジスタ３０１を用い、デプレッション型ＮＭＯＳトランジスタ３０１のドレイン及びゲートは、ＮＭＯＳトランジスタ１４２のゲート及びソースに接続され、ソースをグラウンド端子１００に接続された点である。
次に、第二の実施形態のボルテージレギュレータの動作について説明する。ＮＭＯＳトランジスタ１４２のゲート及びソースが接続されているため、リーク電流補正回路０７は高温時にオフリーク電流を流しフィードバック電圧ＶＦＢを下げることができる。デプレッション型ＮＭＯＳトランジスタ３０１は、ＮＭＯＳトランジスタ１４２により常温時に電流を流すことはなく、高温時のみ基板間に流れるジャンクションリーク電流を流す。基準電圧回路１０３を構成しているＮＭＯＳトランジスタ１３２とデプレッション型ＮＭＯＳトランジスタ１３１と同一構造の素子を、リーク電流補正回路１０７の素子として用いることで、プロセスバラつきや温度変化による影響されることがなく、基準電圧回路１０３の構成している素子のジャンクションリーク電流と同特性のジャンクションリーク電流が流すことができる。これにより、プロセス依存による特性ばらつきにも安定した特性を得られ、高温時により精度よくリーク電流補正回路１０７のリーク電流でフィードバック電圧ＶＦＢを下げ、基準電圧ＶＲＥＦと同じ電圧に保つことができる。こうして、出力電圧ＶＯＵＴの減少を抑えることができ、出力電圧ＶＯＵＴの精度を一定範囲内を保つことが出来ることができる。
なお、基準電圧回路１０３を構成しているデプレッション型ＮＭＯＳトランジスタ１３１とデプレッション型ＮＭＯＳトランジスタ３０１は、同一のＷｅｌｌ上に置くことが望ましい。また、基準電圧回路は本発明の動作を満たすものであれば構成を限定されるものでなくどのような構成であってもよい。
以上より、リーク電流補正回路１０７にデプレッション型ＮＭＯＳトランジスタを用い、基準電圧回路１０３と同一構造の素子で構成することで、リーク電流補正回路１０７と基準電圧回路１０３とのプロセスばらつきを抑えたリーク電流でフィードバック電圧ＶＦＢを下げることが出来る。そして、精度よく出力電圧ＶＯＵＴの減少を抑えることができ、出力電圧ＶＯＵＴの精度を一定範囲内に保つことが可能となる。
［第三の実施形態］
図３は、第三の実施形態のボルテージレギュレータを示す回路図である。図２との違いはデプレッション型ＮＭＯＳトランジスタ３０１のゲートをグラウンド端子１００に接続した点である。
図３は、第三の実施形態のボルテージレギュレータを示す回路図である。図２との違いはデプレッション型ＮＭＯＳトランジスタ３０１のゲートをグラウンド端子１００に接続した点である。
動作について説明する。ＮＭＯＳトランジスタ１４２のゲート及びソースに接続していることで、リーク電流補正回路１０７は高温時にオフリーク電流を流し、フィードバック電圧ＶＦＢを下げることができる。ＮＭＯＳトランジスタ１４２により、常温時に電流を流すことはなく高温時のみ基板間に流れるジャンクションリーク電流を流す。従って、デプレッション型ＮＭＯＳトランジスタ３０１のゲートの接続がグラウンド端子に接続されても常温時には電流が流れることはなく、高温時に基板間に流れるジャンクションリーク電流は同じため、基準電圧回路１０３のリーク電流と同特性のジャンクションリーク電流が流すことができ、プロセスばらつきを抑えることができる。その他の動作は図２と同様である。
以上より、リーク電流補正回路１０７にデプレッション型ＮＭＯＳトランジスタを用い、基準電圧回路１０３と同一構造の素子で構成することで、リーク電流補正回路１０７と基準電圧回路１０３とのプロセスばらつきを抑えたリーク電流でフィードバック電圧ＶＦＢを下げることが出来る。そして、精度よく出力電圧ＶＯＵＴの減少を抑えることができ、出力電圧ＶＯＵＴの精度を一定範囲内に保つことが可能となる。
以上説明したように、本発明のリーク電流補正回路を備えたボルテージレギュレータによれば、高温によるリーク電流で基準電圧回路１０３の基準電圧が低下しても、リーク電流補正回路がフィードバック電圧ＶＦＢも同様に下げることが出来るので、出力電圧ＶＯＵＴの減少を抑えることが可能となる。
なお、本発明のリーク電流補正回路を備えたボルテージレギュレータは、以下に示すような構成とすることで、更に機能や精度を向上することが可能である。
図４は、本発明のボルテージレギュレータに容量補正回路２０８を追加した回路図である。図１との違いは、容量補正回路２０８が差動増幅回路１０４の反転入力端子に接続されている点である。容量補正回路２０８は、ＮＭＯＳトランジスタ２０２と、抵抗２０１を備えている。ＮＭＯＳトランジスタ２０２は、ドレインとソースと基板をグラウンド端子１００に接続され、ゲートは抵抗２０１を介して差動増幅回路１０４の反転入力端子に接続される。ここで、容量補正回路２０８は、リーク電流補正回路１０７の寄生容量と同等の容量値に設定する。
本発明のボルテージレギュレータは、容量補正回路２０８を設けたことで、リーク電流補正回路１０７による寄生容量の影響を相殺して、回路動作の安定性を向上することができる。
図５は、本発明のボルテージレギュレータのリーク電流補正回路１０７の精度を向上するための一例を示す回路図である。リーク電流補正回路１０７は、例えば、デプレッション型ＮＭＯＳトランジスタ３０１、５０１、５０２を用いてそれぞれ並列に接続し、ヒューズでトリミングできるように構成した。従って、デプレッション型ＮＭＯＳトランジスタ３０１、５０１、５０２をトリミングすることで、リーク電流補正回路１０７をリーク電流特性を最適値にすることができる。
なお、これらの構成は、全ての実施形態の回路に適用することが出来る。
なお、これらの構成は、全ての実施形態の回路に適用することが出来る。
１００ グラウンド端子
１０１ 電源端子
１０２ 出力端子
１０３ 基準電圧回路
１０４ 差動増幅回路
１０５ 出力トランジスタ
１０６ 分圧回路
１０７ リーク電流補正回路
２０８ 容量補正回路
１０１ 電源端子
１０２ 出力端子
１０３ 基準電圧回路
１０４ 差動増幅回路
１０５ 出力トランジスタ
１０６ 分圧回路
１０７ リーク電流補正回路
２０８ 容量補正回路
Claims (4)
- 基準電圧回路が出力する基準電圧と、出力トランジスタが出力する出力電圧を分圧する分圧回路が出力するフィードバック電圧と、の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記分圧回路の出力端子に設けられたリーク電流補正回路と、を備え、
前記リーク電流補正回路は、高温時に、前記フィードバック電圧を減少させ、前記出力電圧の低下を防止する、
ことを特徴とするボルテージレギュレータ。 - 前記リーク電流補正回路は、
抵抗と、
ゲートとソースがグラウンド端子に接続され、ドレインが前記抵抗を介して前記分圧回路の出力端子に接続されたトランジスタと、
を備えた事を特徴とする請求項１に記載のボルテージレギュレータ。 - 前記リーク電流補正回路は、
抵抗と、
ゲートとソースが接続され、ドレインが前記抵抗を介して前記分圧回路の出力端子に接続された第一のトランジスタと、
ドレインが前記第一のトランジスタのゲートとソースに接続され、ソースがグラウンド端子に接続された第二のトランジスタと、
を備えた事を特徴とする請求項１に記載のボルテージレギュレータ。 - 前記リーク電流補正回路を構成する前記第一のトランジスタ及び第二のトランジスタは、
前記基準電圧回路を構成するトランジスタと同様の構成である、
事を特徴とする請求項３に記載のボルテージレギュレータ。
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