JP2015023274A - 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 - Google Patents
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Abstract
【課題】基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供する。【解決手段】セラミック本体は6面体であり、誘電体層を介して本体の両端面から交互に露出するように形成された複数の第1及び第2の内部電極を含んで容量が形成される活性層と、活性層の上部及び下部に形成された上部及び下部カバー層と、セラミック本体の両側端部に形成された第1及び第2の外部電極と、を含む。第1の外部電極は第1のベース電極及び第1のベース電極上に形成された第1の端子電極を含む。第2の外部電極は第2のベース電極及び上記第2のベース電極上に形成された第2の端子電極を含む。最外側の第1の内部電極はセラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビアによって第1のベース電極と連結される。最外側の第2の内部電極と第2のベース電極も同様な仕方で第2のビアによって連結される。【選択図】図2
Description
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
電子回路の高密度化及び高集積化につれ、印刷回路基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板内に内蔵される部品、即ち、エンベデッド素子(embedded device)を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板の内部に内蔵する多様な方案が提示されている。
基板内に積層セラミック電子部品を内蔵する方法として、基板材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線等を積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法等がある。
通常、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、この複数の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板の内部に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極を連結するためにレーザーを用いて上部積層板及び下部積層板にビアホール(via hole)を開けなければならない。しかしながら、上記レーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因となる。
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵されなければならないため、基板の表面に実装される一般の積層セラミック電子部品とは異なり、外部電極上にニッケル/スズ(Ni/Sn)メッキ層を設ける必要がない。
即ち、基板内蔵用積層セラミック電子部品の外部電極は銅(Cu)材質のビア(via)を介して基板内の回路と電気的に連結されるため、ニッケル/スズ(Ni/Sn)層の代わりに銅(Cu)層を上記外部電極上に設ける必要がある。
通常の外部電極の場合、銅(Cu)を主成分としているが、ガラス(glass)も含まれているため、基板内のビア(via)の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
このような理由で、基板内蔵用積層セラミック電子部品の外部電極上に銅(Cu)メッキ層を別途に形成している。
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、PCメインボード及び各種のRFモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品と比べて製品のサイズを画期的に減少させることができる。
また、MPU等の能動素子の入力端子に非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス(interconnect inductance)を低減させることができる。
この基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係から得られる相互接続インダクタンス低減効果に過ぎず、基板内蔵用積層セラミック電子部品自体のESL特性の改善効果は今まで達成していない。
通常、基板内蔵用積層セラミック電子部品においてESLを低くするためには、積層セラミック電子部品の内部の電流経路を短くする必要がある。
しかしながら、基板内蔵用積層セラミック電子部品の外部電極上に銅(Cu)メッキ層を別途に形成することにより外部電極の内部にメッキ液が浸透する問題が生じるため、内部の電流経路を短縮するのが容易ではない。
本発明の目的は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することである。
本発明の一実施形態によれば、誘電体層を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第1及び第2の内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第1及び第2の外部電極と、を含み、上記第1の外部電極は第1のベース電極及び上記第1のベース電極上に形成された第1の端子電極を含み、上記第2の外部電極は第2のベース電極及び上記第2のベース電極上に形成された第2の端子電極を含み、上記第1及び第2の内部電極のうち最外側の第1の内部電極は上記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビアによって上記第1のベース電極と連結され、最外側の第2の内部電極は上記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビアによって上記第2のベース電極と連結される基板内蔵用積層セラミック電子部品が提供される。また、第1及び第2の内部電極のうちの最外側の内部電極は、当該内部電極により近い側の主面にまで伸びて形成されたビアによってベース電極と連結されてもよい。
上記第1及び第2の主面に形成された上記第1の外部電極の幅と第2の外部電極の幅は異なっても良い。
上記第1及び第2のビアは上記第1の主面に伸びて形成されることができる。
上記下部カバー層は上記上部カバー層に比べて厚い厚さを有することができる。
上記第1のビアは上記第1の主面に伸びて形成され、上記第2のビアは上記第2の主面に伸びて形成されることができる。
上記第1及び第2の端子電極は銅(Cu)からなることができる。
上記第1及び第2の端子電極の厚さをtpとしたとき、tp≧5μmを満たすことができる。
上記第1及び第2の端子電極の表面粗度をRa、上記第1及び第2の端子電極の厚さをtpとしたとき、200nm≦Ra≦tpを満たすことができる。
上記第1及び第2の端子電極はメッキで形成されることができる。
上記セラミック本体の厚さをtsとしたとき、ts≦250μmを満たすことができる。
本発明の他の実施形態によれば、絶縁基板と;誘電体層を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面から交互に露出するように形成された複数の第1及び第2の内部電極を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体の両側端部に形成された第1及び第2の外部電極と、を含み、上記第1の外部電極は第1のベース電極及び上記第1のベース電極上に形成された第1の端子電極を含み、上記第2の外部電極は第2のベース電極及び上記第2のベース電極上に形成された第2の端子電極を含み、上記第1及び第2の内部電極のうち最外側の第1の内部電極は上記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビアによって上記第1のベース電極と連結され、最外側の第2の内部電極は上記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビアによって上記第2のベース電極と連結される基板内蔵用積層セラミック電子部品と;を含む積層セラミック電子部品内蔵型印刷回路基板が提供される。
上記第1及び第2の主面に形成された上記第1の外部電極の幅と第2の外部電極の幅は異なっても良い。
上記第1及び第2のビアは上記第1の主面に伸びて形成されることができる。
上記下部カバー層は上記上部カバー層に比べて厚い厚さを有することができる。
上記第1のビアは上記第1の主面に伸びて形成され、上記第2のビアは上記第2の主面に伸びて形成されることができる。
上記第1及び第2の端子電極は銅(Cu)からなることができる。
上記第1及び第2の端子電極の厚さをtpとしたとき、tp≧5μmを満たすことができる。
上記第1及び第2の端子電極の表面粗度をRa、上記第1及び第2の端子電極の厚さをtpとしたとき、200nm≦Ra≦tpを満たすことができる。
上記第1及び第2の端子電極はメッキで形成されることができる。
上記セラミック本体の厚さをtsとしたとき、ts≦250μmを満たすことができる。
本発明によれば、基板内蔵用積層セラミック電子部品の内部にビアを形成し、ビアを介して内部電極と外部電極とを連結することにより、電流経路(Current Path)を短縮して等価直列インダクタンス(ESL)を減少させることができる。
また、本発明によれば、低インダクタンスを具現すると共に、メッキ層の表面粗度を調節して積層セラミック電子部品と基板との間の剥離現象を改善する接着特性を向上させることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
なお、図面において本発明を明確に説明するために当該説明と関連のない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、明細書全体において類似した部分には類似した図面符号を付ける。
基板内蔵用積層セラミック電子部品
図1は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図2は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図1のX‐X'線に沿う断面図である。
図1は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図であり、図2は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図1のX‐X'線に沿う断面図である。
図1及び図2を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層11を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体10と、上記誘電体層11を介して上記セラミック本体10の両端面から交互に露出するように形成された複数の第1及び第2の内部電極21、22を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体10の両側端部に形成された第1及び第2の外部電極31、32と、を含み、上記第1の外部電極31は第1のベース電極31a及び上記第1のベース電極31a上に形成された第1の端子電極31bを含み、上記第2の外部電極32は第2のベース電極32a及び上記第2のベース電極32a上に形成された第2の端子電極32bを含み、上記第1及び第2の内部電極21、22のうち最外側の第1の内部電極21は上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビア21a、21bによって上記第1のベース電極31aと連結され、最外側の第2の内部電極22は上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビア22a、22bによって上記第2のベース電極32aと連結されることができる。
以下では、本発明の一実施形態による積層セラミック電子部品を説明する上で、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図1の「L方向」、「幅方向」は「W方向」、「厚さ方向」は「T方向」と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。
本発明の一実施形態において、セラミック本体10は、形状に特別な制限はなく、図示のように六面体形であることができる。
本発明の一実施形態において、セラミック本体10は、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有し、上記第1及び第2の主面は、上記セラミック本体10の上面及び下面とも表現される。
上記セラミック本体10の厚さtsは250μm以下であることができる。
上記のようにセラミック本体10の厚さtsを250μm以下にすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
また、上記セラミック本体10の厚さtsは、上記第1の主面と第2の主面との間の距離であることができる。
本発明の一実施形態によれば、上記誘電体層11を形成する原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム(BaTiO3)粉末であることができる。
上記誘電体層11を形成する材料は、チタン酸バリウム(BaTiO3)等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものであることができる。
上記誘電体層11の形成に用いられるセラミック粉末の平均粒径は、例えば、400nm以下であることができるが、特に制限されず、本発明の目的達成のために多様に調節されることができる。
上記のようなセラミック本体10は、キャパシタの容量形成に寄与する部分としての活性層Aと、上下マージン部であって活性層の上下部にそれぞれ形成された上部及び下部カバー層Cとで構成されることができる。
上記活性層Aは、誘電体層11を介して複数の第1及び第2の内部電極21、22を繰り返し積層して形成されることができる。
上記上部及び下部カバー層Cは、内部電極を含まない以外は誘電体層11と同じ材質及び構成を有することができる。
上記上部及び下部カバー層Cは、単一の誘電体層又は二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成され、基本的に物理的又は化学的ストレスによる内部電極の損傷を防止する役割を行うことができる。
一方、上記第1及び第2の内部電極21、22は、相違する極性を有する一対の電極であり、誘電体層11上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
また、上記第1及び第2の内部電極21、22は、誘電体層11の積層方向に沿って両端面から交互に露出するように形成され、中間に配置された誘電体層11によって電気的に絶縁されることができる。
即ち、第1及び第2の内部電極21、22は、セラミック本体10の両端面から交互に露出する部分を介して第1及び第2の外部電極31、32とそれぞれ電気的に連結されることができる。
したがって、第1及び第2の外部電極31、32に電圧を印加すると、対向する第1及び第2の内部電極21、22の間に電荷が蓄積され、この際、積層セラミックキャパシタの静電容量は第1及び第2の内部電極21、22の重なり領域の面積に比例する。
また、上記第1及び第2の内部電極21、22を形成する導電性ペーストに含まれる導電性金属は、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
本発明の一実施形態によれば、上記セラミック本体10の両側端部には、第1及び第2の外部電極31、32が形成されることができる。
上記第1の外部電極31は、上記第1の内部電極21と電気的に連結される第1のベース電極31aと、上記第1のベース電極31a上に形成される第1の端子電極31bと、を含むことができる。
また、上記第2の外部電極32は、上記第2の内部電極22と電気的に連結される第2のベース電極32aと、上記第2のベース電極32a上に形成される第2の端子電極32bと、を含むことができる。
以下では、上記第1及び第2の外部電極31、32の構造についてより詳細に説明する。
上記第1及び第2のベース電極31a、32aは、第1の導電性金属及びガラスを含むことができる。
静電容量の形成のために、上記第1及び第2の外部電極31、32が上記セラミック本体10の両端面に形成され、上記第1及び第2の外部電極31、32に含まれる上記第1及び第2のベース電極31a、32aが上記第1及び第2の内部電極21、22と電気的に連結されることができる。
上記第1及び第2のベース電極31a、32aは、上記第1及び第2の内部電極21、22と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅(Cu)、銀(Ag)、ニッケル(Ni)及びこれらの合金からなる群から選択された一つ以上の第1の導電性金属で形成されることができる。
上記第1及び第2のベース電極31a、32aは、上記第1の導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
本発明の一実施形態によれば、上記第1及び第2の外部電極31、32は、上記第1及び第2のベース電極31a、32a上に形成される第1及び第2の端子電極31b、32bを含むことができる。
上記第1及び第2の端子電極31b、32bは、第2の導電性金属からなることができる。
上記第2の導電性金属は、特に制限されず、例えば、銅(Cu)であることができる。
通常の積層セラミックキャパシタの場合、印刷回路基板上に実装されるため、外部電極上にニッケル/スズメッキ層を形成することが一般的であった。
しかしながら、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、当該積層セラミックキャパシタの上記第1の外部電極31及び第2の外部電極32と基板の回路とが銅(Cu)材質のビア(via)を介して電気的に連結される。
したがって、本発明の一実施形態によれば、上記第1及び第2の端子電極31b、32bは、上記基板内のビアの材質である銅(Cu)と電気的連結性の良い銅(Cu)からなるのが良い。
一方、上記第1のベース電極31a及び第2のベース電極32aの場合も、銅(Cu)を主成分としているが、ガラス(glass)も含まれているため、基板内のビア(via)の形成に用いられるレーザー加工の際に上記ガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなるという問題がある。
このような理由で、基板内蔵用積層セラミック電子部品の上記第1及び第2の端子電極31b、32bは銅(Cu)からなるのが良い。
上記第1及び第2の端子電極31b、32bは、その形成方法に特別な制限はなく、例えば、メッキによって形成されることができる。
本発明の一実施形態によれば、焼成後の上記第1及び第2の端子電極31b、32bは銅(Cu)のみからなっており、ガラスフリットは含んでいないため、上述した基板内のビア(via)の形成に用いられるレーザー加工の際にガラスに含まれている成分が上記レーザーを吸収することによりビアの加工深さを調節することができなくなる問題が発生しない。
一方、本発明の一実施形態によれば、上記第1及び第2の内部電極21、22のうち最外側の第1の内部電極21は、上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビア21a、21bによって上記第1のベース電極31aと連結され、最外側の第2の内部電極22は、上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビア22a、22bによって上記第2のベース電極32aと連結されることができる。
通常の基板内蔵用積層セラミック電子部品の場合、外部電極上に銅(Cu)メッキ層を別途に形成するため、メッキ液の浸透による内部電極の損傷が発生する可能性がある。
よって、上部及び下部カバー層の厚さを厚く形成することにより、上記メッキ液の浸透による内部電極の損傷を防止している。
しかしながら、上記のように上部及び下部カバー層の厚さを厚く形成すると、基板内蔵用積層セラミック電子部品の内部の電流経路が長くなってしまうため、等価直列インダクタンス(ESL)を低減するのが容易ではないという問題がある。
しかしながら、本発明の一実施形態によれば、上記第1及び第2の内部電極21、22のうち最外側の第1の内部電極21を上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビア21a、21bによって上記第1のベース電極31aと連結し、最外側の第2の内部電極22を上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビア22a、22bによって上記第2のベース電極32aと連結することにより、等価直列インダクタンス(ESL)を低減することができる。
より具体的には、上記基板内蔵用積層セラミック電子部品の内部の電流経路を短縮することにより、等価直列インダクタンス(ESL)を低減することができる。
通常の基板内蔵用積層セラミック電子部品の場合、電流経路は、第1の外部電極に印加された電圧によって電流がセラミック本体の第1の端面を通して第1の内部電極に移動し、第2の内部電極とセラミック本体の第2の端面を通して第2の外部電極に移動して形成される。
しかしながら、本発明の一実施形態のように、最外側の第1の内部電極21と第2の内部電極22をセラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された第1及び第2のビア21a、21b、22a、22bによって第1及び第2のベース電極31a、32aと連結する場合、電流経路を短縮することができる。
即ち、本発明の一実施形態によりセラミック本体の第1又は第2の主面を通して電流が流れる場合、セラミック本体の両端面を通して電流が流れる場合と比べて電流経路を短縮することができる。
上記のように電流経路が短縮されることにより、上記基板内蔵用積層セラミック電子部品の等価直列インダクタンス(ESL)を低減させることができる。
一方、上記第1及び第2の端子電極31b、32bの厚さをtpとしたとき、tp≧5μmを満たすことができる。
上記第1及び第2の端子電極31b、32bの厚さtpは、tp≧5μmを満たし且つ15μm以下である。
上記のように第1及び第2の端子電極31b、32bの厚さtpがtp≧5μmを満たし且つ15μm以下となるように調節することにより、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができる。
第1及び第2の端子電極31b、32bの厚さtpが5μm未満の場合は、後述するように積層セラミック電子部品を印刷回路基板に内蔵する上で、導電性ビアホールの加工時にセラミック本体10まで導電性ビアホールが連結される不良が発生するという問題がある。
第1及び第2の端子電極31b、32bの厚さtpが15μmを超える場合は、第1及び第2の端子電極31b、32bの応力によってセラミック本体10にクラックが発生する可能性がある。
一方、図2を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第1及び第2の端子電極31b、32bの表面粗度をRa、上記第1及び第2の端子電極31b、32bの厚さをtpとしたとき、200nm≦Ra≦tpを満たすことができる。
上記第1及び第2の端子電極31b、32bの表面粗度(Ra)が200nm≦Ra≦tpを満たすように調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善してクラックを防止することができる。
表面粗度とは、金属表面を加工するときに表面に生じる微細な凹凸の程度をいい、表面粗さともいう。
表面粗度は、加工に用いられる工具、加工法の適否、表面に生じたひっかき傷、錆等によって生じる。粗さの程度を示すにあたり、表面を直角に切断したときの断面に示される曲線の最低点から最高点までの距離を中心線平均粗さとし、Raで表す。
本発明では、上記第1及び第2の端子電極31b、32bの中心線平均粗さをRaとする。
より具体的には、上記第1及び第2の端子電極31b、32bの中心線平均粗さ(Ra)を算出する方法では、まず、上記第1及び第2の端子電極31b、32bの一表面に形成されている粗度に対して仮想の中心線をひく。
次に、上記粗度の仮想の中心線を基準にそれぞれの距離(例えば、r1、r2、r3…r13)を測定した後、下記式で各距離の平均値を求めて算出された値から第1及び第2の端子電極31b、32bの中心線平均粗さ(Ra)を算出する。
上記第1及び第2の端子電極31b、32bの中心線平均粗さ(Ra)を200nm≦Ra≦tpの範囲に調節することにより、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上し、信頼性に優れた積層セラミック電子部品を具現することができる。
上記第1及び第2の端子電極31b、32bの表面粗度が200nm未満の場合は、積層セラミック電子部品と基板との間の剥離現象の問題が生じる可能性がある。
一方、上記第1及び第2の端子電極31b、32bの表面粗度が第1及び第2の端子電極31b、32bの厚さtpを超える場合は、クラックが発生する可能性がある。
図3〜図7は、本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図1のX‐X'線に沿う断面図である。
上述したように、上記第1及び第2の内部電極21、22のうち最外側の第1の内部電極21を上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビア21a、21bによって上記第1のベース電極31aと連結し、最外側の第2の内部電極22を上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビア22a、22bによって上記第2のベース電極32aと連結することにより、等価直列インダクタンス(ESL)を低減することができる。なお、上記第1及び第2のビアの形態は多様に具現可能である。
図3を参照すると、上記第1及び第2の主面に形成された上記第1の外部電極31の幅と第2の外部電極32の幅は異なっても良い。この場合、セラミック本体10内に形成される第1のビア21a、21bと第2のビア22a、22bとの間隔が狭くなるため、より優れた等価直列インダクタンス(ESL)の低減効果を奏することができる。
図4を参照すると、印刷回路基板内に形成される導電性ビアホールの形成位置によって、上記第1及び第2のビア21a、22aは上記第1の主面のみに伸びて形成されることができる。
図5を参照すると、上記第1及び第2のビア21a、22aを上記第1の主面のみに伸ばして形成し、上記下部カバー層を上記上部カバー層より厚く形成することにより、基板内蔵型積層セラミック電子部品の内部の電流経路を短縮し、より優れた等価直列インダクタンス(ESL)の低減効果を奏することができる。
図6を参照すると、上記第1のビア21a、21bは上記第1の主面のみに伸びて形成され、第2のビア22aは上記第1の主面に伸びて形成され、第2のビア22b、22cは第2の主面に伸びて形成されることができる。
図7を参照すると、上記第1のビア21a、21bは上記第1の主面のみに伸びて形成され、第2のビア22aは上記第2の主面のみに伸びて形成されることもできる。
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は下記の通りである。まず、チタン酸バリウム(BaTiO3)等のパウダーを含んで形成されたスラリーをキャリアフィルム(carrier film)上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層を形成する。
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μmの厚さを有するシート(sheet)状にして製作される。
次に、粒子の平均サイズが0.1〜0.2μmのニッケル粉末を40〜50重量部含む内部電極用導電性ペーストを製造する。
次に、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、400〜500層積層してセラミック本体10を製作する。
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第1及び第2の内部電極21、22は上記セラミック本体10の両端面にそれぞれ露出するように形成される。
次に、上記セラミック本体10の上面又は下面から最外層の内部電極までビアホールを開けて内部電極と同じニッケルペーストを充填して第1及び第2のビアを形成する。
次に、上記セラミック本体10の端部に第1の導電性金属及びガラスを含む第1のベース電極及び第2のベース電極を上記第1及び第2のビアと連結して形成する。
上記第1の導電性金属は、特に制限されず、例えば、銅(Cu)、銀(Ag)、ニッケル(Ni)及びこれらの合金からなる群から選択された一つ以上であれば良い。
上記ガラスは、特に制限されず、通常の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質であっても良い。
上記第1及び第2のベース電極は、上記セラミック本体の端部に形成されることにより、上記第1及び第2の内部電極とそれぞれ電気的に連結されることができる。
次に、上記第1のベース電極及び第2のベース電極上に第2の導電性金属からなるメッキ層を形成する。
上記第2の導電性金属は、特に制限されず、例えば、銅(Cu)である。
上記メッキ層は、第1及び第2の端子電極で形成されることができる。
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものに関する説明は省略する。
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されるものではない。
本発明の実施形態により基板内蔵用積層セラミック電子部品の第1及び第2の端子電極31b、32bの厚さによるビア加工不良発生の有無と第1及び第2の端子電極31b、32bの表面粗度による接着面剥離発生頻度を確認するために、携帯電話のマザーボード用チップ部品の通常の条件である85℃、相対湿度85%に積層セラミック電子部品の内蔵された基板を30分間放置した後、それぞれの実験を行った。
下記表1は、第1及び第2の端子電極31b、32bの厚さによるビア加工不良発生の有無を示したものである。
上記表1を参照すると、上記第1及び第2の端子電極31b、32bの厚さが5μm以上の場合は、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
これに対し、上記第1及び第2の端子電極31b、32bの厚さが5μm未満の場合は、基板内のビア加工時に不良が発生する可能性があることが分かる。
下記表2は、第1及び第2の端子電極31b、32bの表面粗度による接着面剥離発生頻度を示したものである。
上記表2を参照すると、上記第1及び第2の端子電極31b、32bの表面粗度が200nm以上の場合は、接着面剥離発生頻度が少ないため、信頼性に優れた積層セラミックキャパシタを具現することができることが分かる。
これに対し、上記第1及び第2の端子電極31b、32bの表面粗度が200nm未満の場合は、接着面剥離発生頻度が増加するため、信頼性に問題があることが分かる。
積層セラミック電子部品内蔵型印刷回路基板
図8は、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
図8は、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
図8を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板100は、絶縁基板110と;誘電体層11を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体10と、上記誘電体層11を介して上記セラミック本体10の両端面から交互に露出するように形成された複数の第1及び第2の内部電極21、22を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体10の両側端部に形成された第1及び第2の外部電極31、32と、を含み、上記第1の外部電極31は第1のベース電極31a及び上記第1のベース電極31a上に形成された第1の端子電極31bを含み、上記第2の外部電極32は第2のベース電極32a及び上記第2のベース電極32a上に形成された第2の端子電極32bを含み、上記第1及び第2の内部電極21、22のうち最外側の第1の内部電極21は上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビア21a、21bによって上記第1のベース電極31aと連結され、最外側の第2の内部電極22は上記セラミック本体10の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビア22a、22bによって上記第2のベース電極32aと連結される基板内蔵用積層セラミック電子部品と;を含むことができる。
上記絶縁基板110は、絶縁層120が含まれた構造からなり、必要に応じて、図8に例示されたように多様な形態の層間回路を構成する導電性パターン130及び導電性ビアホール140を含むことができる。上記のような絶縁基板110は、内部に積層セラミック電子部品を含む印刷回路基板100でもある。
上記積層セラミック電子部品は、印刷回路基板100に挿入された後、印刷回路基板100の熱処理等のような後工程進行中の様々な過酷環境を同様に経験してしまう。
特に、熱処理工程中の印刷回路基板100の収縮及び膨張は、印刷回路基板100の内部に挿入された積層セラミック電子部品に直接伝達され、積層セラミック電子部品と印刷回路基板100との接着面にストレスを加える。
積層セラミック電子部品と印刷回路基板100との接着面に加えられたストレスが接着強度より高い場合は、接着面が剥がれる剥離不良が発生する。
積層セラミック電子部品と印刷回路基板100との接着強度は積層セラミック電子部品と印刷回路基板100との電気化学的結合力と接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板100との接着面の有効表面積を向上させるために積層セラミック電子部品の表面粗度を制御することにより積層セラミック電子部品と印刷回路基板100との間の剥離現象を改善することができる。
また、印刷回路基板100に内蔵される基板内蔵用積層セラミック電子部品の表面粗度による印刷回路基板100との接着面剥離発生頻度が確認できる。
また、基板内蔵用積層セラミック電子部品の内部にビアを形成し、ビアを介して内部電極と外部電極とを連結することにより、電流経路(Current Path)を短縮して等価直列インダクタンス(ESL)を減少させることができる。
その他の特徴は上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同じであるため、ここではその説明を省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
10 セラミック本体
11 誘電体層
21、22 第1及び第2の内部電極
21a、21b、22a、22b、22c 第1及び第2のビア
31、32 第1及び第2の外部電極
31a、32a 第1及び第2のベース電極
31b、32b 第1及び第2の端子電極
100 印刷回路基板
110 絶縁基板
120 絶縁層
130 導電性パターン
140 導電性ビアホール
A 活性層
C 上部及び下部カバー層
11 誘電体層
21、22 第1及び第2の内部電極
21a、21b、22a、22b、22c 第1及び第2のビア
31、32 第1及び第2の外部電極
31a、32a 第1及び第2のベース電極
31b、32b 第1及び第2の端子電極
100 印刷回路基板
110 絶縁基板
120 絶縁層
130 導電性パターン
140 導電性ビアホール
A 活性層
C 上部及び下部カバー層
Claims (20)
- 誘電体層を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体と、
前記セラミック本体の両端面から交互に露出するように前記誘電体層を介して形成された複数の第1及び第2の内部電極を含んで容量が形成される活性層と、
前記活性層の上部及び下部に形成された上部及び下部カバー層と、
前記セラミック本体の両側端部に形成された第1及び第2の外部電極と、
を含み、
前記第1の外部電極は第1のベース電極及び前記第1のベース電極上に形成された第1の端子電極を含み、前記第2の外部電極は第2のベース電極及び前記第2のベース電極上に形成された第2の端子電極を含み、前記第1及び第2の内部電極のうち最外側の第1の内部電極は前記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビアによって前記第1のベース電極と連結され、最外側の第2の内部電極は前記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビアによって前記第2のベース電極と連結される、基板内蔵用積層セラミック電子部品。 - 前記第1及び第2の主面に形成された前記第1の外部電極の幅と第2の外部電極の幅は異なる、請求項1に記載の基板内蔵用積層セラミック電子部品。
- 前記第1及び第2のビアは前記第1の主面に伸びて形成される、請求項1または2に記載の基板内蔵用積層セラミック電子部品。
- 前記下部カバー層は前記上部カバー層に比べて厚い厚さを有する、請求項1から3のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記第1のビアは前記第1の主面に伸びて形成され、前記第2のビアは前記第2の主面に伸びて形成される、請求項1から4のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記第1及び第2の端子電極は銅(Cu)からなる、請求項1から5のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記第1及び第2の端子電極の厚さをtpとしたとき、tp≧5μmを満たす、請求項1から6のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記第1及び第2の端子電極の表面粗度をRa、前記第1及び第2の端子電極の厚さをtpとしたとき、200nm≦Ra≦tpを満たす、請求項1から7のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記第1及び第2の端子電極はメッキで形成される、請求項1から8のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 前記セラミック本体の厚さをtsとしたとき、ts≦250μmを満たす、請求項1から9のいずれか1項に記載の基板内蔵用積層セラミック電子部品。
- 絶縁基板と、
基板内蔵用積層セラミック電子部品とを備え、
前記基板内蔵用積層セラミック電子部品は、
誘電体層を含み、対向する第1及び第2の主面、対向する第1及び第2の側面、及び対向する第1及び第2の端面を有するセラミック本体と、
前記誘電体層を介して前記セラミック本体の両端面から交互に露出するように形成された複数の第1及び第2の内部電極を含んで容量が形成される活性層と、
前記活性層の上部及び下部に形成された上部及び下部カバー層と、前記セラミック本体の両側端部に形成された第1及び第2の外部電極とを含み、
前記第1の外部電極は第1のベース電極及び前記第1のベース電極上に形成された第1の端子電極を含み、前記第2の外部電極は第2のベース電極及び前記第2のベース電極上に形成された第2の端子電極を含み、前記第1及び第2の内部電極のうち最外側の第1の内部電極は前記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第1のビアによって前記第1のベース電極と連結され、最外側の第2の内部電極は前記セラミック本体の第1及び第2の主面のうち一つ以上に伸びて形成された一つ以上の第2のビアによって前記第2のベース電極と連結される
積層セラミック電子部品内蔵型印刷回路基板。 - 前記第1及び第2の主面に形成された前記第1の外部電極の幅と第2の外部電極の幅は異なる、請求項11に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1及び第2のビアは前記第1の主面に伸びて形成される、請求項11または12に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記下部カバー層は前記上部カバー層に比べて厚い厚さを有する、請求項11から13のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1のビアは前記第1の主面に伸びて形成され、前記第2のビアは前記第2の主面に伸びて形成される、請求項11から14のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1及び第2の端子電極は銅(Cu)からなる、請求項11から15のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1及び第2の端子電極の厚さをtpとしたとき、tp≧5μmを満たす、請求項11から16のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1及び第2の端子電極の表面粗度をRa、前記第1及び第2の端子電極の厚さをtpとしたとき、200nm≦Ra≦tpを満たす、請求項11から17のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第1及び第2の端子電極はメッキで形成される、請求項11から18のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記セラミック本体の厚さをtsとしたとき、ts≦250μmを満たす、請求項11から19のいずれか1項に記載の積層セラミック電子部品内蔵型印刷回路基板。
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