JP2014527288A - アレイ基板、及びその製造方法、液晶パネル、ディスプレー - Google Patents

アレイ基板、及びその製造方法、液晶パネル、ディスプレー Download PDF

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Abstract

本発明は、基板、前記基板に形成されているゲート金属層、活性層、及びソース・ドレイン金属層を備え、前記ゲート金属層の少なくとも一側に隔離バッファ層が形成され、及び／または、前記ソース・ドレイン金属層の少なくとも一側に隔離バッファ層が形成され、前記隔離バッファ層は酸化モリブデンにより製造されるアレイ基板を提供する。本発明の実施例によって提供されるアレイ基板は、隔離バッファ層を形成する材料として酸化モリブデンを利用して隔離バッファ層を実現する新たな方法を提出し、また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる例えばシリコン系薄膜層に拡散することを有効に防止することができるだけでなく、金属電極層と基板との間の粘着力を増加することもできる。

Description

本発明は、アレイ基板、及びその製造方法、液晶パネル、ディスプレーに関する。
従来、通常知られているディスプレーには、液晶ディスプレー、電子ペーパー、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード）ディスプレー等がある。
液晶ディスプレーを例とする場合、液晶ディスプレーにおいて、画素スイッチング素子としてのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）構造におけるゲート電極及びソース・ドレイン電極は、アレイ基板上の金属電極として、低い抵抗、基板及び他の層（例えば、ａ−Ｓｉ（アモルファスシリコン）やドープアモルファスシリコン層）との良い粘着性、ａ−Ｓｉ層においてイオン拡散が生じないこと、画素電極層との接触抵抗が低いこと、エッチングし易いこと、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相蒸着法）によって膜を形成する過程においてヒロック（ｈｉｌｌｏｃｋ）が生じないこと、酸化されにくいこと等の良好な特性が要求される。
ＴＦＴ−ＬＣＤ（液晶ディスプレー）の産業化の初期において、金属電極配線に使われる主な材料として、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の融点の高い金属がある。
液晶パネルのサイズの増加に従って、金属電極の抵抗を低減させることが要求されている。そのため、金属アルミニウム（Ａｌ）が広く使用されているが、製造工程中でヒロック現象が生じやすいとともに、Ａｌイオンがａ−Ｓｉ層に拡散しやすいので、純アルミニウムの代わりに、例えば、Ａｌ−Ｎｄ（アルミニウムネオジム合金）、Ａｌ−Ｃｅ（アルミニウムセリウム合金）、Ａｌ−Ｎｄ−Ｍｏ（アルミニウムネオジムモリブデン合金）等のアルミニウム合金を使用している。
液晶パネルのサイズが更に大きくなること、高速駆動及び高い解像度（４Ｋ＊２Ｋ）が要求されることに伴って、更に抵抗率の低い金属銅（Ｃｕ）が、ＴＦＴ構造における金属電極として使用されはじめた。
以上のような液晶ディスプレーのＴＦＴ構造を実現する過程において、発明者は、従来の技術に、少なくとも以下のような問題が存在することを発見した。まず、Ｃｕと基板との間の粘着性が低いので、剥離されやすい。そして、Ｃｕがａ−Ｓｉ、またはｎ＋ａ−Ｓｉ薄膜層に接する際に、Ｃｕイオンはシリコン（Ｓｉ）系の薄膜に拡散しやすいので、ＴＦＴ構造のオン性能に影響を及ぼす。
本発明は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを有効に防止し、金属電極層と基板との間の粘着性を高めることができるアレイ基板、及びその製造方法、液晶パネル、ディスプレーを提供する。
本発明の一形態は、ベース基板、前記ベース基板に形成されるゲート金属層、活性層及びソース・ドレイン金属層を備えるアレイ基板において、前記ゲート金属層の厚さ方向における少なくとも一側に隔離バッファ層が形成され及び／または前記ソース・ドレイン金属層の厚さ方向における少なくとも一側に隔離バッファ層が形成され、前記隔離バッファ層が酸化モリブデンにより形成されるアレイ基板を提供する。
本発明の他の形態は、ベース基板上におけるゲート金属層と、活性層と、ソース・ドレイン金属層とを備える前記アレイ基板を製造する方法において、ゲート金属層における少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成し及び／またはソース・ドレイン金属層における少なくとも一側に、前記ソース・ドレイン金属層と同様なパターンを有する隔離バッファ層を形成し、前記隔離バッファ層が、酸化モリブデン材料により形成される、アレイ基板の製造方法を提供する。
本発明のさらに他の形態は、対向して設置されたカラーフィルター及びアレイ基板、並びにカラーフィルターとアレイ基板との間に挟まれている液晶層を備える液晶パネルにおいて、前記アレイ基板として、前記形態のアレイ基板を採用する液晶パネルを提供する。
本発明のまたさらに他の形態は、前記形態のアレイ基板を採用したディスプレーを提供する。
本発明の実施例によって提供されるアレイ基板、及びその製造方法、液晶パネル、ディスプレーは、隔離バッファ層を形成する材料として酸化モリブデンを利用して隔離バッファ層を実現する新たな方法を提出し、また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる例えばシリコン系薄膜層に拡散することを有効に防止することができるだけでなく、金属電極層と基板との間の粘着力を増加することもできる。
以下、本発明の実施例をさらに詳しく説明するための図面を簡単に説明する。なお、これら図面は本発明の実施例の一部であり、本発明に対して限定するものではない。
本発明の実施例１に係るアレイ基板の構造の説明図である。 図１に示すアレイ基板の製造工程に対する説明図である。 図１に示すアレイ基板の製造工程に対する説明図である。 図１に示すアレイ基板の製造工程に対する説明図である。 図１に示すアレイ基板の製造工程に対する説明図である。 本発明の実施例２に係るアレイ基板の構造の説明図である。 本発明の実施例３に係るアレイ基板の構造の説明図である。 本発明の実施例４に係るアレイ基板の構造の説明図である。 本発明の実施例５に係るアレイ基板の構造の説明図である。 本発明の実施例６に係るアレイ基板の構造の説明図である。 本発明の実施例７に係るアレイ基板の構造の説明図である。 本発明の実施例８に係るアレイ基板の構造の説明図である。
従来、アレイ基板の製造工程において、金属Ｃｕを導線として利用する場合、以下のような問題が挙げられる。第一点は、Ｃｕの表面が疎水性を有するので、フォトレジスト（Ｐｈｏｔｏｒｅｓｉｓｔ）の残留が生じやすいことである。第二点は、Ｃｕがフォトレジストストリッパー（Ｐｈｏｔｏｒｅｓｉｓｔ Ｓｔｒｉｐｐｅｒ）によって腐食されやすいことである。第三点は、Ｃｕと基板、または絶縁薄膜層との粘着性が非常に低いので、剥離されやすいことである。第四点は、Ｃｕは酸化されやすく、表面に形成された酸化物により抵抗が増加されることである。第五点は、基板、またはａ−Ｓｉ薄膜に接触する際に、ＣｕイオンがＳｉ系薄膜に拡散しやすく、ＣＶＤ工程によってＳｉＮｘ絶縁薄膜を蒸着する時にケイ化物を形成することである。第六点は、過酸化水素系の主酸化剤を利用すると、分解反応を制御しにくくなるが、エチレンオキサイド系の主酸化剤を利用すると、エッチング速度が非常に遅いことである。第七点は、Ｃｕと添加金属、またはバッファ金属との間でエッチング剤とエッチング率が異なるので、エッチング工程を制御しにくいことである。
以上の問題に対応して、本発明の実施例は、新たな金属（例えばＣｕ）電極の隔離バッファ層の実現方法を提供する。
本実施例は、基板と、基板に形成されるゲート金属層と活性層とソース・ドレイン金属層と、を備えるアレイ基板において、ゲート金属層の（厚さ方向における）少なくとも一側に隔離バッファ層が形成され、及び／または、ソース・ドレイン金属層の（厚さ方向における）少なくとも一側に隔離バッファ層が形成され、隔離バッファ層はＭｏＯｘ（酸化モリブデン）によって製造されるアレイ基板を提供する。ＭｏＯｘは、例えば、三酸化モリブデン（ＭｏＯ３）であってもよく、二酸化モリブデン（ＭｏＯ２）であっても良く、または両方の混合物であっても良い。
アレイ基板において、活性層は、半導体層とオーミック層を備えてもよいし、半導体層のみを備えてもよく、その具体的な実現方法は、アレイ基板の構造と組み合わせて決めることができる。
アレイ基板にボトムゲート型のＴＦＴ構造を採用する場合、ゲート金属層の少なくとも一側には、ゲート金属層の基板に隣接している側及び／またはゲート金属層のゲート絶縁層に隣接している側が含まれることができ、ソース・ドレイン金属層の少なくとも一側には、ソース・ドレイン金属層の活性層に隣接している側及び／またはソース・ドレイン金属層のパッシベーション層に隣接している側が含まれることができる。
アレイ基板にトップゲート型のＴＦＴ構造を採用する場合、ゲート金属層の少なくとも一側には、ゲート金属層のパッシベーション層に隣接している側及び／またはゲート金属層のゲート絶縁層に隣接している側が含まれることができ、ソース・ドレイン金属層の少なくとも一側には、ソース・ドレイン金属層の活性層に隣接している側及び／またはソース・ドレイン金属層のゲート絶縁層に隣接している側が含まれることができる。
ＭｏＯｘ材料の結晶格子の構造において、酸素原子をＭｏ原子の結晶粒界に充填して、ＭｏＯｘ材料の結晶格子の構造が、元のＭｏ金属の結晶格子に比べてより緻密になり、基板との粘着力を高めることができるとともに、ゲート金属層及びソース・ドレイン金属層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを防止することができる。
また、本発明の他の実施例は、ゲート金属層の少なくとも一側に、ゲート金属層と同様なパターンを有する隔離バッファ層を形成するステップＡ、及び／または、ソース・ドレイン金属層の少なくとも一側に、ソース・ドレイン金属層と同様なパターンを有する隔離バッファ層を形成するステップＢ、とを備え、隔離バッファ層はＭｏＯｘ材料によって製造される、前述のアレイ基板の製造方法を提供する。
前述の技術案において、酸化モリブデンを隔離バッファ層の製造材料として利用して、新たな、隔離バッファ層の実現方法を提供する。また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを有効に防止することだけでなく、金属電極層とそれに隣接している層との間の粘着力を高めることもできる。
以下、図面を参照しながら、本発明の実施例に係る技術案について、明瞭で完全な説明をする。説明される実施例は、本発明の実施例の一部だけであり、実施例の全部ではない。当業者が、本発明の実施例に基づいて、創造的な労働をせずに獲得した全ての実施例は、本発明の保護範囲に属する。
以下の実施例において、ボトムゲート型、及びトップゲート型の構造を例として、本発明の実施例に係るアレイ基板の構造の実現方法を説明する。ＴＦＴ構造における活性層は、例として、従来の半導体層とオーミック接触層との組み合わせを挙げることができる。配線の抵抗を低減するために、本発明の実施例におけるＴＦＴ構造でのゲート金属層及びソース・ドレイン金属層は、金属であるＣｕ、ＡｌまたはＡｌＮｄ合金によって製造されても良いが、これらの材料に限られない。
（実施例１）
図１に示すように、本発明の実施例は、ベース基板１、ベース基板１に形成されているゲート金属層２、ゲート絶縁層３、半導体層４、オーミック接触層５、ソース・ドレイン金属層６、パッシベーション層７及び画素電極８を備えるアレイ基板を提供する。ゲート金属層２とベース基板１との間に第１隔離バッファ層２１が形成され、オーミック接触層５とソース・ドレイン金属層６との間に第２隔離バッファ層６１が形成されている。
ベース基板１は、ガラス基板、または石英基板であることができるが、これらに限られない。
ゲート金属層２及びソース・ドレイン金属層６として、本実施例では金属Ｃｕを例に挙げているが、他の適切な金属や合金材料を採用しても良い。
ゲート絶縁層３としては、ＳｉｘＮｙ（窒化ケイ素）またはＳｉｘＯｙ（酸化ケイ素）等のシリコン系材料を採用することができるが、これらに限定されない。
半導体層４とオーミック接触層５を組み合わせて活性層が形成される。半導体層４は、ａ−Ｓｉ（アモルファスシリコン）材料によって製造されることができ、オーミック接触層５は、ｎ＋ａ−Ｓｉ（ドープアモルファスシリコン）材料によって製造されることができる。
パッシベーション層７としては、ＳｉｘＮｙもしくはＳｉｘＯｙ等のシリコン系材料または有機樹脂材料を採用することができる。
画素電極層８としては、ＩＴＯ(酸化インジウムスズ)またはＩＺＯ(酸化インジウム亜鉛)等の透明導電材料を採用することができる。
第１隔離バッファ層２１及び第２隔離バッファ層６１のうち、少なくとも一方が、ＭｏＯｘによって製造されることができる。
また、本実施例には、図１に示すアレイ基板の製造方法を提供する。
図２Ａ乃至図２Ｄに示すように、アレイ基板の製造方法には以下のようなステップが備えられる。
Ｓ１１：ベース基板１に、ＭｏＯｘ薄膜とＣｕ金属薄膜を順次に蒸着し、パターニング工程によって第１隔離バッファ層２１とゲート金属層２とのパターンを形成する（図２Ａ参照）。
第１隔離バッファ層２１のパターンと、ゲート金属層２のパターンとは、アレイ基板のＴＦＴ構造の中で、上下方向において対応し、パターンが一致していることを保持する。
例えば、ベース基板にＭｏＯｘ薄膜を蒸着する方法として、以下のような実現方法のうち一つを採用することができる。
方法Ａ：スパッタ工程において、混合されたＡｒ（アルゴン）とＯ２を利用して、金属Ｍｏターゲット材に対してスパッタを行い、単一層のＭｏＯｘ薄膜を形成するようにする。
方法Ｂ：スパッタ工程において、まず、純Ａｒを利用してＭｏターゲット材に対してスパッタを行い、その後に、混合されたＡｒ（アルゴン）とＯ２を利用して、金属Ｍｏターゲット材に対して二回目のスパッタを行い、Ｍｏ金属層とＭｏＯｘ薄膜を同時に含む二層構造を実現するようにし、これによって、抵抗を低減するとともに、隔離バッファ層の粘着性を高めることを実現する。
方法Ｃ：スパッタ工程によって、基板に金属Ｍｏ薄膜を形成してから、炉（Ｆｕｒｎａｃｅ）、ベークオーブン（ｂａｋｅ ｏｖｅｎ）、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ、高速加熱処理）、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ、高速熱アニーリング）、ＣＶＤまたはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、物理蒸着法）等の設備で、酸素リッチの雰囲気で熱処理を行うことで、ＭｏＯｘ膜を形成する。
方法Ｄ：スパッタ工程によって、ベース基板に金属Ｍｏ薄膜を形成し、プラズマ（Ｐｌａｓｍａ）設備の中で、酸素（Ｏ２またはＮ２Ｏ）の雰囲気でプラズマ処理を行って、ＭｏＯｘ膜を形成する。
前述の方法Ａ及び方法Ｂの実現工程において、ＡｒとＯ２の混合気体のうち、Ｏ２の占める率（体積比率）は、５０％以下であることが好ましい。
前述の方法Ｃ及び方法Ｄの実現工程において、熱処理を行うとき、またはプラズマ処理を行うときに、工程の温度を２００℃〜７００℃に制御することができる。
Ｓ１２：ゲート金属層が形成されているベース基板に、ゲート絶縁層材料、半導体層材料、及びオーミック接触層材料を蒸着し、パターニング工程によって、ゲート絶縁層３、半導体層４及びオーミック接触層５のパターンを形成する（図２Ｂ参照）。
Ｓ１３：オーミック接触層が形成されているベース基板にＭｏＯｘ薄膜及びＣｕ金属薄膜を蒸着し、パターニング工程によって、第２隔離バッファ層６１及びソース・ドレイン金属層６のパターンを形成する（図２Ｃ参照）。
第２隔離バッファ層６１のパターンと、ソース・ドレイン金属層６のパターンとは、アレイ基板のＴＦＴ構造で、上下方向において対応し、パターンが一致していることを保持する。
このステップにおいて、ＭｏＯｘ薄膜層を形成する方法と、ステップＳ１１に示される実現方法とは同様であるので、ここでは説明を省略する。
Ｓ１４：ソース・ドレイン金属層が形成されているベース基板に、パッシベーション層材料を蒸着し、パターニング工程によって、パッシベーション層７のパターンを形成する（図２Ｄ参照）。
パッシベーション層として、ＳｉｘＮｙ及び／またはＳｉｘＯｙを採用する場合、膜層が厚く蒸着されすぎて膜層の緻密性に問題が生じ、さらに膜層が脱落することを回避することができるように、パッシベーション層の厚さを１０００Å〜６０００Åにする。パッシベーション層として、有機樹脂を採用する場合、ここで、比較的大きいパッシベーション層を採用することで、画素電極と信号電極との間の結合容量を低減することができるので、パッシベーション層の厚さを１００００Å〜４００００Åにし、これによって、画素電極の漏洩電流、及び信号電極に対するクロストークを減少することができる。
Ｓ１５：パッシベーション層が形成されているベース基板に、画素電極材料を蒸着し、パターニング工程によって、画素電極８のパターンを形成する（図１参照）。
本実施例及び後述の実施例において説明されるパターニング工程には、フォトレジスト塗布、プリベーキング、マスクに対する露光・現像、エッチング及び剥離等の工程が含まれる。
前述のアレイ基板を製造する工程のプロセスは、５回マスク工程を例として、本発明の提供した技術案について説明したものであり、本発明の提供した技術案は４回マスク工程においても適用することができ、この場合、ハーフ露光工程によって、前述のステップＳ１２及びＳ１３を同一回のマスク露光工程において完成すれば良い。ここでは、具体的な工程についての説明は省略する。
本発明の実施例に提供されたアレイ基板及びその製造方法は、ＭｏＯｘを隔離バッファ層を製造する材料として利用し、隔離バッファ層を実現する新たな方法を提供する。また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造において、金属電極層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを有効に防止することができるだけでなく、金属電極層とベース基板との間の粘着力も高めることができる。
（実施例２）
本実施例は、実施例１によって提供されたアレイ基板に対して更に改良された他のアレイ基板の構造を提供する。
図３に示すように、本実施例は、ベース基板１、ベース基板１に形成されているゲート金属層２、ゲート絶縁層３、半導体層４、オーミック接触層５、ソース・ドレイン金属層６、パッシベーション層７及び画素電極８を備える他のアレイ基板を提供する。ゲート金属層２とベース基板１との間に、第１隔離バッファ層２１が形成され、オーミック接触層５とソース・ドレイン金属層６との間に、第２隔離バッファ層６１が形成されている。
金属層２とゲート絶縁層３との間には、さらに第３隔離バッファ層２２が形成されている。
本実施例において、金属層２及びソース・ドレイン金属層６には金属Ｃｕを採用しているが、他の金属を採用しても良い。
第１隔離バッファ層２１及び／または第２隔離バッファ層６１はＭｏＯｘによって製造されることができる。第３隔離バッファ層２２は金属ＭｏまたはＭｏＯｘによって製造されることができる。
本実施例において、図３に示すようなアレイ基板の製造方法も提供する。当該方法の具体的な実現は、図１に示すようなアレイ基板の製造工程に類似しているが、ステップＳ１１において、ベース基板１にＭｏＯｘ薄膜とＣｕ金属薄膜及び金属ＭｏまたはＭｏＯｘ薄膜を順次に蒸着し、パターニング工程によって第１隔離バッファ層２１、ゲート金属層２及び第３隔離バッファ層２２のパターンを形成することに相違点がある。
第１隔離バッファ層２１、ゲート金属層２、及び第３隔離バッファ層２２のパターンは、アレイ基板のＴＦＴ構造で、上下方向において対応し、パターンが一致していることを保持している。
本実施例によって提供されるアレイ基板及びその製造方法は、実施例１に加えて、更にゲート金属層とゲート絶縁層との間に一層の隔離バッファ層を設置することで、ゲート金属層とゲート絶縁層との間の粘着力を更に高めて、ゲート金属層とゲート絶縁層との剥離を防止しながら、ゲート金属層におけるＣｕイオンがゲート絶縁層に拡散することを防止する。
（実施例３）
本実施例は、実施例１によって提供されるアレイ基板に対して更に改良された他のアレイ基板の構造を提供する。
図４に示すように、本実施例は、ベース基板１、このベース基板１に形成されているゲート金属層２、ゲート絶縁層３、半導体層４、オーミック接触層５、ソース・ドレイン金属層６、パッシベーション層７及び画素電極８を備える他のアレイ基板を提供する。ゲート金属層２とベース基板１との間に第１隔離バッファ層２１が形成され、オーミック接触層５とソース・ドレイン金属層６との間に第２隔離バッファ層６１が形成され、ソース・ドレイン金属層６とパッシベーション層７との間にはさらに第４隔離バッファ層６２が形成されている。
本実施例において、ゲート金属層２及びソース・ドレイン金属層６には金属Ｃｕを採用しているが、これに限られない。
第１隔離バッファ層２１及び／または第２隔離バッファ層６１は、ＭｏＯｘによって製造されることができ、第４隔離バッファ層６２は、金属ＭｏまたはＭｏＯｘによって製造されることができる。
本実施例において、図４に示すようなアレイ基板の製造方法も提供する。当該方法における具体的な実現は、図１に示すようなアレイ基板の製造工程に類似しているが、ステップＳ１３において、オーミック接触層が形成されている基板に、ＭｏＯｘ薄膜とＣｕ金属薄膜及び金属ＭｏまたはＭｏＯｘ薄膜を順次に蒸着し、パターニング工程によって、第２隔離バッファ層６１、ソース・ドレイン金属層６、及び第４隔離バッファ層６２のパターンを形成することに相違点がある。
第２隔離バッファ層６１、ソース・ドレイン金属層６、及び第４隔離バッファ層６２のパターンは、アレイ基板ＴＦＴ構造で、上下方向において対応し、パターンが一致していることを保持している。
本実施例によって提供されるアレイ基板及びその製造方法は、実施例１に加え、更にソース・ドレイン金属層とパッシベーション層との間に一層の隔離バッファ層を設置することで、ソース・ドレイン金属層とパッシベーション層との間の粘着力を高めて、ソース・ドレイン金属層とパッシベーション層との剥離を防止するとともに、ソース・ドレイン金属層におけるＣｕと画素電極との間の接触抵抗を有効に改善し、Ｃｕ金属が酸化されることを防止する。
（実施例４）
本実施例において、実施例２に係る技術案と、実施例３に係る技術案とを組み合わせて、新たなアレイ基板を提供する。
図５に示すように、本実施例は、ベース基板１、このベース基板１に形成されているゲート金属層２、ゲート絶縁層３、半導体層４、オーミック接触層５、ソース・ドレイン金属層６、パッシベーション層７及び画素電極８を備える他のアレイ基板を提供する。ゲート金属層２とベース基板１との間に、第１隔離バッファ層２１が形成され、オーミック接触層５とソース・ドレイン金属層６との間に、第２隔離バッファ層６１が形成されている。さらに、ゲート金属層２とゲート絶縁層３との間に第３隔離バッファ層２２が形成され、ソース・ドレイン金属層６とパッシベーション層７との間に第４隔離バッファ層６２が形成されている。
本実施例において、ゲート金属層２及びソース・ドレイン金属層６には金属Ｃｕを採用しているが、これに限られない。
第１隔離バッファ層２１及び／または第２隔離バッファ層６１は、ＭｏＯｘによって製造されることができ、第３隔離バッファ層２２及び／または第４隔離バッファ層６２は金属ＭｏまたはＭｏＯｘによって製造されることができる。
図５に示されるアレイ基板の製造方法は、実施例２及び実施例３に提供されたアレイ基板の製造方法を組み合わせることで得られるので、ここでは説明を省略する。
本実施例に係るアレイ基板及びその製造方法は、実施例１に加え、更にゲート金属層とゲート絶縁層との間に一層の第３隔離バッファ層を設置し、ソース・ドレイン金属層とパッシベーション層との間に第４隔離バッファ層を設置することで、ＴＦＴ構造における各層の間の粘着力をより向上して、各層の間に剥離現象が生じることを防止するとともに、ゲート金属層におけるＣｕイオンが、隣接の層の構造に拡散することを有効に防止し、ソース・ドレイン金属層におけるＣｕと画素電極との間の接触抵抗を改善し、Ｃｕ金属が酸化されることを防止することができる。
実施例１乃至実施例４においては、いずれもボトムゲート型のＴＦＴ構造を例として、本発明の新たに提供したアレイ基板構造を説明した。しかし、本発明に提供された技術案は、ボトムゲート型のＴＦＴ構造のアレイ基板に適用されることに限らずに、トップゲート型またはダブルゲート型等のＴＦＴ構造のアレイ基板にも適用される。
（実施例５）
以下、本発明に提供される隔離バッファ層を利用して実現するトップゲート型のＴＦＴ構造について簡単に説明する。
図６に示すように、トップゲート型のＴＦＴアレイ基板の構造において、ベース基板１に、活性層９と、ソース・ドレイン金属層６と、ゲート絶縁層３と、ゲート金属層２と、パッシベーション層７と、画素電極８とを順次に形成する。活性層９は半導体層のみを含む単一層の構造であってもよいし、半導体層及びオーミック接触層を含む二層の構造であってもよい。図６に示されるＴＦＴ基板の構造において、活性層９の具体的な実現方法に対して区別して示さないが、一層の構造に限られない。
前述のトップゲート型のＴＦＴアレイ基板の構造において、ゲート金属層２とゲート絶縁層３との間に第１隔離バッファ層２１が形成され、活性層９とソース・ドレイン金属層６との間に第２隔離バッファ層６１が形成されている。なお、第１隔離バッファ層２１及び／または第２隔離バッファ層６１は、ＭｏＯｘによって製造されることができる。
また、図６に示されるアレイ基板を製造する工程には、ベース基板１に、活性層９、ソース・ドレイン金属層６、ゲート絶縁層３、ゲート金属層２、パッシベーション層７及び画素電極８を順次に形成するステップが含まれる。
ソース・ドレイン金属層６を製造すると同時に、第２隔離バッファ層６１を製造する。具体的には、活性層９が形成されている基板に酸化モリブデン薄膜及びソース・ドレイン金属層を形成し、パターニング工程によって、同じパターンを有する第２隔離バッファ層６１及びソース・ドレイン金属層６のパターンを形成する。
ゲート金属層２を製造すると同時に、第１隔離バッファ層２１を製造する。具体的には、ゲート絶縁層３が形成されている基板に酸化モリブデン薄膜及びゲート金属薄膜を順次に蒸着し、パターニング工程によって、同じパターンを有する第１隔離バッファ層２１及びゲート金属層２のパターンを形成する。
アレイ基板を製造する工程において、ＭｏＯｘ薄膜を蒸着形成する工程は実施例１に類似しているので、ここでは説明を省略する。
本発明の実施例に係るアレイ基板及びその製造方法は、ＭｏＯｘを、隔離バッファ層を製造する材料として利用し、隔離バッファ層を実現する新たな方法を提供する。また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを有効に防止することができるだけでなく、金属電極層と、それに隣接する層との間の粘着力を増加して、金属電極層に剥離現象が生じることを防止することもできる。
（実施例６）
本実施例は、実施例５に提供されるアレイ基板に対して更に改良された、他のトップゲート型のＴＦＴアレイ基板の構造を提供する。
図７に示すように、本実施例に係るアレイ基板は、実施例５に提供されたアレイ基板の構造を備える以外に、ゲート金属層２とパッシベーション層７との間に、第３隔離バッファ層２２がさらに形成され、第３隔離バッファ層２２は、金属ＭｏまたはＭｏＯｘによって製造されることができる。
また、図７に示されるアレイ基板を製造する工程において、第１隔離バッファ層２１及び第３隔離バッファ層２２は、いずれもゲート金属層２と同一回のマスク（ｍａｓｋ）工程によって製造されることができ、具体的には、ゲート絶縁層３が形成されている基板に、酸化モリブデン薄膜と、ゲート金属薄膜と、金属モリブデンまたは酸化モリブデン薄膜とを順次に蒸着し、パターニング工程によって、第１隔離バッファ層２１、ゲート金属層２及び第３隔離バッファ層２２のパターンを形成する。
本発明の実施例によって提供されるアレイ基板及びその製造方法は、ＭｏＯｘを、隔離バッファ層を製造する材料として利用し、隔離バッファ層を実現する新たな方法を提供する。また、酸化モリブデンを含む隔離バッファ層は、ＴＦＴ構造における金属電極層の金属イオンが、活性層に用いられる、例えばシリコン系薄膜層に拡散することを有効に防止することができるだけでなく、金属電極層と、それに隣接する層との間の粘着力を増加して、金属電極層に剥離現象が生じることを防止することもできる。
（実施例７）
本実施例は、実施例５に提供されるアレイ基板に対して更に改良された、他のトップゲート型のＴＦＴアレイ基板の構造を提供する。
具体的には、図８に示すように、本実施例に係るアレイ基板は、実施例５に提供されるアレイ基板の構造を備える以外に、ゲート絶縁層３とソース・ドレイン金属層６との間に、第４隔離バッファ層６２が形成され、第４隔離バッファ層６２は、金属モリブデンまたは酸化モリブデンによって製造されることができる。
また、図８に示されるアレイ基板を製造する工程において、第２隔離バッファ層６１及び第４隔離バッファ層６２は、いずれもソース・ドレイン金属層６と同一回のマスク工程によって製造されることができ、具体的には、活性層９が形成されているベース基板に、酸化モリブデン薄膜と、ソース・ドレイン金属薄膜と、金属モリブデンまたは酸化モリブデン薄膜とを形成し、パターニング工程によって、同様なパターンを有する第２隔離バッファ層６１及びソース・ドレイン金属層６のパターン、並びに第４隔離バッファ層６２のパターンを形成する。
本実施例によって提供されるアレイ基板及びその製造方法は、ソース・ドレイン金属層とゲート絶縁層との間の粘着力を高めて、ソース・ドレイン金属層とゲート絶縁層との剥離を防止するとともに、ソース・ドレイン金属層におけるＣｕと画素電極との間の接触抵抗を有効に改善し、Ｃｕ金属が酸化されることを防止することができる。
（実施例８）
本実施例は、前述した実施例６に係る技術案と、実施例７に係る技術案とを組み合わせて、新たなアレイ基板構造を提供する。
図９に示すように、本実施例によって提供されるアレイ基板は、実施例５によって提供されたアレイ基板の構造を備える以外に、ゲート金属層２とパッシベーション層７との間に、第３隔離バッファ層２２が形成され、ゲート絶縁層３とソース・ドレイン金属層６との間に、第４隔離バッファ層６２が形成され、第３隔離バッファ層２２及び第４隔離バッファ層６２は、金属モリブデンまたは酸化モリブデンによって製造されることができる。
図９に示されるアレイ基板を製造する方法は、実施例６及び実施例７に提供されるアレイ基板の製造方法を組み合わせることができるので、ここでは説明を省略する。
本実施例によって提供されるアレイ基板及びその製造方法は、ＴＦＴ構造における各層の間の粘着力をより向上でき、各層の間に剥離現象が生じることを防止するとともに、ゲート金属層におけるＣｕイオンが隣接の層の構造に拡散することを有効に防止し、また、ソース・ドレイン金属層におけるＣｕと画素電極との間の接触抵抗を有効に改善し、Ｃｕ金属が酸化されることを防止することができる。
本発明は、対向に設置されたカラーフィルター基板及びアレイ基板、並びにカラーフィルターとアレイ基板との間に挟まれている液晶層を備えた液晶パネルにおいて、アレイ基板は、前述の実施例によって提供されるアレイ基板を採用することができる液晶パネルを提供する。
本発明の実施例は、前述の実施例によって提供されるアレイ基板を採用するディスプレーを提供する。
前述のディスプレーは、液晶ディスプレーに限らずに、ＯＬＥＤディスプレーや電子ブック等のディスプレーであっても良い。
本発明の実施例に係る液晶パネル及びディスプレーは、前述の実施例におけるアレイ基板を採用したので、前述の実施例に説明された技術効果と同様な効果を奏することができる。
本発明の実施例によって提供される技術案は、ＴＦＴアレイ基板を採用した多種のディスプレーに適用されるだけではなく、Ｘ線測定装置にも適用される。
以上は本発明の具体的な実施例のみであり、本発明の保護範囲を限定するものではなく、当業者は、本発明に開示された技術範囲内で、容易に変化したり取り替えたりすることができ、これらは全て本発明の保護範囲に属される。そのため、本発明の保護範囲は、請求項の保護範囲を基準としている。
１ 基板
２ ゲート金属層
２１ 第１隔離バッファ層
２２ 第３隔離バッファ層
３ ゲート絶縁層
４ 半導体層
５ オーミック接触層
６ ソース・ドレイン金属層
６１ 第２隔離バッファ層
６２ 第４隔離バッファ層
７ パッシベーション層
８ 画素電極
９ 活性層

Claims (16)

  1. ベース基板、前記ベース基板に形成されるゲート金属層、活性層及びソース・ドレイン金属層を備えるアレイ基板において、
    前記ゲート金属層の厚さ方向における少なくとも一側に隔離バッファ層が形成され及び／または前記ソース・ドレイン金属層の厚さ方向における少なくとも一側に隔離バッファ層が形成され、
    前記隔離バッファ層が、酸化モリブデンにより製造されることを特徴とする、アレイ基板。
  2. 前記アレイ基板として、ボトムゲート型の構造を採用し、前記ゲート金属層と前記活性層との間にさらにゲート絶縁層が形成され、
    前記ゲート金属層の少なくとも一側に形成される隔離バッファ層には、前記ゲート金属層と前記ベース基板との間に形成される第１隔離バッファ層、または前記ゲート金属層と前記ベース基板との間に形成される第１隔離バッファ層及び前記ゲート金属層と前記ゲート絶縁層との間に形成される第３隔離バッファ層が含まれ、
    前記第１隔離バッファ層が酸化モリブデンにより製造され、前記第３隔離バッファ層が金属モリブデンまたは酸化モリブデンにより製造されることを特徴とする、請求項１に記載のアレイ基板。
  3. 前記アレイ基板として、トップゲート型の構造を採用し、前記アレイ基板は、前記ゲート金属層と前記活性層との間に形成されるゲート絶縁層と、前記ゲート金属層上に形成されるパッシベーション層と、をさらに備え、
    前記ゲート金属層の少なくとも一側に形成される隔離バッファ層には、前記ゲート金属層と前記ゲート絶縁層との間に形成される第１隔離バッファ層、または前記ゲート金属層と前記ゲート絶縁層との間に形成される第１隔離バッファ層及び前記ゲート金属層と前記パッシベーション層との間に形成される第３隔離バッファ層が含まれ、
    前記第１隔離バッファ層が酸化モリブデンにより製造され、前記第３隔離バッファ層が金属モリブデンまたは酸化モリブデンにより製造されることを特徴とする、請求項１に記載のアレイ基板。
  4. 前記アレイ基板として、ボトムゲート型の構造を採用し、前記ソース・ドレイン金属層上にパッシベーション層が形成され、
    前記ソース・ドレイン金属層の少なくとも一側に形成される隔離バッファ層には、前記活性層と前記ソース・ドレイン金属層との間に形成される酸化モリブデンにより製造される第２隔離バッファ層、または前記活性層と前記ソース・ドレイン金属層との間に形成される酸化モリブデンにより製造される第２隔離バッファ層及び前記パッシベーション層と前記ソース・ドレイン金属層との間に形成される第４隔離バッファ層が含まれ、
    前記第４隔離バッファ層が、金属モリブデンまたは酸化モリブデンにより製造されることを特徴とする、請求項１または２に記載のアレイ基板。
  5. 前記アレイ基板として、トップゲート型の構造を採用し、前記ゲート金属層と前記ソース・ドレイン金属層との間にゲート絶縁層が形成され、
    前記ソース・ドレイン金属層の少なくとも一側に形成される隔離バッファ層には、前記活性層と前記ソース・ドレイン金属層との間に形成される酸化モリブデンにより製造される第２隔離バッファ層、または前記活性層と前記ソース・ドレイン金属層との間に形成される酸化モリブデンにより製造される第２隔離バッファ層及び前記ゲート絶縁層と前記ソース・ドレイン金属層との間に形成される第４隔離バッファ層が含まれ、
    前記第４隔離バッファ層が、金属モリブデンまたは酸化モリブデンにより製造されることを特徴とする、請求項１または３に記載のアレイ基板。
  6. 前記ゲート金属層及びソース・ドレイン金属層のうち少なくとも一方が、金属ＣｕまたはＣｕ合金によって形成されることを特徴とする、請求項１から５の何れか１項に記載のアレイ基板。
  7. ベース基板にゲート金属層と、活性層と、ソース・ドレイン金属層とを形成する請求項１から６の何れか１項に記載のアレイ基板の製造方法において、
    ゲート金属層の少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成し及び／またはソース・ドレイン金属層の少なくとも一側に、前記ソース・ドレイン金属層と同様なパターンを有する隔離バッファ層を形成し、
    前記隔離バッファ層が、酸化モリブデンにより製造される、アレイ基板の製造方法。
  8. 前記アレイ基板として、ボトムゲート型の構造を採用し、前記ゲート金属層の少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    ベース基板に、酸化モリブデン薄膜及びゲート金属薄膜を順次に蒸着し、パターニング工程によって、第１隔離バッファ層及び前記ゲート金属層のパターンを形成することを特徴とする、請求項７に記載のアレイ基板の製造方法。
  9. 前記アレイ基板として、ボトムゲート型の構造を採用し、前記ゲート金属層の少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    ベース基板に、酸化モリブデン薄膜、ゲート金属薄膜及び、金属モリブデン薄膜または酸化モリブデン薄膜を順次に蒸着し、パターニング工程によって、第１隔離バッファ層、前記ゲート金属層及び第３隔離バッファ層のパターンを形成することを特徴とする、請求項７に記載のアレイ基板の製造方法。
  10. 前記アレイ基板として、トップゲート型の構造を採用し、前記ゲート金属層の少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    ゲート絶縁層が形成されるベース基板に、酸化モリブデン薄膜及びゲート金属薄膜を順次に蒸着し、パターニング工程によって、第１隔離バッファ層及び前記ゲート金属層のパターンを形成することを特徴とする、請求項７に記載のアレイ基板の製造方法。
  11. 前記アレイ基板として、トップゲート型の構造を採用し、前記ゲート金属層の少なくとも一側に、前記ゲート金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    ゲート絶縁層が形成されるベース基板に、酸化モリブデン薄膜、ゲート金属薄膜及び、金属モリブデン薄膜または酸化モリブデン薄膜を順次に蒸着し、パターニング工程によって、第１隔離バッファ層、前記ゲート金属層及び第３隔離バッファ層のパターンを形成することを特徴とする、請求項７に記載のアレイ基板の製造方法。
  12. 前記ソース・ドレイン金属層の少なくとも一側に、前記ソース・ドレイン金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    活性層が形成されるベース基板に、酸化モリブデン薄膜及びソース・ドレイン金属薄膜を形成し、パターニング工程によって、前記第２隔離バッファ層及び前記ソース・ドレイン金属層のパターンを形成することを特徴とする、請求項７から１１の何れか１項に記載のアレイ基板の製造方法。
  13. 前記ソース・ドレイン金属層の少なくとも一側に、前記ソース・ドレイン金属層と同様なパターンを有する隔離バッファ層を形成するステップにおいて、
    活性層が形成されるベース基板に、酸化モリブデン薄膜、ソース・ドレイン金属薄膜及び、金属モリブデン薄膜または酸化モリブデン薄膜を形成し、パターニング工程によって、前記第２隔離バッファ層及び前記ソース・ドレイン金属層のパターン並びに前記第４隔離バッファ層のパターンを形成することを特徴とする、請求項７から１１の何れか１項に記載のアレイ基板の製造方法。
  14. ａ：スパッタ工程において、混合されたＡｒ（アルゴン）とＯ２を利用して、金属Ｍｏターゲット材に対してスパッタを行って、単一層のＭｏＯｘ薄膜を形成する方法、
    ｂ：スパッタ工程において、まず、純Ａｒを利用してモリブデンターゲット材に対してスパッタを行い、その後に、混合されたＡｒとＯ２を利用して、金属Ｍｏターゲット材に対して二回目のスパッタを行って、Ｍｏ金属層とＭｏＯｘ薄膜を同時に含む二層構造を実現する方法、
    ｃ：スパッタ工程によって、ベース基板に金属Ｍｏ薄膜を形成してから、酸素リッチの雰囲気で熱処理を行うことにより、ＭｏＯｘ膜を形成する方法、及び
    ｄ：スパッタ工程によって、ベース基板に金属Ｍｏ薄膜を形成してから、酸素リッチの雰囲気でプラズマ処理を行うことにより、ＭｏＯｘ膜を形成する方法、
    のうちいずれかの方法で、前記酸化モリブデン薄膜を形成することを特徴とする、請求項６から１３の何れか１項に記載のアレイ基板の製造方法。
  15. 対向して設置されているカラーフィルター及びアレイ基板、並びに前記カラーフィルターとアレイ基板との間に挟まれている液晶層を備える液晶パネルにおいて、
    前記アレイ基板として、前記請求項１から６の何れか１項に記載のアレイ基板を採用することを特徴とする、液晶パネル。
  16. ディスプレーに請求項１５に記載の液晶パネルを採用したことを特徴とする、ディスプレー。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019216247A (ja) * 2014-03-19 2019-12-19 株式会社半導体エネルギー研究所 トランジスタの作製方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103018990B (zh) * 2012-12-14 2015-12-02 京东方科技集团股份有限公司 一种阵列基板和其制备方法、及液晶显示装置
CN103489900B (zh) * 2013-09-04 2016-05-04 京东方科技集团股份有限公司 一种阻挡层及其制备方法、薄膜晶体管、阵列基板
CN103531594B (zh) * 2013-10-30 2016-08-24 京东方科技集团股份有限公司 一种阵列基板和显示器件
CN103943638A (zh) * 2014-04-15 2014-07-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN103943639B (zh) * 2014-04-15 2016-08-17 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104076983B (zh) * 2014-06-25 2019-01-08 深圳市正星光电技术有限公司 一种触摸屏的保护玻璃、触摸屏、显示器及方法
CN104332474B (zh) * 2014-09-02 2017-10-31 重庆京东方光电科技有限公司 一种阵列基板及其制作方法和显示装置
CN104393005B (zh) * 2014-11-24 2017-06-30 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN104465670B (zh) 2014-12-12 2018-01-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104714336B (zh) * 2015-03-30 2017-08-25 深圳市华星光电技术有限公司 显示面板及显示装置
CN104867985A (zh) * 2015-05-18 2015-08-26 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法、阵列基板及显示装置
KR102395900B1 (ko) 2015-06-26 2022-05-09 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN105140232A (zh) * 2015-07-24 2015-12-09 深圳市华星光电技术有限公司 一种阵列基板的制作方法
KR102436641B1 (ko) * 2015-10-23 2022-08-26 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
KR102477984B1 (ko) * 2015-12-11 2022-12-15 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2017143108A (ja) * 2016-02-08 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN106023825B (zh) * 2016-06-22 2021-02-19 联想(北京)有限公司 一种显示屏幕、显示屏幕的制作方法及电子设备
CN106990592A (zh) * 2017-03-14 2017-07-28 惠科股份有限公司 一种显示面板及其制造方法
CN107195641B (zh) * 2017-06-30 2020-05-05 上海天马有机发光显示技术有限公司 一种阵列基板及其制备方法、显示面板
CN107579165B (zh) * 2017-08-30 2024-04-05 京东方科技集团股份有限公司 一种封装基板及其制作方法、显示面板及显示装置
CN107946322A (zh) * 2017-12-15 2018-04-20 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN108172611A (zh) * 2017-12-28 2018-06-15 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、阵列基板、金属膜的制作方法
KR102547313B1 (ko) 2018-04-26 2023-06-23 삼성디스플레이 주식회사 배선 기판, 이를 포함하는 표시 장치 및 배선 기판의 제조 방법
CN109285872A (zh) * 2018-10-18 2019-01-29 武汉华星光电半导体显示技术有限公司 有机自发光二极管显示面板及其制作方法
CN109979946B (zh) * 2019-03-15 2021-06-11 惠科股份有限公司 一种阵列基板及其制造方法和显示面板
CN110690170A (zh) * 2019-10-23 2020-01-14 成都中电熊猫显示科技有限公司 阵列基板的制作方法、阵列基板及显示面板
CN111244114B (zh) 2020-02-10 2023-10-17 Tcl华星光电技术有限公司 显示面板
CN112466931A (zh) 2020-11-27 2021-03-09 Tcl华星光电技术有限公司 电极结构及其制备方法、薄膜晶体管
CN113345837A (zh) * 2021-05-26 2021-09-03 深圳市华星光电半导体显示技术有限公司 一种显示面板的制作方法及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000036641A1 (en) * 1998-12-14 2000-06-22 Frontec Incorporated Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device
JP2005311335A (ja) * 2004-03-25 2005-11-04 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
US20070196962A1 (en) * 2004-03-25 2007-08-23 Semiconductor Energy Laboratory Co. Ltd. Method for manufacturing thin film transistor
US20090267087A1 (en) * 2008-04-28 2009-10-29 Hee-Jung Yang Low resistance wiring structure and liquid crystal display device using the same
JP2011129943A (ja) * 2008-07-31 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1009007B (zh) 1989-02-15 1990-08-01 航空航天工业部第621研究所 熔铸有色金属及合金用的防护涂料
JP3091026B2 (ja) * 1992-09-11 2000-09-25 三菱電機株式会社 集積回路の配線
US6949417B1 (en) * 1997-03-05 2005-09-27 Lg. Philips Lcd Co., Ltd. Liquid crystal display and method of manufacturing the same
TWI255957B (en) * 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same
US7521366B2 (en) * 2001-12-12 2009-04-21 Lg Display Co., Ltd. Manufacturing method of electro line for liquid crystal display device
KR20070001169A (ko) * 2004-03-05 2007-01-03 이데미쓰 고산 가부시키가이샤 반투명ㆍ반사 전극 기판, 그의 제조 방법, 및 이러한반투과ㆍ반반사 전극 기판을 이용한 액정 표시 장치
US7372070B2 (en) * 2004-05-12 2008-05-13 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and method of manufacturing the same
US7554260B2 (en) * 2004-07-09 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device provided with a conductive film connection between a wiring component and a metal electrode film
US8040469B2 (en) * 2004-09-10 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same and apparatus for manufacturing the same
EP2381476B1 (en) * 2004-11-11 2017-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for the manufacture of a semiconductor device
CN1909248A (zh) * 2005-08-02 2007-02-07 中华映管股份有限公司 薄膜晶体管及其制造方法
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI369556B (en) * 2007-03-27 2012-08-01 Sony Corp Electro-optic device
CN100470757C (zh) * 2007-06-15 2009-03-18 友达光电股份有限公司 导线结构、像素结构、显示面板、光电装置及其形成方法
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000036641A1 (en) * 1998-12-14 2000-06-22 Frontec Incorporated Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device
JP2005311335A (ja) * 2004-03-25 2005-11-04 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
US20070196962A1 (en) * 2004-03-25 2007-08-23 Semiconductor Energy Laboratory Co. Ltd. Method for manufacturing thin film transistor
US20090267087A1 (en) * 2008-04-28 2009-10-29 Hee-Jung Yang Low resistance wiring structure and liquid crystal display device using the same
JP2011129943A (ja) * 2008-07-31 2011-06-30 Semiconductor Energy Lab Co Ltd 半導体装置
US20120108006A1 (en) * 2008-07-31 2012-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019216247A (ja) * 2014-03-19 2019-12-19 株式会社半導体エネルギー研究所 トランジスタの作製方法

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EP2736074A4 (en) 2015-02-18
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