JP2014082904A - 駆動対象スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】スイッチング素子Ｓ＊＃（＊＝ｕ，ｖ，ｗ，ｃ：＃＝ｐ，ｎ）を短絡電流から保護することのできるスイッチング素子Ｓ＊＃の駆動回路を提供する。
【解決手段】ゲート電圧Ｖｇｅが第２の所定電圧に到達したと判断されてからクランプフィルタ時間に渡ってクランプ用スイッチング素子４０を操作するクランプ処理を行う。また、コンパレータ５４の出力信号Ｓｉｇの論理が短絡フィルタ時間継続して「Ｈ」になったと判断された場合、ソフト遮断用スイッチング素子４８をオン操作するソフト遮断処理を行う。こうした構成において、ゲート電圧Ｖｇｅが低圧側判定値以下になったと判断された場合、スイッチ３０をオン操作する電圧補正処理を行う。
【選択図】 図２

Description

本発明は、駆動対象スイッチング素子の駆動回路に関する。

従来、例えば下記特許文献１に見られるように、半導体スイッチング素子（例えばＩＧＢＴ）を過電流から保護する技術が知られている。詳しくは、スイッチング素子の入出力端子間に流れる電流が所定の閾値を超えたことを条件として、コレクタ電流を制限すべく、スイッチング素子の開閉制御端子（ゲート）の電圧を規定電圧で制限するクランプ処理を行う。ここで、所定の閾値は、スイッチング素子に短絡故障が生じているか否かを判別可能な値に設定されている。そして、上記所定の閾値を超えてから所定時間経過後にスイッチング素子を強制的にオフ状態に切り替える。

特開平３−４０５１７号公報

ここで、クランプ処理が一旦開始されたにもかかわらず、その後ゲート電圧が規定電圧から大きく乖離し、スイッチング素子を過電流から適切に保護することができなくなる問題が生じ得る。詳しくは、スイッチング素子に過電流が流れる状況下において、上記入出力端子間に流れる電流の流通経路に存在するインダクタンスと、スイッチング素子のゲート電荷の充放電を行うべくゲートに接続された電流の流通経路に存在するインダクタンスとが磁気結合することで、ゲートから電荷が引き抜かれ、ゲート電圧が急低下する。このため、その後上記入出力端子に流れる電流が所定の閾値以下になったと判断され、クランプ処理によるゲート電圧の制限が解除される。これにより、スイッチング素子に再度過電流が流れ、スイッチング素子の信頼性が低下する。

なお、上述した問題は、ゲート電圧が規定電圧に対して低下する側の磁気結合が生じる場合に限らず、ゲート電圧が規定電圧に対して上昇する側の磁気結合が生じる場合にも生じ得る。また、上述した問題は、磁気結合に起因してゲート電圧が規定電圧から乖離する場合に限らず、他の要因によってゲート電圧が規定電圧から乖離する場合にも生じ得る。

本発明は、上記課題を解決するためになされたものであり、その目的は、スイッチング素子を過電流から保護することのできる新たな駆動対象スイッチング素子の駆動回路を提供することにある。

上記課題を解決すべく、請求項１記載の発明は、電圧制御形の駆動対象スイッチング素子（Ｓ＊＃：＊＝ｕ，ｖ，ｗ，ｃ：＃＝ｐ，ｎ）の入出力端子間に流れる電流を検出する電流検出手段（５２）と、前記駆動対象スイッチング素子の開閉制御端子の電圧を規定電圧で制限することで前記入出力端子間に流れる電流を制限する制限手段（４０，４２，４４）と、前記制限手段によって前記開閉制御端子の電圧が制限される期間において、該開閉制御端子の電圧が前記規定電圧から乖離するか否かを判断する判断手段と、前記判断手段によって乖離すると判断されたことを条件として、前記制限手段によって制限される期間において、前記開閉制御端子の電圧を前記規定電圧に近づける方向に該開閉制御端子の電圧を補正する処理を行う処理手段と、を備えることを特徴とする。

上記発明では、駆動対象スイッチング素子に過電流が流れる状況下、例えば、上記入出力端子に流れる電流の流通経路に存在するインダクタンスと、開閉制御端子の電荷の充放電を行うべく開閉制御端子に接続された電流の流通経路に存在するインダクタンスとが磁気結合する場合であっても、判断手段及び処理手段を備えることで、上記制限される期間において開閉制御端子の電圧を規定電圧に近づけることができる。このため、制限手段によって開閉制御端子の電圧が制限される場合における開閉制御端子の電圧の異常な挙動の発生を回避することができる。これにより、駆動対象スイッチング素子を過電流から適切に保護することができる。

第１の実施形態にかかる制御システムの構成図。 同実施形態にかかるドライブユニットの構成図。 理想的な過電流保護処理の一例を示すタイムチャート。 磁気結合発生時における過電流保護処理の一例を示すタイムチャート。 磁気結合がゲート電圧に及ぼす影響を説明するための図。 第１の実施形態にかかる電圧補正処理の手順を示す流れ図。 同実施形態にかかる電圧補正処理を示すタイムチャート。 第２の実施形態にかかるドライブユニットの構成図。 第３の実施形態にかかるドライブユニットの構成図。 同実施形態にかかる外部信号生成用の構成を示す図。 同実施形態にかかる電圧補正処理の手順を示す流れ図。 同実施形態にかかる電圧補正処理を示すタイムチャート。 第４の実施形態にかかるドライブユニットの構成図。 同実施形態にかかる電圧補正処理の手順を示す流れ図。 第５の実施形態にかかる電圧補正処理の手順を示す流れ図。 同実施形態にかかるゲート電圧及びクランプ電流の関係を示す図。 第６の実施形態にかかる電圧補正処理の手順を示す流れ図。 同実施形態にかかるオフ保持用スイッチング素子のゲート電圧の使用領域を示す図。

（第１の実施形態）
以下、本発明にかかる駆動対象スイッチング素子の駆動回路を車載主機として回転機及び内燃機関を備えるハイブリッド車両に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に示すように、モータジェネレータ１０は、車載主機であり、図示しない駆動輪に連結されている。モータジェネレータ１０は、インバータＩＶ及び直流電源としてのコンバータＣＶを介して高電圧バッテリ１２に接続されている。ここで、コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。詳しくは、コンバータＣＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオンオフ操作によって、高電圧バッテリ１２の電圧（例えば百Ｖ以上）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧する機能を有する。

一方、インバータＩＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。

ちなみに、本実施形態では、上記スイッチング素子Ｓ＊＃（＊＝ｕ，ｖ，ｗ，ｃ；＃＝ｐ，ｎ）として、電圧制御形のものが用いられ、より具体的には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードＤ＊＃が逆並列に接続されている。

制御装置１４は、低電圧バッテリ１６を電源し、モータジェネレータ１０の制御量（例えばトルク）を所望に制御すべく、インバータＩＶやコンバータＣＶを操作する。詳しくは、制御装置１４は、コンバータＣＶのスイッチング素子Ｓｃｐ，Ｓｃｎを操作すべく、操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵに出力し、また、インバータＩＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作すべく、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵに出力する。ここで、高電位側の操作信号ｇ＊ｐと、対応する低電位側の操作信号ｇ＊ｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓ＊ｐと、対応する低電位側のスイッチング素子Ｓ＊ｎとは、交互にオン状態とされる。

なお、高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとは、互いに絶縁されており、これらの間の信号の授受は、例えばフォトカプラ等の絶縁素子を備えるインターフェース１８を介して行われる。

続いて、図２を用いて、上記ドライブユニットＤＵの構成について説明する。

図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０及び所定の端子電圧ＶＨ（例えば１５Ｖ）を有する定電圧電源２２を備えている。詳しくは、定電圧電源２２は、充電用抵抗体２４を介してドライブＩＣ２０の端子Ｔ１に接続されている。端子Ｔ１は、ＰチャネルＭＯＳＦＥＴ（以下、定電流用スイッチング素子２６）及びドライブＩＣ２０の端子Ｔ２を介してスイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に接続されている。また、定電圧電源２２及び充電用抵抗体２４の接続点は、ドライブＩＣ２０の端子Ｔ３、抵抗体２８の一端に接続されている。抵抗体２８の他端は、第１の定電流電源３２ａを介してスイッチング素子Ｓ＊＃の出力端子（エミッタ）に接続され、また、スイッチ３０及び第２の定電流電源３２ｂを介してエミッタに接続されている。

第１の定電流電源３２ａ及びスイッチ３０と抵抗体２８との接続点は、第１のオペアンプ３４の非反転入力端子に接続され、第１のオペアンプ３４の反転入力端子は、端子Ｔ１に接続されている。また、第１のオペアンプ３４の出力端子は、定電流用スイッチング素子２６のゲートに接続されている。こうした構成によれば、端子Ｔ１の電位を、第１の定電流電源３２ａ及びスイッチ３０と抵抗体２８との接続点の電位に保持することができ、ゲートの充電電流を一定値とすることができる。すなわち、スイッチング素子Ｓ＊＃のゲートの充電を定電流制御にて行うことができる。

スイッチング素子Ｓ＊＃のゲートは、放電用抵抗体３６、ドライブＩＣ２０の端子Ｔ４及びＮチャネルＭＯＳＦＥＴ（以下、放電用スイッチング素子３８）を介してエミッタに接続されている。

スイッチング素子Ｓ＊＃のゲートは、また、ドライブＩＣ２０の端子Ｔ５及びＮチャネルＭＯＳＦＥＴ（以下、クランプ用スイッチング素子４０）を介してエミッタに接続されている。クランプ用スイッチング素子４０及び端子Ｔ５の接続点は、第２のオペアンプ４２の非反転入力端子に接続され、第２のオペアンプ４２の反転入力端子は、第１の電源４４の正極側に接続されている。

ここで、第１の電源４４の端子電圧（以下、クランプ電圧Ｖｃｌａｍｐ）は、例えば、スイッチング素子Ｓ＊＃の信頼性が短時間で過度に低下するような電流が流れない程度の電圧（例えば１２．５Ｖ）にスイッチング素子Ｓ＊＃の開閉制御端子の印加電圧（ゲート電圧）を制限する値に設定されている。本実施形態において、クランプ電圧Ｖｃｌａｍｐは、具体的には、スイッチング素子Ｓ＊＃がオン状態に切り替わるスレッショルド電圧Ｖｔｈ以上の電圧であってかつゲート電圧Ｖｇｅの上限電圧ＶＨ（定電圧電源２２の端子電圧）未満の電圧に設定されている。

スイッチング素子Ｓ＊＃のゲートは、さらに、ソフト遮断用抵抗体４６、ドライブＩＣ２０の端子Ｔ６及びＮチャネルＭＯＳＦＥＴ（以下、ソフト遮断用スイッチング素子４８）を介してエミッタに接続されている。また、スイッチング素子Ｓ＊＃のゲートは、ＮチャネルＭＯＳＦＥＴ（以下、オフ保持用スイッチング素子５０）を介してエミッタに接続されている。

スイッチング素子Ｓ＊＃は、その入力端子（コレクタ）及びエミッタ間に流れる電流（以下、コレクタ電流Ｉｃ）と相関を有する微少電流（例えば、コレクタ電流Ｉｃの「１／１００００」）を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、抵抗体（センス抵抗５２）を介してエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗５２に電圧降下が生じるため、センス抵抗５２のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流Ｉｃと相関を有する電気的な状態量とすることができる。

ちなみに、本実施形態では、センス抵抗５２の両端のうちセンス端子Ｓｔ側の電位がエミッタの電位よりも高い場合のセンス電圧Ｖｓｅを正と定義する。また、エミッタの電位を「０」とする。

センス抵抗５２の両端のうちセンス端子Ｓｔ側は、ドライブＩＣ２０の端子Ｔ７を介してコンパレータ５４の非反転入力端子に接続され、コンパレータ５４の反転入力端子は、第２の電源５６の正極側に接続されている。本実施形態において、第２の電源５６の端子電圧（以下、短絡閾値ＳＣ）は、上下アーム短絡が生じる場合のコレクタ電流Ｉｃに対応するセンス電圧Ｖｓｅに設定されている。なお、コンパレータ５４の出力信号Ｓｉｇは、ドライブＩＣ２０内の駆動制御部５８に入力される。

ちなみに、上下アーム短絡とは、高電位側のスイッチング素子Ｓ＊ｐ及び低電位側のスイッチング素子Ｓ＊ｎの双方がオン状態とされることでスイッチング素子Ｓ＊＃の過電流（短絡電流）の流通経路が形成されることをいう。この上下アーム短絡は、例えば、高電位側のスイッチング素子Ｓ＊ｐ及び低電位側のスイッチング素子Ｓ＊ｎのうち一方にショート故障が生じる状況下、他方がオン状態に切り替えられることで生じる。

駆動制御部５８は、ドライブＩＣ２０の端子Ｔ８を介して入力される上記操作信号ｇ＊＃に基づき、定電流用スイッチング素子２６及び放電用スイッチング素子３８の操作による充電処理及び放電処理を交互に行うことでスイッチング素子Ｓ＊＃を駆動する。詳しくは、充電処理は、操作信号ｇ＊＃がオン操作指令になったと判断された場合、放電用スイッチング素子３８をオフ操作し、また、第１のオペアンプ３４に対してイネーブル信号を出力することで定電流用スイッチング素子２６を操作する処理である。一方、放電処理は、操作信号ｇ＊＃がオフ操作指令になったと判断された場合、放電用スイッチング素子３８をオン操作に切り替え、また、上記イネーブル信号の出力を停止させることで定電流用スイッチング素子２６をオフ操作に切り替える処理である。

ちなみに、上記充電処理が行われる場合、スイッチ３０は、駆動制御部５８によってオフ操作される。また、放電用抵抗体３６及び放電用スイッチング素子３８を備えてかつゲートからエミッタに至る経路が、スイッチング素子Ｓ＊＃のオフ状態への通常時の切り替えに用いられる通常時放電経路に相当する。

駆動制御部５８は、また、操作信号ｇ＊＃と、端子Ｔ２を介して入力されるゲート電圧Ｖｇｅとに基づき、オフ保持用スイッチング素子５０をオンオフ操作するオフ保持処理を行う。詳しくは、オフ保持処理は、上記放電処理が行われてかつ、ゲート電圧Ｖｇｅがスレッショルド電圧Ｖｔｈ以下の第１の所定電圧Ｖαになったと判断された場合にオフ保持用スイッチング素子５０をオン操作し、それ以外の場合にオフ保持用スイッチング素子５０をオフ操作する処理である。ちなみに、オフ保持処理によってオフ保持用スイッチング素子５０がオン状態とされる場合におけるこのスイッチング素子のゲート電圧は、オフ保持用スイッチング素子５０のドレイン及びソース間電圧の上昇に伴ってドレイン電流が増大する非飽和領域でオフ保持用スイッチング素子５０を駆動させる電圧に設定されている。すなわち、オフ保持処理によってオフ保持用スイッチング素子５０がオン状態とされる場合におけるこのスイッチング素子のオン抵抗は略０とされる。

駆動制御部５８は、さらに、ゲート電圧Ｖｇｅや、コンパレータ５４の出力信号Ｓｉｇ等に基づき、過電流保護処理を行う。この処理は、クランプ処理と、ソフト遮断処理とを含む処理である。

まず、クランプ処理について説明すると、この処理は、充電処理が行われる場合において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβ（例えば、ミラー電圧よりも低い電圧）に到達するタイミングからクランプフィルタ時間Ｔｃｌａｍｐ（例えば、固定時間）に渡って、第２のオペアンプ４２にイネーブル信号を出力することでクランプ用スイッチング素子４０を操作する処理である。すなわち、クランプ処理は、ゲート電圧Ｖｇｅがその上限電圧（定電圧電源２２の端子電圧ＶＨ）に到達する以前にゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐで制限する処理である。この処理によれば、例えば、上下アーム短絡が生じる場合において、後述するソフト遮断処理によってスイッチング素子Ｓ＊＃がオフ状態に切り替えられるまでにスイッチング素子Ｓ＊＃に流れるコレクタ電流Ｉｃを制限することができる。ちなみに、クランプフィルタ時間Ｔｃｌａｍｐは、例えば、上下アーム短絡が生じる場合において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβに到達してからセンス電圧Ｖｓｅが短絡閾値ＳＣを超えるまでの時間の最大値と、後述するソフト遮断処理で用いられる短絡フィルタ時間Ｔｓｃとの加算値よりもやや長い時間に設定すればよい。

続いて、ソフト遮断処理について説明すると、この処理は、コンパレータ５４の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ（例えば、固定時間）継続して「Ｈ」になっていると判断された場合、第１のオペアンプ３４に対するイネーブル信号の出力を停止してかつ、ソフト遮断用スイッチング素子４８をオン操作する処理である。上記ソフト遮断処理の実行により、スイッチング素子Ｓ＊＃が強制的にオフ状態に切り替えられる。

なお、短絡フィルタ時間Ｔｓｃは、コンパレータ５４の出力信号Ｓｉｇにノイズが混入すること等によってソフト遮断処理が誤って実行されるのを回避するために設定されている。また、上記ソフト遮断用抵抗体４６は、ゲート電荷の放電経路の抵抗値を高抵抗とするために設けられる。より具体的には、ソフト遮断用抵抗体４６の抵抗値Ｒａは、放電用抵抗体３６の抵抗値Ｒｂよりも高く設定されている。これは、コレクタ電流Ｉｃが過大である状況下にあっては、スイッチング素子Ｓ＊＃をオン状態からオフ状態へと切り替える速度を高くすると、サージ電圧が過大となるおそれがあることに鑑みた設定である。

ちなみに、ソフト遮断処理が行われた場合、駆動制御部５８は、フェール信号ＦＬを出力する処理と、定電流用スイッチング素子２６及び放電用スイッチング素子３８の駆動を禁止する処理とを併せて行う。上記フェール信号ＦＬは、先の図２に示すドライブＩＣ２０の端子Ｔ９を介して低電圧システム（制御装置１４）に出力される。このフェール信号ＦＬによって、先の図１に示すフェール処理部１８ａでは、インバータＩＶやコンバータＣＶのシャットダウンが行われる。

続いて、図３を用いて、上下アーム短絡が生じた場合の理想的な過電流保護処理について説明する。ここで、図３（ａ）は、ゲート電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ及びエミッタ間電圧Ｖｃｅ、センス電圧Ｖｓｅ、並びにコレクタ電流Ｉｃとコレクタ及びエミッタ間電圧Ｖｃｅとの積であるスイッチング損失Ｗｃｅの推移を示す。また、図３（ｂ）は、定電流用スイッチング素子２６の操作状態（充電処理の実行状態）の推移を示し、図３（ｃ）は、放電用スイッチング素子３８の操作状態の推移を示し、図３（ｄ）は、クランプ用スイッチング素子４０の操作状態（クランプ処理の実行状態）の推移を示し、図３（ｅ）は、ソフト遮断用スイッチング素子４８の操作状態の推移を示す。

図示されるように、時刻ｔ１において放電用スイッチング素子３８がオフ操作に切り替えられ、また、第１のオペアンプ３４にイネーブル信号が出力されることで充電処理が開始される。これにより、ゲート電圧Ｖｇｅが上昇し始めることで、その後コレクタ電流Ｉｃ及びセンス電圧Ｖｓｅが上昇し始める。

その後、時刻ｔ２において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβに到達したと判断されることで、第２のオペアンプ４２にイネーブル信号が出力されてクランプ処理が開始される。そして、時刻ｔ３においてコンパレータ５４の出力信号Ｓｉｇの論理が「Ｈ」になったと判断される。その後、上記出力信号の論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」になっていると判断される時刻ｔ４において、ソフト遮断用スイッチング素子４８がオン操作に切り替えられる。これにより、スイッチング素子Ｓ＊＃が強制的にオフ状態とされる。なお、時刻ｔ２からクランプフィルタ時間Ｔｃｌａｍｐが経過する時刻ｔ５において、クランプ用スイッチング素子４０がオフ操作に切り替えられる。

以上説明した過電流保護処理は、制御システムの設計時に意図した理想的なものである。これに対し、本発明者らは、上下アーム短絡によってスイッチング素子Ｓ＊＃に短絡電流が流れる場合、過電流保護処理によってスイッチング素子Ｓ＊＃をオフ状態に切り替えることができなくなる問題に直面した。以下、図４を用いて、この問題について説明する。ここで、図４（ａ）〜図４（ｅ）は、先の図３（ａ）〜図３（ｅ）に対応している。

図示されるように、時刻ｔ１において充電処理が開始されることで、コレクタ電流Ｉｃ及びセンス電圧Ｖｓｅが上昇し始める。そして、時刻ｔ２においてクランプ処理が開始され、時刻ｔ３においてコンパレータ５４の出力信号Ｓｉｇの論理が「Ｈ」になったと判断される。しかしながら、その直後、時刻ｔ３から短絡フィルタ時間Ｔｓｃが経過する以前においてゲート電圧Ｖｇｅが急低下する現象（以下、ゲート電圧の低下現象）が生じることで、コレクタ電流Ｉｃが急低下する。これにより、コレクタ及びエミッタ間電圧Ｖｃｅが急上昇し、スイッチング損失が増大したり、スイッチング素子Ｓ＊＃の信頼性が低下したりするおそれがある。

また、ゲート電圧の低下現象によるコレクタ電流Ｉｃの急低下に起因して、センス電圧Ｖｓｅも急低下する。このため、時刻ｔ４においてセンス電圧Ｖｓｅが短絡閾値ＳＣを下回ることとなり、駆動制御部５８において短絡状態であると認識されず、上記出力信号Ｓｉｇの論理が継続して「Ｈ」となっている時間を計時するカウンタがリセットされることとなる。そしてその後、充電処理によってゲート電圧Ｖｇｅが再度上昇し始めることとなる。

ちなみに、図４では、クランプ処理が完了する時刻ｔ５よりも後の時刻ｔ６において、スイッチング素子Ｓ＊＃を外部から強制的にオフ状態に切り替えた。これは、ゲート電圧の低下現象が一旦生じると、クランプ処理の実行及び解除が繰り返されることで、ゲートの充電及び放電が繰り返され、ソフト遮断処理によってスイッチング素子Ｓ＊＃を強制的にオフ状態に切り替えることができないことによる。

ここで、図５を用いて、ゲート電圧の低下現象の発生メカニズムについて説明する。図５は、先の図１及び図２に示した構成のうち、低電位側のスイッチング素子Ｓ＊ｎ周辺の構成を示す図である。

図示されるように、コレクタ電流Ｉｃの流通経路には配線インダクタンスＬｍが存在し、スイッチング素子Ｓ＊ｎのゲートに接続された電流の流通経路にも配線インダクタンスＬｇが存在している。本実施形態では、これら流通経路の配線インダクタンスＬｍ，Ｌｇ同士が磁気結合している。このため、コレクタ電流Ｉｃの変化率（コレクタ電流Ｉｃの時間微分値）によっては、上記磁気結合に起因してゲート電荷の移動が生じることとなる。本実施形態では、上下アーム短絡によってコレクタ電流Ｉｃが上昇する場合、ゲートに接続された電流の流通経路においてゲートに電荷が充電されるような磁気結合が生じる。

その後、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐ近傍に保持される状況下、コレクタ電流Ｉｃが低下することで（先の図４の時刻ｔ３〜ｔ４の間のゲート電圧Ｖｇｅ及びコレクタ電流Ｉｃの波形参照）、ゲートに接続された電流の流通経路においてゲートから電荷が放電されるような磁気結合が生じる。こうした磁気結合の発生による誘導電流の流通と、クランプ処理によってクランプ用スイッチング素子４０を介して電流（以下、クランプ電流Ｉｃｌａｍｐ）が流れていることとにより、定電流用スイッチング素子２６を介して供給される定電流Ｉｔによってはゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐに保持することができず、ゲート電圧の低下現象が生じると考えられる。

なお、短絡電流が流れる場合における磁気結合に起因したゲート電圧Ｖｇｅの変化方向は、スイッチング素子Ｓ＊＃やスイッチング素子Ｓ＊＃に接続された配線の配置等、制御システムの回路構成によって定まる。

こうした問題を解決すべく、本実施形態では、クランプ処理が実行される期間においてゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに近づくようにゲート電圧Ｖｇｅを補正する電圧補正処理を行う。

図６に、本実施形態にかかる電圧補正処理等の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部５８は、ハードウェアであるため、図６に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ１０において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβに到達してクランプ処理が開始されたか否かを判断する。

ステップＳ１０において肯定判断された場合には、ステップＳ１２に進み、上記ステップＳ１０においてクランプ処理が開始されたと判断されてからの時間を計時するカウンタＴｃｎｔが所定時間Ｔα以上となったか否かを判断する。ここで、所定時間Ｔαは、ゲート電圧の低下現象が生じる状況下であってかつ、ゲート電圧の低下現象によってセンス電圧Ｖｓｅが短絡閾値ＳＣ以下となる前のタイミングにおけるゲート電圧Ｖｇｅを取得可能な時間に設定され、具体的には、クランプフィルタ時間Ｔｃｌａｍｐよりも短い時間に設定されている。上記処理は、後述するステップＳ１８の処理においてゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離するか否かの判断精度を高めるための処理である。つまり、クランプ処理が開始された直後においては、ゲート電圧Ｖｇｅが上昇している状況であり、未だゲート電圧の低下現象が生じていない。こうした状況下におけるゲート電圧Ｖｇｅを用いても、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離しているか否かを適切に判断することはできない。このため、本ステップの処理を設けることで、カウンタＴｃｎｔが所定時間Ｔα未満であると判断される期間において、ゲート電圧Ｖｇｅが電圧補正処理に用いられることを無効化する。すなわち、ゲート電圧Ｖｇｅをマスクする。

ステップＳ１２においてカウンタＴｃｎｔが所定時間Ｔα未満であると判断された場合には、ステップＳ１４に進み、カウンタＴｃｎｔをカウントアップする。

一方、上記ステップＳ１２においてカウンタＴｃｎｔが所定時間Ｔα以上となったと判断された場合には、ステップＳ１６に進み、補正完了フラグＦの値が「０」であるか否かを判断する。ここで、補正完了フラグＦは、「０」によってゲート電圧Ｖｇｅの補正が未だ開始されていないことを示し、「１」によってゲート電圧Ｖｇｅの補正が開始されていることを示す。なお、本実施形態において、補正完了フラグＦの初期値は、「０」とされている。

ステップＳ１６において肯定判断された場合には、ステップＳ１８に進み、ゲート電圧Ｖｇｅが低圧側判定値ＶｊｄｅＬ以下であるか否かを判断する。この処理は、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して低下する側に乖離するか否かを判断するための処理である。ここで、本実施形態において、低圧側判定値ＶｊｄｅＬは、クランプ電圧Ｖｃｌａｍｐから第１の所定値ΔＶＬ（＞０）を減算した値に設定されている。第１の所定値ΔＶＬは、例えば、ゲート電圧の低下現象によってゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して過度に低下しないうちに上記乖離するか否かを判別可能な観点から設定され、極力小さい値に設定することが望ましい。

ステップＳ１８において肯定判断された場合には、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して低下側に乖離する状況であると判断し、ステップＳ２０に進む。ステップＳ２０では、スイッチ３０をオン操作に切り替えてかつ、補正完了フラグＦの値を「１」とする。スイッチ３０がオン操作に切り替えられると、抵抗体２８に流れる電流の増大によって抵抗体２８の両端の電位差が増大することで、第１のオペアンプ３４の非反転入力端子の印加電圧が低下する。このため、充電用抵抗体２４の両端の電位差が増大してゲートの充電電流が増大し、ゲート電圧Ｖｇｅが上昇側に補正されることとなる。

ちなみに、スイッチ３０は、例えば、ソフト遮断処理の開始等によってオフ操作に切り替えればよい。また、本ステップにおけるスイッチ３０の操作態様としては、スイッチ３０を常時オン操作することに限らず、例えば、ゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐにフィードバック制御するようにスイッチ３０をオンオフ操作してもよい。

上記ステップＳ１６、Ｓ１８において否定判断された場合や、ステップＳ２０の処理が完了した場合には、ステップＳ２２に進み、カウンタＴｃｎｔがクランプフィルタ時間Ｔｃｌａｍｐ以上となったか否かを判断する。

ステップＳ２２において否定判断された場合には、上記ステップＳ１４に進む。一方、上記ステップＳ２２において肯定判断された場合には、ステップＳ２４に進み、第２のオペアンプ４２に対するイネーブル信号の出力を停止してクランプ処理を終了する。

上記ステップＳ１４、Ｓ２４の処理が完了した場合や、上記ステップＳ１０において否定判断された場合には、ステップＳ２６に進み、コンパレータ５４の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」となったか否かを判断する。ステップＳ２６において肯定判断された場合には、ステップＳ２８に進み、ソフト遮断用スイッチング素子４８をオン操作に切り替えてかつ、定電流用スイッチング素子２６、放電用スイッチング素子３８及びクランプ用スイッチング素子４０をオフ操作に切り替える。また、フェール信号ＦＬを出力する処理も行う。ちなみに、クランプ処理が終了している場合、本ステップにおいてクランプ用スイッチング素子４０をオフ操作に切り替える処理を行うことを要しない。

なお、上記ステップＳ２６において否定判断された場合や、ステップＳ２８の処理が完了した場合には、この一連の処理を一旦終了する。

図７に、本実施形態にかかる電圧補正処理の一例を示す。詳しくは、図７（ａ）は、ゲート電圧Ｖｇｅの推移を示し、図７（ｂ）は、コレクタ電流Ｉｃの推移を示し、図７（ｃ）は、センス電圧Ｖｓｅの推移を示す。また、図７（ｄ）は、先の図３（ｄ）に対応しており、図７（ｅ）は、スイッチ３０の操作状態の推移を示す。

図示される例では、時刻ｔ１において充電処理によってゲート電圧Ｖｇｅが上昇し始め、時刻ｔ２においてクランプ処理が開始される。その後、時刻ｔ３においてゲート電圧Ｖｇｅがスレッショルド電圧Ｖｔｈに到達する。そして、時刻ｔ２から所定時間Ｔα経過した後の時刻ｔ５において、ゲート電圧の低下現象によってゲート電圧Ｖｇｅが低圧側判定値ＶｊｄｅＬまで低下する。このため、スイッチ３０がオン操作に切り替えられることで、その後ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐまで上昇する。なお、時刻ｔ４から短絡フィルタ時間Ｔｓｃが経過する時刻ｔ６において、ソフト遮断処理が行われる。

このように、本実施形態では、ゲート電圧Ｖｇｅが低圧側判定値ＶｊｄｅＬ以下になったと判断された場合、スイッチ３０をオン操作に切り替える電圧補正処理を行った。このため、スイッチング素子Ｓ＊＃を短絡電流から適切に保護することができる。

ちなみに、ゲートに接続された電流の流通経路に存在する配線インダクタンスＬｇのうち、ゲート電圧Ｖｇｅに及ぼす影響が大きい配線インダクタンスがスイッチング素子Ｓ＊＃に含まれる場合、磁気結合がゲート電圧Ｖｇｅに及ぼす影響を緩和するようにスイッチング素子Ｓ＊＃の設計を変更することも考えられる。しかしながら、通常、こうした設計変更には制約が多い。これに対し、上記電圧補正処理によれば、スイッチング素子Ｓ＊＃の設計を変更することなく、磁気結合がゲート電圧Ｖｇｅに及ぼす影響を緩和することができる。このため、本実施形態によれば、上記磁気結合に起因した回路設計の制約を緩和することなどが期待できる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ゲート電圧Ｖｇｅの補正手法を変更する。

図８に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図８において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。また、本実施形態では、第２の定電流電源３２ｂとスイッチ３０とが備えられていない。

図示されるように、第１のオペアンプ３４の反転入力端子は、スイッチ６０を介して端子Ｔ１又はスイッチング素子Ｓ＊＃のエミッタに選択的に接続可能とされている。ここで、スイッチ６０は、放電処理や充電処理が実行される通常時においては、第１のオペアンプ３４の反転入力端子と端子Ｔ１とが接続されるように駆動制御部５８によって操作される。

続いて、本実施形態にかかる電圧補正処理について説明する。

本実施形態では、電圧補正処理を、上記第１の実施形態の図６に示した処理に準じた処理で行う。具体的には、ステップＳ２０の処理を、第１のオペアンプ３４の反転入力端子とエミッタとが接続されるようにスイッチ６０を操作してかつ、補正完了フラグＦの値を「１」とする処理に変更する。こうした処理によれば、ゲート電圧Ｖｇｅが低圧側判定値ＶｊｄｅＬ以下になったと判断された場合に第１のオペアンプ３４の反転入力端子の印加電圧を「０」とすることができる。このため、定電流用スイッチング素子２６が常時オン操作されることとなり、ゲート電圧Ｖｇｅを定電圧電源２２の端子電圧ＶＨまで迅速に上昇させることができる。

以上説明した本実施形態によっても、上記第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ゲート電圧Ｖｇｅの補正手法を変更する。

図９に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図９において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。また、本実施形態では、コンパレータ５４を、第１のコンパレータと称すこととする。

図示されるように、ドライブＩＣ２０は、さらに、定電圧電源６２、第２のコンパレータ６４ａ、第３のコンパレータ６４ｂ及び第１〜第４の抵抗体６６ａ〜６６ｄを有するウィンドコンパレータ６８を備えている。詳しくは、第２のコンパレータ６４ａの反転入力端子と、第３のコンパレータ６４ｂの非反転入力端子とは、端子Ｔ２に接続されている。また、第２のコンパレータ６４ａの非反転入力端子は、第１の抵抗体６６ａを介して定電圧電源６２に接続されている。さらに、第３のコンパレータ６４ｂの反転入力端子は、第２の抵抗体６６ｂ及び第１の抵抗体６６ａの直列接続体を介して定電圧電源６２に接続されてかつ、第３の抵抗体６６ｃを介してスイッチング素子Ｓ＊＃のエミッタに接続されている。

第２のコンパレータ６４ａ及び第３のコンパレータ６４ｂの出力端子は、第４の抵抗体６６ｄを介して定電圧電源６２に接続されている。また、これら出力端子は、駆動制御部５８にも接続されている。

ここで、本実施形態では、第１〜第３の抵抗体６６ａ〜６６ｃの抵抗値の設定によって、第３のコンパレータ６４ｂの反転入力端子の印加電圧が上記低圧側判定値ＶｊｄｅＬに設定されている。また、第１〜第３の抵抗体６６ａ〜６６ｃの抵抗値の設定によって、第２のコンパレータ６４ａの非反転入力端子の印加電圧が低圧側判定値ＶｊｄｅＬよりも高い高圧側判定値ＶｊｄｅＨに設定されている。ここで、本実施形態において、高圧側判定値ＶｊｄｅＨは、クランプ電圧Ｖｃｌａｍｐに第２の所定値ΔＶＨ（＞０）を加算した値に設定されている。第２の所定値ΔＶＨは、例えば、後述するゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して上昇する側の磁気結合が生じる場合、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して過度に上昇しないうちに上記磁気結合が生じるか否かを判別可能な観点から設定され、極力小さい値に設定することが望ましい。

こうした設定により、ウィンドコンパレータ６８の出力信号の論理は、入力電圧としてのゲート電圧Ｖｇｅが低圧側判定値ＶｊｄｅＬよりも高くてかつ高圧側判定値ＶｊｄｅＨ未満となる場合のみにおいて「Ｈ」とされる。

上述したドライブユニットＤＵの構成は、ゲート電圧Ｖｇｅが低下する側の磁気結合に加えて、ゲート電圧Ｖｇｅが上昇する側の磁気結合に対処するための構成である。

つまり、制御システムの回路構成によっては、上記第１の実施形態で説明したように、ゲート電圧Ｖｇｅが低下する側の磁気結合とは異なり、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じ得る。この磁気結合について詳しく説明すると、上下アーム短絡によってコレクタ電流Ｉｃが上昇する状況下において、ゲートに接続される電流の流通経路においてゲートに電荷が充電されるような磁気結合が生じ、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐを大きく上回る。このため、センス電圧Ｖｓｅが短絡閾値ＳＣを超えているにもかかわらず、ゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐまで迅速に低下させることができなくなる。これにより、クランプ処理によってコレクタ電流Ｉｃを迅速に制限することができず、スイッチング素子Ｓ＊＃の信頼性が低下するおそれがある。

こうした問題を解決すべく、本実施形態では、上述したドライブユニットＤＵの構成を採用した。ここで、制御システムの回路構成によって、ゲート電圧Ｖｇｅが低下する側の磁気結合及びゲート電圧Ｖｇｅが上昇する側の磁気結合のうち、いずれか一方が生じる。このため、本実施形態では、制御システムの製造工程において、いずれの磁気結合に対応した電圧補正処理を実行させるべきかを決定するための外部信号ＳｄｉｓをドライブＩＣ２０の端子Ｔ１０を介して駆動制御部５８に入力可能な構成を採用する。なお、端子Ｔ１０が入力手段に相当する。

本実施形態では、ゲート電圧Ｖｇｅが低下する側の磁気結合に対応した電圧補正処理を行わせる場合、図１０（ａ）に示すように、定電圧電源７０をプルダウン抵抗７２を介してエミッタに接続してかつ、定電圧電源７０及びプルダウン抵抗７２の接続点を端子Ｔ１０に接続する構成を採用する。一方、ゲート電圧Ｖｇｅが上昇する側の磁気結合に対応した電圧補正処理を行わせる場合、図１０（ｂ）に示すように、定電圧電源７０をプルアップ抵抗７４を介してエミッタに接続してかつ、プルアップ抵抗７４及びエミッタの接続点を端子Ｔ１０に接続する構成を採用する。なお、本実施形態において、こうした構成は、ドライブＩＣ２０に対して外付けされる。

図１１に、本実施形態にかかる電圧補正処理等の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１１において、先の図６に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部５８は、ハードウェアであるため、図１１に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１６において肯定判断された場合、ステップＳ１８ａに進み、ウィンドコンパレータ６８の出力信号Ｖｄの論理が「Ｌ」であるか否かを判断する。この処理は、上記第１の実施形態の図６のステップＳ１８の処理と同様の趣旨で設けられる処理である。

ステップＳ１８ａにおいて肯定判断された場合には、ステップＳ３０に進み、外部信号Ｓｄｉｓの論理が「Ｈ」であるか否かを判断する。

ステップＳ３０において肯定判断された場合には、ゲート電圧Ｖｇｅが低下する側の磁気結合に対応した電圧補正処理を行うと判断し、ステップＳ２０に進む。

一方、上記ステップＳ３０において否定判断された場合には、ゲート電圧Ｖｇｅが上昇する側の磁気結合に対応した電圧補正処理を行うと判断し、ステップＳ３２に進む。ステップＳ３２では、放電用スイッチング素子３８をオン操作に切り替えてかつ、補正完了フラグＦの値を「１」とする。これにより、シンク能力の増大によってゲートからの電荷の放電量を増大させることができ、ゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐに近づけることができる。

ちなみに、本ステップにおいてオン操作された放電用スイッチング素子３８は、例えば、ソフト遮断処理の開始等によってオフ操作に切り替えればよい。また、本ステップにおける放電用スイッチング素子３８の操作態様としては、放電用スイッチング素子３８を常時オン操作することに限らず、例えば、ゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐにフィードバック制御するように放電用スイッチング素子３８をオンオフ操作してもよい。

上記ステップＳ１６、Ｓ１８ａにおいて否定判断された場合や、ステップＳ２０、Ｓ３２の処理が完了した場合には、ステップＳ２２に進む。

なお、ステップＳ２６において否定判断された場合や、ステップＳ２８の処理が完了した場合には、この一連の処理を一旦終了する。

図１２に、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる場合の電圧補正処理の一例を示す。なお、図１２（ａ）〜図１２（ｄ）は、先の図７（ａ）〜図７（ｄ）に対応しており、図１２（ｅ）は、放電用スイッチング素子３８の操作状態を示す。

図示される例では、時刻ｔ２においてクランプ処理が開始された後、時刻ｔ２から所定時間Ｔα経過した後の時刻ｔ５において、磁気結合に起因してゲート電圧Ｖｇｅが高圧側判定値ＶｊｄｅＨに到達する。このため、放電用スイッチング素子３８がオン操作に切り替えられる電圧補正処理が開始されることで、その後ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐまで速やかに低下する。これに対し、電圧補正処理が行われない場合には、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐまで低下する時間が長くなったり、ソフト遮断処理が開始されるまでにゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐまで低下させることができなかったりする。

以上説明した本実施形態によれば、ゲート電圧Ｖｇｅが低下する側の磁気結合に限らず、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる場合にも、ゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐに近づけることができる。このため、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる場合においてクランプ処理によってコレクタ電流Ｉｃを迅速に制限でき、ひいてはスイッチング素子Ｓ＊＃の信頼性が低下することを好適に回避できる。

また、本実施形態では、電圧補正処理において放電用スイッチング素子３８を用いた。放電用スイッチング素子３８は、スイッチング素子Ｓ＊＃の通常の駆動に用いられる。このため、本実施形態によれば、電圧補正処理を行うための追加部品数を低減させることもできる。

さらに、本実施形態では、ゲート電圧Ｖｇｅが低下する側の磁気結合及びゲート電圧Ｖｇｅが上昇する側の磁気結合の双方に対応した電圧補正処理のロジック回路を駆動制御部５８に備えた。このため、ドライブＩＣ２０の種類の増大を回避することができる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離するか否かの判断手法を変更する。

図１３に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図１３において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０は、コンデンサ及び抵抗体からなる微分回路７６を備えている。詳しくは、微分回路７６の入力側は、端子Ｔ２に接続され、出力側は、駆動制御部５８に接続されている。

続いて、図１４を用いて、本実施形態にかかる電圧補正処理を説明する。ここで、図１４は、電圧補正処理等の手順を示す図である。なお、図１４において、先の図６に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部５８は、ハードウェアであるため、図１４に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１６において肯定判断された場合、ステップＳ１８ｂに進み、微分回路７６の出力信号であるゲート電圧の低下速度Ｓｄが規定速度Ｓｊｄｅ１（＞０）以上であるか否かを判断する。ここで、規定速度Ｓｊｄｅ１は、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離するか否かを速やかに判別可能な観点から設定されている。この処理は、上記第１の実施形態の図６のステップＳ１８の処理と同様の趣旨で設けられる処理である。

ステップＳ１８ｂにおいて否定判断された場合には、ステップＳ２２に進む。一方、上記ステップＳ１８ｂにおいて肯定判断された場合には、ステップＳ２０に進む。

なお、ステップＳ２６において否定判断された場合や、ステップＳ２８の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によっても、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して低下側に乖離するか否かを適切に判断することができる。

また、本実施形態では、上記乖離するか否かの判断にゲート電圧の低下速度を用いた。低下速度によれば、その後のゲート電圧Ｖｇｅの挙動を予測することができると考えられる。このため、本実施形態によれば、上記所定時間Ｔαを短く設定できる等、上記乖離するか否かの判断タイミングを早めることなども期待できる。

（第５の実施形態）
以下、第５の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離するか否かの判断手法を変更する。なお、本実施形態では、クランプ用スイッチング素子４０に流れるクランプ電流Ｉｃｌａｍｐを駆動制御部５８によって検出可能とされている。また、本実施形態において、ドライブＩＣ２０は、ウィンドコンパレータ６８と、端子Ｔ１０とを備えていない。

続いて、図１５を用いて、本実施形態にかかる電圧補正処理を説明する。ここで、図１５は、電圧補正処理等の手順を示す図である。なお、図１５において、先の図１１に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部５８は、ハードウェアであるため、図１５に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１６において肯定判断された場合、ステップＳ１８ｃに進み、クランプ電流Ｉｃｌａｍｐが第１の規定電流Ｉｊｄｅ１以下であるか否かを判断する。この処理は、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して低下する側に乖離するか否かを判断するための処理である。以下、図１６を用いて、上記判断手法について説明する。

図１６は、短絡電流が流れる場合におけるゲート電圧Ｖｇｅ及びクランプ電流Ｉｃｌａｍｐの推移を示す図である。詳しくは、図１６（ａ）は、磁気結合がゲート電圧Ｖｇｅに影響を及ぼさない場合の推移を示し、図１６（ｂ）は、ゲート電圧が低下する側の磁気結合が生じる場合の推移を示し、図１６（ｃ）は、ゲート電圧が上昇する側の磁気結合が生じる場合の推移を示す。

図１６（ａ）に示すように、磁気結合がゲート電圧Ｖｇｅに影響を及ぼさない場合、クランプ処理が実行される場合のクランプ電流Ｉｃｌａｍｐは所定の電流Ｉｍとなる。ここで、所定の電流Ｉｍは、定電流用スイッチング素子２６を介して供給される定電流と略同一である。

これに対し、ゲート電圧Ｖｇｅが低下する側の磁気結合が生じる場合には、図１６（ｂ）に示すように、ゲート電圧Ｖｇｅの低下に伴いクランプ電流Ｉｃｌａｍｐが低下することとなる。このため、第１の規定電流Ｉｊｄｅ１を所定の電流Ｉｍ未満であってかつ０よりも大きい値（具体的には、所定の電流Ｉｍよりもやや低い値）に設定することで、クランプ電流Ｉｃｌａｍｐによってゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して低下する側に乖離するか否かを判断することができる。

先の図１５に戻り、ステップＳ１８ｃにおいて肯定判断された場合には、ステップＳ２０に進む。

一方、上記ステップＳ１８ｃにおいて否定判断された場合には、ステップＳ１８ｄに進み、クランプ電流Ｉｃｌａｍｐが第１の規定電流Ｉｊｄｅ１よりも大きい第２の規定電流Ｉｊｄｅ２以上であるか否かを判断する。この処理は、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して上昇する側に乖離するか否かを判断するための処理である。つまり、ゲート電圧が上昇する側の磁気結合が生じる場合には、図１６（ｃ）に示すように、ゲート電圧Ｖｇｅの上昇に伴いクランプ電流Ｉｃｌａｍｐも増大する。このため、第２の規定電流Ｉｊｄｅ２を所定の電流Ｉｍを上回る値（具体的には、所定の電流Ｉｍよりもやや高い値）に設定することで、クランプ電流Ｉｃｌａｍｐによってゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して上昇する側に乖離するか否かを判断することができる。

ステップＳ１８ｄにおいて肯定判断された場合には、ステップＳ３２に進む。一方、上記ステップＳ１６、Ｓ１８ｄにおいて否定判断された場合や、ステップＳ２０、Ｓ３２の処理が完了した場合には、ステップＳ２２に進む。

なお、ステップＳ２６において否定判断された場合や、ステップＳ２８の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によっても、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して乖離するか否かを適切に判断することができる。

さらに、本実施形態では、ウィンドコンパレータ６８や外部信号Ｓｄｉｓを用いることなく上記判断を行うことができるため、電圧補正処理のために追加される部品数や、電圧補正処理のために用いられるドライブＩＣ２０の端子数を低減させることもできる。

（第６の実施形態）
以下、第６の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ゲート電圧が上昇する側の磁気結合に対応したゲート電圧Ｖｇｅの補正手法を変更する。

図１７に、本実施形態にかかる電圧補正処理等の手順を示す。なお、図１７において、先の図１１に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部５８は、ハードウェアであるため、図１７に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ３０において否定判断された場合、ステップＳ３２ａに進み、オフ保持用スイッチング素子５０をオン操作してかつ、補正完了フラグＦの値を「１」とする。特に、本実施形態では、電圧補正処理が行われる場合のオフ保持用スイッチング素子５０のオン抵抗を、オフ保持処理が行われる場合のオフ保持用スイッチング素子５０のオン抵抗よりも高く設定する。この設定は、電圧補正処理が行われる場合のオフ保持用スイッチング素子５０のゲート電圧Ｖ１を、オフ保持処理が行われる場合におけるこのスイッチング素子のゲート電圧Ｖ２よりも低く調整することで実現できる。より詳しくは、図１８に示すように、電圧補正処理が行われる場合のオフ保持用スイッチング素子５０のゲート電圧Ｖ１を、このスイッチング素子のドレイン及びソース間電圧Ｖｇｓの大きさにかかわらずドレイン電流Ｉｄが一定となる飽和領域でオフ保持用スイッチング素子５０を駆動させる電圧に設定する。

なお、本ステップにおいて、本ステップが実行される時点のカウンタＴｃｎｔが小さいほど、ゲートからの電荷の放電量を多くすべくオフ保持用スイッチング素子５０のゲート電圧を高く設定してもよい。

先の図１７に戻り、ステップＳ３２ａの処理が完了した場合には、ステップＳ２２に進む。

なお、ステップＳ２６において否定判断された場合や、ステップＳ２８の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる場合において、ゲートからの電荷の放電量を調整することができる。このため、ゲート電圧Ｖｇｅの補正の自由度を高めることができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・「判断手段」や「処理手段」としては、上記各実施形態に例示したものに限らず、例えば以下（Ａ）〜（Ｆ）に説明するものであってもよい。

（Ａ）上記第１の実施形態において、ゲート電圧Ｖｇｅが上昇する側の磁気結合に対応した電圧補正処理のみを行う回路構成を採用してもよい。

（Ｂ）上記第３の実施形態において、端子Ｔ１０及び外部信号Ｓｄｉｓを出力する構成を削除してもよい。この場合であっても、ゲート電圧Ｖｇｅ、低圧側判定値ＶｊｄｅＬ及び高圧側判定値ＶｊｄｅＨを用いることで、磁気結合によってゲート電圧Ｖｇｅが変化する方向に対応した電圧補正処理を行うことができる。

（Ｃ）上記第４の実施形態において、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる回路構成の場合、クランプ処理の実行中において微分回路７６の出力信号であるゲート電圧の上昇速度が閾値速度（＞０）以上になったと判断されたとき、ゲート電圧がクランプ電圧Ｖｃｌａｍｐに対して上昇する側に乖離すると判断してもよい。

（Ｄ）上記第５の実施形態において、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離するか否かの判断に、クランプ電流Ｉｃｌａｍｐに代えてクランプ電流Ｉｃｌａｍｐの変化速度を用いてもよい。

（Ｅ）上記第１の実施形態において、ゲート電圧Ｖｇｅが上昇する側の磁気結合が生じる回路構成の場合、ゲート電圧Ｖｇｅを補正する処理を、定電流用スイッチング素子２６側からゲートに供給される定電流を低下させることで行ってもよい。具体的には、先の図２において、スイッチング素子Ｓ＊＃の通常駆動時においてスイッチ３０をオン操作し、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して上昇側に乖離すると判断された場合にスイッチ３０をオフ操作に切り替えればよい。

（Ｆ）上記第３の実施形態において、ゲート電圧Ｖｇｅを補正する処理を、ソフト遮断用抵抗体４６及びソフト遮断用スイッチング素子４８を備えてかつゲートからエミッタに至る電気経路であるソフト遮断経路を用いてゲートから電荷を放電させることで行ってもよい。

また、例えば、クランプ用スイッチング素子４０を備えてかつゲートからエミッタに至る電気経路であるクランプ用経路を用いてゲートから電荷を放電させることで行ってもよい。これは、例えば、端子電圧を可変設定可能な第１の電源４４を採用する等、第２のオペアンプ４２の反転入力端子の印加電圧を可変設定可能な構成を採用し、第２のオペアンプ４２の反転入力端子の印加電圧を低下させてシンク能力を増大させることで実現することができる。特に、上記反転入力端子の印加電圧を「０」以下とする場合、クランプ用スイッチング素子４０を常時オン操作させてシンク能力をより増大させることもできる。

ちなみに、ゲートから電荷を放電させるための電気経路としては、１つに限らず、ゲート電圧Ｖｇｅ及びクランプ電圧Ｖｃｌａｍｐの乖離度合いに基づき、オフ保持用経路、クランプ用経路、ソフト遮断用経路及び通常時放電経路のうち少なくとも２つを組み合わせて用いる構成としてもよい。

・「入力手段」に入力される外部信号Ｓｄｉｓの特性値としては、「Ｈ」又は「Ｌ」の論理値に限らない。要は、２種のゲート電圧の補正手法と関係付けることができるなら、他の特性値であってもよい。ここで、上記特性値としては、例えば、周波数が考えられる。

・「制限手段」としては、クランプ用スイッチング素子４０、第２のオペアンプ４２及び第１の電源４４を備えるものに限らず、例えばツェナーダイオードを備えるものであってもよい。具体的には、上記第１の実施形態の図２において、クランプ用スイッチング素子４０、第２のオペアンプ４２及び第１の電源４４を除去し、ツェナーダイオードのカソードを端子Ｔ５に接続してかつアノードをスイッチング素子Ｓ＊＃のエミッタに接続すればよい。こうした構成において、上記第１の実施形態や上記第３の実施形態で説明したように、磁気結合に起因してゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐから乖離することがあるなら、本発明の適用が有効であると考えられる。

また、「制限手段」としては、ゲート電圧Ｖｇｅがその上限電圧ＶＨに到達する以前にゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐで制限するものに限らない。例えば、センス電圧Ｖｓｅが短絡閾値ＳＣを超えてから少なくとも短絡フィルタ時間Ｔｓｃに渡って継続してゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐで制限するものであってもよい。

・上記各実施形態では、ゲート電荷の充電を定電流制御によって行ったがこれに限らず、定電圧制御によって行ってもよい。具体的には、上記第３の実施形態の図９において、抵抗体２８、スイッチ３０、第１の定電流電源３２ａ、第２の定電流電源３２ｂ及び第１のオペアンプ３４を除去し、端子Ｔ１と端子Ｔ２とを短絡させればよい。この場合、定電流用スイッチング素子２６は、操作信号ｇ＊＃がオン操作指令とされる場合にオン操作され、操作信号ｇ＊＃がオフ操作信号とされる場合にオフ操作されることとなる。

ちなみに、上記構成を採用する場合、「制限手段」としては、例えば、ＭＯＳＦＥＴ等のスイッチング素子と、ゲートに上記スイッチング素子を介して接続されてかつ、端子電圧をクランプ電圧Ｖｃｌａｍｐとする定電圧電源（以下、クランプ用電源）とを備えるものであってもよい。こうした構成においては、クランプ処理の実行中においてゲート電圧Ｖｇｅが上昇する側の磁気結合に起因してゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐに対して上昇側に乖離し得る。このため、こうした構成においては、上記第３，第６の実施形態で説明したシンク能力を増大させる電圧補正処理が有効である。

・「直流電源」としては、コンバータＣＶに限らない。例えば、コンバータＣＶの動作が停止される場合や、コンバータＣＶが備えられない車両においては、高電圧バッテリ１２が直流電源となる。

・「電流検出手段」としては、センス端子Ｓｔの出力電流をセンス電圧Ｖｓｅとして検出するセンス抵抗５２を備えるものに限らない。例えば、センス端子Ｓｔからエミッタまでの電気経路を流れる電流を検出可能であるなら、ホール素子を備えるもの等、他の電流検出手段であってもよい。なお、この場合、センス端子及びエミッタ間が短絡されないように上記電気経路にある程度の抵抗を持たせることが望ましい。

・「駆動対象スイッチング素子」としては、単一のＩＧＢＴに限らず、互いに並列接続された複数のＩＧＢＴであってもよい。これは、駆動対象スイッチング素子の入出力端子間に流れる電流の最大値を大きくするための設定である。また、「駆動対象スイッチング素子」としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

・本発明の適用対象としては、車載電力変換回路（インバータＩＶやコンバータＣＶ）を構成する駆動対象スイッチング素子に限らない。また、本発明の適用対象としては、電力変換回路を構成する駆動対象スイッチング素子に限らない。

４０…クランプ用スイッチング素子、４２…第２のオペアンプ、４４…第１の電源、５２…センス抵抗、Ｓ＊＃（＊＝ｕ，ｖ，ｗ，ｃ：＃＝ｐ，ｎ）…スイッチング素子。

Claims (14)

1. 電圧制御形の駆動対象スイッチング素子（Ｓ＊＃：＊＝ｕ，ｖ，ｗ，ｃ：＃＝ｐ，ｎ）の入出力端子間に流れる電流を検出する電流検出手段（５２）と、
   前記駆動対象スイッチング素子の開閉制御端子の電圧を規定電圧で制限することで前記入出力端子間に流れる電流を制限する制限手段（４０，４２，４４）と、
   前記制限手段によって前記開閉制御端子の電圧が制限される期間において、該開閉制御端子の電圧が前記規定電圧から乖離するか否かを判断する判断手段と、
   前記判断手段によって乖離すると判断されたことを条件として、前記制限手段によって制限される期間において、前記開閉制御端子の電圧を前記規定電圧に近づける方向に該開閉制御端子の電圧を補正する処理を行う処理手段と、
   を備えることを特徴とする駆動対象スイッチング素子の駆動回路。
2. 前記判断手段は、前記制限手段によって制限される期間において、前記開閉制御端子の電圧が前記規定電圧から所定値ずれたことに基づき、該開閉制御端子の電圧が前記規定電圧から乖離すると判断することを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
3. 前記判断手段は、前記制限手段によって制限される期間において、前記開閉制御端子の電圧の変化速度について、その絶対値が０よりも高い規定速度以上になったことに基づき、該開閉制御端子の電圧が前記規定電圧から乖離すると判断することを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
4. 前記制限手段は、前記開閉制御端子と前記駆動対象スイッチング素子の出力端子とを接続する電気経路に設けられ、
   前記判断手段は、前記制限手段によって制限される期間において、前記電気経路に流れる電流の変化に基づき、前記開閉制御端子の電圧が前記規定電圧から乖離するか否かを判断することを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
5. 前記電流検出手段によって検出された電流が所定の閾値を規定時間継続して超えたことを条件として、前記駆動対象スイッチング素子を強制的にオフ状態に切り替える強制オフ手段（４６，４８）を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
6. 前記処理手段は、前記補正する処理を、前記判断手段によって前記開閉制御端子の電圧が前記規定電圧に対して低下する側に乖離すると判断されたことに基づき、該開閉制御端子に対する電荷の充電量を増大させることで行うことを特徴とする請求項１〜５のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
7. 前記開閉制御端子に定電流を供給することで前記駆動対象スイッチング素子をオン状態に切り替える定電流手段（２４，２６，２８，３０，３２ａ，３２ｂ，３４）を更に備え、
   前記処理手段は、前記補正する処理を、前記定電流手段から前記開閉制御端子に供給される定電流を増大させることで行うことを特徴とする請求項６記載の駆動対象スイッチング素子の駆動回路。
8. 前記処理手段は、前記補正する処理を、前記判断手段によって前記開閉制御端子の電圧が前記規定電圧に対して上昇する側に乖離すると判断されたことに基づき、該開閉制御端子からの電荷の放電量を増大させることで行うことを特徴とする請求項１〜７のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
9. 前記開閉制御端子には、前記駆動対象スイッチング素子のオフ状態への通常時の切り替えに用いられる通常時放電経路（３６，３８）が接続され、
   前記処理手段は、前記補正する処理を、前記開閉制御端子から前記通常時放電経路を介して電荷を放電させることで行うことを特徴とする請求項８記載の駆動対象スイッチング素子の駆動回路。
10. 前記開閉制御端子には、
    前記駆動対象スイッチング素子のオフ状態への通常時の切り替えに用いられる通常時放電経路（３６，３８）と、
    前記駆動対象スイッチング素子の出力端子と前記開閉制御端子とを短絡するオフ保持用経路と、
    が接続され、
    前記オフ保持用経路には、該経路を開閉するオフ保持用スイッチング素子（５０）が設けられ、
    前記処理手段は、
    前記オフ保持用スイッチング素子の開閉制御端子の電圧を調整する調整手段を備え、
    前記補正する処理を、前記調整手段によって該オフ保持用スイッチング素子のオン抵抗を調整しつつ、前記開閉制御端子から前記オフ保持用経路を介して電荷を放電させることで行うことを特徴とする請求項８記載の駆動対象スイッチング素子の駆動回路。
11. 前記判断手段によって前記開閉制御端子の電圧が前記規定電圧に対して低下する側に乖離すると判断されたことに基づき、該開閉制御端子に対する電荷の充電量を増大させる処理、及び前記判断手段によって前記開閉制御端子の電圧が前記規定電圧に対して上昇する側に乖離すると判断されたことに基づき、該開閉制御端子からの電荷の放電量を増大させる処理のうちいずれを行うかを判別する外部信号を入力可能な入力手段（Ｔ１０）を更に備え、
    前記処理手段は、前記入力手段から入力された前記外部信号に基づき、前記補正する処理として、前記充電量を増大させる処理及び前記放電量を増大させる処理のうちいずれを行うかを決定することを特徴とする請求項１〜１０のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
12. 前記制限手段は、
    前記開閉制御端子と前記駆動対象スイッチング素子の出力端子とを接続する電気経路と、
    該電気経路に設けられたクランプ用スイッチング素子（４０）と、
    前記規定電圧を端子電圧とする電源（４４）と、
    前記開閉制御端子及び前記クランプ用スイッチング素子の接続点に非反転入力端子が接続されてかつ、前記電源の正極側に反転入力端子が接続されたオペアンプ（４２）と、
    を備え、
    前記オペアンプの出力端子は、前記クランプ用スイッチング素子の開閉制御端子に接続されていることを特徴とする請求項１〜１１のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
13. 前記制限手段は、前記開閉制御端子の電荷の充電が行われる場合において該開閉制御端子の電圧がその上限電圧に到達する以前に所定時間に渡って該開閉制御端子の電圧を前記規定電圧で制限することを特徴とする請求項１〜１２のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
14. 前記駆動対象スイッチング素子は、高電位側のスイッチング素子（Ｓ＊ｐ）及び低電位側のスイッチング素子（Ｓ＊ｎ）の直列接続体であり、
    前記直列接続体は、直流電源（ＣＶ）に並列接続されていることを特徴とする請求項１〜１３のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。