JP2018170586A

JP2018170586A - スイッチング素子の駆動回路

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Publication number: JP2018170586A
Application number: JP2017065232A
Authority: JP
Inventors: 卓司山田; Takuji Yamada
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2017-03-29
Filing date: 2017-03-29
Publication date: 2018-11-01
Anticipated expiration: 2037-03-29
Also published as: JP6753348B2

Abstract

【課題】上下のアームの短絡を早期に検出し得る技術を提供する。【解決手段】スイッチング素子の駆動回路は、オン指令及びオフ指令に応じてゲート電圧を制御するゲート制御回路と、スイッチング素子に流れる電流が制限電流を上回るときに第１短絡検出信号を出力する第１短絡検出回路と、ゲート電圧が制限電圧を上回るときにゲートを放電させるクランプ回路と、クランプ回路によるゲートの放電を検出するクランプ監視回路と、外部からオン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降においてゲートの放電が検出されたときに第１短絡検出信号を出力する第１短絡検出回路とを備える。ゲート制御回路は、第１及び第２短絡検出信号の少なくとも一方が出力され、かつ、オン指令が入力されているときに、スイッチング素子のゲート電圧をオフ電圧に調整する。【選択図】図１

Description

本明細書で開示する技術は、スイッチング素子の駆動回路に関する。

インバータやＤＣ−ＤＣコンバータといった電力変換回路が知られている。この種の電力変換回路は、少なくとも一組の上アーム及び下アーム（レグとも称される）を備えており、上下の各アームに設けられたスイッチング素子が選択的にスイッチングされることによって、各種の電力変換（単なる昇圧、降圧も含む）が行われる。通常、上下の各アームに設けられたスイッチング素子は、それらが同時にターンオンされないように制御され、それによって、上下のアームを通じた回路の短絡が防止される。しかしながら、一方のアームに設けられたスイッチング素子がターンオンされたときに、他方のアームに設けられたスイッチング素子で短絡故障（ターンオフできない故障）が生じていると、上下のアームを通じた回路の短絡が意図せず発生してしまう。このような回路の短絡は早期に検出されることが好ましく、それにより、正常なスイッチング素子を速やかにターンオフさせて、スイッチング素子や回路の損傷等を避けることができる。

上記の点に関して、特許文献１には、スイッチング素子のゲート電圧を監視することによって、当該スイッチング素子が設けられた回路の短絡を検出する技術が記載されている。この技術では、スイッチング素子のゲート電圧が、所定の短絡検知レベルを超えて上昇したときに、回路に短絡が生じていると判定して、スイッチング素子をターンオフさせている。

特開２０１１−２９８１８号公報

特許文献１に記載の技術のように、スイッチング素子のゲート電圧に基づいて回路の短絡を検出する手法によると、短絡の態様によっては、回路に流れる短絡電流を監視する場合よりも、短絡を早期に検出することができる。その一方で、スイッチング素子は、そのゲート電圧が上昇するほど、より大きな電流を流しやすくなる。従って、ゲート電圧が上昇することを許容していると、回路に過大な短絡電流が生じることによって、例えばスイッチング素子が損傷するおそれがある。過大な短絡電流の発生を避けるためには、例えばクランプ回路を設けることによって、ゲート電圧の上昇を抑制することが考えられる。ここでいうクランプ回路とは、スイッチング素子のゲートに接続され、ゲート電圧が所定の制限電圧を上回るときに、ゲートを放電させることによって、ゲート電圧の上昇を抑制する回路を広く意味する。しかしながら、クランプ回路によってゲート電圧の上昇を抑制してしまうと、ゲート電圧の上昇に基づいて回路の短絡を検出することができなくなり、回路に流れる短絡電流を直接監視するだけでは、短絡を早期に検出し得ないおそれがある。

従って、本明細書では、クランプ回路によってゲート電圧の上昇を抑制しながらも、短絡電流を監視するだけの場合と比較して、短絡を早期に検出し得る技術を提供する。

本明細書は、電力変換回路の上アーム又は下アームに設けられたスイッチング素子の駆動回路を開示する。この駆動回路は、外部から入力されるオン指令及びオフ指令に応じてスイッチング素子のゲート電圧をオン電圧とオフ電圧との間で制御するゲート制御回路と、スイッチング素子に流れる電流が所定の制限電流を上回るときに、第１短絡検出信号を出力する第１短絡検出回路と、スイッチング素子のゲートに接続されており、スイッチング素子のゲート電圧がオン電圧以上である所定の制限電圧を上回るときにゲートを放電させるクランプ回路と、クランプ回路によるゲートの放電を検出するクランプ監視回路と、外部からオン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降においてクランプ監視回路がゲートの放電を検出したときに、第１短絡検出信号を出力する第１短絡検出回路とを備える。そして、ゲート制御回路は、第１短絡検出信号と第２短絡検出信号の少なくとも一方が出力され、かつ、オン指令が入力されているときに、スイッチング素子のゲート電圧をオフ電圧に調整する。なお、ここでいうオン電圧とは、スイッチング素子をターンオンさせ得るゲート電圧の値を意味し、オフ電圧とは、スイッチング素子をターンオフさせ得るゲート電圧の値を意味する。

インバータやＤＣ−ＤＣコンバータといった電力変換回路において、上下のアームが短絡する事象は様々なタイミングで生じ得るが、概して二つの態様に大別することができる。一つの態様は、一方のアームのスイッチング素子がターンオンされる前に、他方のアームのスイッチング素子で既に短絡故障が生じていた結果、前記一方のアームのスイッチング素子がターンオンされたタイミングで上下のアームが短絡するという態様である。本明細書では、これをタイプ１の短絡と称する。他の一つの態様は、一方のアームのスイッチング素子がターンオンされている間に、他方のアームのスイッチング素子で短絡故障が生じた結果、当該短絡故障が生じたタイミングで上下のアームが短絡するという態様である。本明細書では、これをタイプ２の短絡と称する。

上述した駆動回路によると、タイプ１の短絡は、主に第１短絡検出回路によって検出され、タイプ２の短絡は、主に第２短絡検出回路によって検出される。タイプ１の短絡は、スイッチング素子がターンオンされるときに発生し、ゲート電圧が上昇していくにつれて、スイッチング素子に流れる短絡電流も上昇していく。このようなタイプ１の短絡では、短絡に起因するゲート電圧の急激な上昇もなく、クランプ回路によるゲートの放電も生じない。従って、タイプ１の短絡は、スイッチング素子に流れる電流を監視することによって、即ち、第１短絡検出回路によって検出される。一方、タイプ２の短絡は、スイッチング素子がターンオンされている間に発生し、オン電圧に調節されていたゲート電圧が急激に上昇し始める。このとき、クランプ回路が動作し、ゲートを放電させることによって、ゲート電圧の上昇が抑制される。従って、タイプ２の短絡は、クランプ回路によるゲートの放電を監視することによって、即ち、第２短絡検出回路によって検出される。ここで、第２短絡検出回路は、オン指令の入力が開始されてから所定時間が経過するまでは、クランプ回路の動作を看過するように構成されており、これによって、ターンオン時のリンギングに起因する誤検出を避けることができる。

実施例１の駆動回路１０の構成を示す図。タイプ１の短絡発生時における各電圧及び電流の挙動を示すタイムチャート。タイプ２の短絡発生時における各電圧及び電流の挙動を示すタイムチャート。実施例２の駆動回路１１０の構成を示す図。実施例３の駆動回路１２０の構成を示す図。実施例４の駆動回路１３０の構成を示す図。実施例５の駆動回路１４０の構成を示す図。

（実施例１）
図面を参照して、実施例１の駆動回路１０について説明する。駆動回路１０は、例えばインバータやＤＣ−ＤＣコンバータといった電力変換回路において、上アーム又は下アームに設けられたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２の動作を制御する。本実施例で説明する駆動回路１０は、例えばハイブリッド車、電気自動車、燃料電池車といった、車輪を駆動するモータを有する自動車において、当該モータへ電力を供給する電力変換回路に用いることができる。但し、本実施例の駆動回路１０は、自動車に限られず、各種の装置や設備における電力変換回路にも採用することができる。なお、図１は、一つのＭＯＳＦＥＴ２とその駆動回路１０のみが図示されているが、電力変換回路に含まれる全ての上下のアームに設けられたそれぞれのＭＯＳＦＥＴ２にも、同様の駆動回路１０を採用することができる。

ＭＯＳＦＥＴ２は、上アーム又は下アームに設けられたスイッチング素子の一例であり、本実施例の駆動回路１０は、ＭＯＳＦＥＴ２に限られず、各種のスイッチング素子にも採用することができる。この場合、スイッチング素子は、絶縁ゲートを有するスイッチング素子であって、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。いずれの形態のスイッチング素子においても、その具体的な構成は特に限定されない。本実施例におけるＭＯＳＦＥＴ２は、メイン素子Ｍ１とセンス素子Ｍ２とを有する。メイン素子Ｍ１とセンス素子Ｍ２は、同一の半導体基板に設けられており、それぞれ同一の単位構造（ＭＯＳＦＥＴ構造）を有するが、メイン素子Ｍ１と比較してセンス素子Ｍ２は極めて小さい。センス素子Ｍ２には、メイン素子Ｍ１に流れる電流Ｉ１に比例する微小電流が流れることから、その微小電流を検出することによって、メイン素子Ｍ１に流れる電流Ｉ１を把握することができる。なお、ＭＯＳＦＥＴ２（又はその他のスイッチング素子）は、必ずしもセンス素子Ｍ２を有する必要はなく、メイン素子Ｍ１に流れる電流Ｉ１が直接的に検出されてもよい。

図１に示すように、駆動回路１０は、ゲート制御回路１２、第１短絡検出回路１４、クランプ回路１６、クランプ監視回路１８及び第２短絡検出回路２０を備える。

ゲート制御回路１２は、外部から入力されるオン指令及びオフ指令に応じて、ＭＯＳＦＥＴ２のゲート電圧Ｖｇをオン電圧とオフ電圧との間で制御する。ここでいうオン電圧とは、ＭＯＳＦＥＴ２をターンオンさせ得るゲート電圧Ｖｇの値を意味し、オフ電圧とは、ＭＯＳＦＥＴ２をターンオフさせ得るゲート電圧Ｖｇの値を意味する。ゲート制御回路１２の具体的な構成は特に限定されない。一例ではあるが、本実施例のゲート制御回路１２は、プロセッサＰ、第１トランジスタＳ１、第２トランジスタＳ２、第３トランジスタＳ３、コンパレータＵ１及び複数の抵抗器Ｒ１−Ｒ４を備える。ＭＯＳＦＥＴ２のゲートは、第１トランジスタＳ１を介してゲート電源電圧に接続されており、第２トランジスタＳ２を介して基準電圧（例えばゼロボルト）に接続されている。第１トランジスタＳ１はｐチャネル型のトランジスタであり、第２トランジスタＳ２はｎチャネル型のトランジスタである。ＭＯＳＦＥＴ２のゲートと第１トランジスタＳ１との間には、ゲート抵抗として抵抗器Ｒ３が設けられており、ＭＯＳＦＥＴ２のゲートと第２トランジスタＳ２との間には、ゲート抵抗として抵抗器Ｒ４が設けられている。

第２トランジスタＳ２のゲートには、プロセッサＰが接続されており、第２トランジスタＳ２の動作は、プロセッサＰによって直接的に制御される。一方、第１トランジスタＳ１のゲートには、コンパレータＵ１の出力端子が接続されている。コンパレータＵ１の反転入力端子には、抵抗器Ｒ１、Ｒ３を介してＭＯＳＦＥＴ２のゲート電圧Ｖｇが入力され、非反転入力端子には、第１参照電圧ｖｒｅｆ１が印加されている。この第１参照電圧ｖｒｅｆ１は、前述したオン電圧の一例である。第１トランジスタＳ１のソース・ゲート間には、第３トランジスタＳ３が設けられており、第３トランジスタＳ３の動作が、プロセッサＰによって制御されるように構成されている。

プロセッサＰには、外部（例えば自動車の電子制御ユニット）から、オン指令及びオフ指令が入力される。プロセッサＰは、オン指令が入力されたときは、第３トランジスタＳ３をオンするとともに、第２トランジスタＳ２をオフする。この場合、ＭＯＳＦＥＴ２のゲートが、第１トランジスタＳ１を介してゲート電源電圧に接続されるとともに、第１トランジスタＳ１の動作がコンパレータＵ１によって制御される。その結果、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが第１参照電圧ｖｒｅｆ１に調節され、ＭＯＳＦＥＴ２がターンオンされる。一方、プロセッサＰは、オフ指令が入力されると、第３トランジスタＳ３をオフするとともに、第２トランジスタＳ２をオンする。この場合、ＭＯＳＦＥＴ２のゲートが、第２トランジスタＳ２を介して基準電圧に接続され、ＭＯＳＦＥＴ２がターンオフされる。

第１短絡検出回路１４は、ＭＯＳＦＥＴ２に流れる電流Ｉ１が所定の制限電流を上回るときに、第１短絡検出信号Ｅ１を出力する。出力された第１短絡検出信号Ｅ１は、論理和回路ＯＲ１に入力される。第１短絡検出回路１４の具体的な構成は特に限定されない。一例ではあるが、本実施例の第１短絡検出回路１４は、抵抗器Ｒ８、Ｒ９、キャパシタＣ２及びコンパレータＵ４を備える。抵抗器Ｒ８は、ＭＯＳＦＥＴ２のセンス素子Ｍ２と直列に接続されており、ＭＯＳＦＥＴ２に流れる電流Ｉ１に対応するセンス電圧Ｖｓｓを出力する。出力されたセンス電圧Ｖｓｓは、抵抗器Ｒ８及びキャパシタＣ２によるローパスフィルタによってノイズが除去され、ノイズ除去後のセンス電圧ＶｓがコンパレータＵ４の非反転入力端子に入力される。コンパレータＵ４の反転入力端子には、前述した制限電流に対応する電圧ｖｔｓｃが入力されている。これにより、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流を上回ると、コンパレータＵ４から第１短絡検出信号Ｅ１が出力されるように構成されている。

クランプ回路１６は、ＭＯＳＦＥＴ２のゲートに接続されており、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが、前述したオン電圧以上である所定の制限電圧を上回るときに、ＭＯＳＦＥＴ２のゲートを放電させる。クランプ回路１６の具体的な構成は特に限定されない。一例ではあるが、本実施例のクランプ回路１６は、ダイオードＤ１、抵抗器Ｒ５−Ｒ７、キャパシタＣ１及びコンパレータＵ２を備える。ダイオードＤ１のアノードは、ＭＯＳＦＥＴ２のゲートに接続されており、ダイオードＤ１のカソードは、抵抗器Ｒ５及びキャパシタＣ１を介して基準電圧に接続されている。抵抗器Ｒ５とキャパシタＣ１との間には、コンパレータＵ２の出力端子が接続されている。コンパレータＵ２の出力端子は、抵抗器Ｒ６を介してコンパレータＵ２の反転入力端子に接続されている。そして、コンパレータＵ２の非反転入力端子には、第２参照電圧ｖｒｅｆ２が印加されている。第２参照電圧ｖｒｅｆ２は、前述した制限電圧の一例であり、第１参照電圧ｖｒｅｆ１（オン電圧の一例）よりも僅かに大きい。なお、第２参照電圧ｖｒｅｆ２は、第１参照電圧ｖｒｅｆ１以上であればよく、例えば第１参照電圧ｖｒｅｆ１と同じであってもよい。

上記した構成により、ダイオードＤ１のカソードは、第２参照電圧ｖｒｅｆ２に維持されている。通常、ＭＯＳＦＥＴ２のゲート電圧Ｖｇは、オン電圧（ここでは第１参照電圧ｖｒｅｆ１）とオフ電圧（ここではゼロボルト）との間で制御されるので、ダイオードＤ１が導通することはない。それに対して、例えば後述するタイプ２の短絡により、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが、第２参照電圧ｖｒｅｆ２を上回ると、ダイオードＤ１が導通して、ＭＯＳＦＥＴ２のゲートからクランプ回路１６へ電流が流れる。即ち、ＭＯＳＦＥＴ２のゲートが、クランプ回路１６を介して放電される。これにより、ＭＯＳＦＥＴ２のゲート電圧Ｖｇは、第２参照電圧ｖｒｅｆ２を超えて上昇していくことが抑制される。

クランプ監視回路１８は、クランプ回路１６によるＭＯＳＦＥＴ２のゲートの放電を検出する。クランプ監視回路１８の具体的な構成は特に限定されない。一例ではあるが、本実施例のクランプ監視回路１８は、コンパレータＵ３を有しており、抵抗器Ｒ５に生じる電圧降下の有無を検出することによって、クランプ回路１６に流れる電流の有無を検出する。クランプ回路１６に電流が流れていれば、クランプ回路１６によってＭＯＳＦＥＴ２のゲートが放電されていると判断できる。コンパレータＵ３の非反転入力端子は抵抗器Ｒ５の一端（ダイオードＤ１側）に接続されており、反転入力端子は抵抗器Ｒ５の他端（キャパシタＣ１側）に接続されている。これにより、クランプ回路１６に電流が流れ、抵抗器Ｒ５において電圧降下が生じたときに、コンパレータＵ３は所定の検出信号（例えばハイレベルの信号）を出力する。コンパレータＵ３の出力信号は、第２短絡検出回路２０へ入力される。

第２短絡検出回路２０は、外部からオン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降において、クランプ監視回路１８から前述の検出信号を受信したとき（即ち、クランプ監視回路１８がゲートの放電を検出したとき）に、第２短絡検出信号Ｅ２を出力する。オン指令が入力され、ＭＯＳＦＥＴ２がターンオフされた直後の期間は、ＭＯＳＦＥＴ２のゲート電圧Ｖｇにリンギングが生じることがある。このようなリンギングが生じると、クランプ回路１６によるゲートの放電が行われ、クランプ監視回路１８から検出信号が出力されることがある。第２短絡検出回路２０は、リンギングに起因するクランプ回路１６の動作を無視し、オン指令の入力が開始されてから所定時間が経過した以降に限って第２短絡検出信号Ｅ２を出力することで、リンギングに起因する誤検出を回避する。第２短絡検出回路２０の具体的な構成は特に限定されない。本実施例の第２短絡検出回路２０は、ＣＰＵ等を含む処理回路Ｕ５を用いて構成されている。また、図示省略するが、外部からのオン指令は、処理回路Ｕ５にも入力されるように構成されている。

第１短絡検出回路１４が出力する第１短絡検出信号Ｅ１と、第２短絡検出回路２０が出力する第２短絡検出信号Ｅ２は、論理和回路ＯＲ１に入力される。論理和回路ＯＲ１の出力信号は、論理積回路ＡＮＤ１を介して、ゲート制御回路１２のプロセッサＰに入力される。論理積回路ＡＮＤ１には、論理和回路ＯＲ１の出力信号に加えて、オン指令が入力される。このような構成により、第１短絡検出信号Ｅ１と第２短絡検出信号Ｅ２の少なくとも一方が出力され、かつ、オン指令が入力されているときに、ＭＯＳＦＥＴ２を含む上下のアームに短絡が生じているとして、論理積回路ＡＮＤ１からプロセッサＰへ所定の遮断信号が出力される。プロセッサＰは、論理積回路ＡＮＤ１から遮断信号を受け取ると、第３トランジスタＳ３をターンオフするとともに第２トランジスタＳ２をターンオンする。これにより、ＭＯＳＦＥＴ２のゲート電圧Ｖｇがオフ電圧（例えばゼロボルト）に調整され、ＭＯＳＦＥＴ２がターンオフされる。

以上、駆動回路１０の構成について説明した。次に、駆動回路１０の動作について説明する。前述したように、駆動回路１０は、インバータやＤＣ−ＤＣコンバータといった電力変換回路において、上下の各アームに設けられたＭＯＳＦＥＴ２の動作を制御する。通常、上下の各アームに設けられたＭＯＳＦＥＴ２は、それらが同時にターンオンされないように制御され、それによって、上下のアームを通じた回路の短絡が防止される。しかしながら、一方のアームに設けられたＭＯＳＦＥＴ２をターンオフしたときに、他方のアームに設けられたＭＯＳＦＥＴ（図示省略）で短絡故障（ターンオフできない故障）が生じていると、上下のアームを通じた回路の短絡が意図せず発生してしまう。このような短絡は早期に検出されることが好ましく、それにより、正常なＭＯＳＦＥＴ２を速やかにターンオフさせて、当該ＭＯＳＦＥＴ２を含む回路の損傷等を避ける必要がある。

上記に関して、本実施例の駆動回路１０によると、他方のアームに設けられたＭＯＳＦＥＴ（図示省略）で短絡故障が発生し、上下のアームを通じた短絡が生じたときは、それを早期に検出することによって、ＭＯＳＦＥＴ２を速やかにターンオフすることができる。この点について、図２、図３を参照しながら詳細に説明する。本実施例においても、上下のアームが短絡する事象は、概して二つの態様に大別することができる。一つの態様は、タイプ１の短絡であって、ＭＯＳＦＥＴ２がターンオンされる前に、他方のアームのＭＯＳＦＥＴ（図示省略）で既に短絡故障が生じていた結果、ＭＯＳＦＥＴ２がターンオンされたときに、上下のアームが短絡するという態様である。図２は、タイプ１の短絡が発生したときに各電圧及び電流に現れる挙動の一典型例を示す。他の一つの態様は、タイプ２の短絡であって、ＭＯＳＦＥＴ２がターンオンされている間に、他方のアームのＭＯＳＦＥＴ（図示省略）で短絡故障が生じた結果、当該短絡故障が生じたタイミングで上下のアームが短絡するという態様である。図３は、タイプ２の短絡が発生したときに各電圧及び電流に現れる挙動の一典型例を示す。

本実施例の駆動回路１０によると、タイプ１の短絡は、主に第１短絡検出回路１４によって検出され、タイプ２の短絡は、主に第２短絡検出回路２０によって検出される。タイプ１の短絡は、ＭＯＳＦＥＴ２がターンオンされるときに発生し、ゲート電圧Ｖｇが上昇していくにつれて、ＭＯＳＦＥＴ２に流れる電流Ｉ１（即ち、Ｖｓｓ）も上昇していく。このとき、ＭＯＳＦＥＴ２のドレイン電圧Ｖｄは高い値に維持されるが、比較的に安定している。このようなタイプ１の短絡では、短絡に起因するゲート電圧Ｖｇの急激な上昇もなく、クランプ回路１６によるゲートの放電も生じない。即ち、クランプ回路１６の抵抗器Ｒ５に流れる電流ＩＲ５もゼロである。従って、タイプ１の短絡は、第２短絡検出回路２０では検出することができず、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視することによって、即ち、第１短絡検出回路１４によって検出される。前述したように、第１短絡検出回路１４は、ノイズ除去後のセンス電圧Ｖｓが、制限電流に対応する電圧ｖｔｓｃを上回るときに、第１短絡検出信号Ｅ１を出力する。

一方、タイプ２の短絡は、ＭＯＳＦＥＴ２がターンオンされている間に発生する。図３に示すように、タイプ２の短絡が発生すると、ＭＯＳＦＥＴ２に流れる電流Ｉ１が上昇し、それに伴って、ＭＯＳＦＥＴ２のドレイン電圧Ｖｄも上昇する。ＭＯＳＦＥＴ２では、ゲートとドレインとが帰還容量（即ち、ゲート・ドレイン間の寄生容量）を介して電気的に接続されている。従って、ドレイン電圧Ｖｄが上昇することで、オン電圧に調節されていたゲート電圧Ｖｇも、帰還容量を介して上昇し始める。ゲート電圧Ｖｇが上昇し始めると、クランプ回路１６が動作し、ゲートを放電させることによって、ゲート電圧Ｖｇの上昇が抑制される。クランプ回路１６によるゲートの放電（抵抗器Ｒ５を流れる電流ＩＲ５）は、クランプ監視回路１８によって検出され、その結果、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。この段階では、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流に達しておらず（即ち、ノイズ除去後のセンス電圧Ｖｓが、制限電流に対応する電圧ｖｔｓｃに達しておらず）、第１短絡検出回路１４では短絡を検出することができない。換言すると、第２短絡検出回路２０は、ＭＯＳＦＥＴ２に過大な短絡電流が流れる前に、上下のアームに生じた短絡を検出することができる。但し、場合によっては、ＭＯＳＦＥＴ２のゲート電圧Ｖｇが上昇する前に、ＭＯＳＦＥＴ２に流れる電流Ｉ１が制限電流に達することも起こり得る、このような場合は、タイプ２の短絡についても、第１短絡検出回路１４によって検出される。

以上のように、本実施例の駆動回路１０によると、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。なお、本実施例の駆動回路１０は、他方のアームで短絡故障が生じた場合だけでなく、例えばモータ等で短絡故障が生じた場合でも、それに起因する回路の短絡を同様に検出することができる。

（実施例２）
図４を参照して、実施例２の駆動回路１１０について説明する。本実施例の駆動回路１１０は、実施例１の駆動回路１０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８は、電流センサＬ１を有しており、抵抗器Ｒ５の電圧降下を検出することに代えて（図１参照）、クランプ監視回路１８に流れる電流を直接的に検出する。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。

本実施例の構成によっても、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１１０によれば、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。

（実施例３）
図５を参照して、実施例３の駆動回路１２０について説明する。本実施例の駆動回路１２０は、実施例１、２の駆動回路１０、１１０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８は、コンパレータＵ３を有しており、この点では実施例１の駆動回路１０と共通する。しかしながら、本実施例では、コンパレータＵ３の二つの入力端子が、クランプ回路１６のダイオードＤ１の両端にそれぞれ接続されており、ダイオードＤ１に生じる順電圧が検出されるように構成されている。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。なお、図５において図示省略されているように、本実施例のクランプ回路１６は、抵抗器Ｒ５（図１参照）を必ずしも備える必要はない。

本実施例の構成によっても、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１２０においても、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。

（実施例４）
図６を参照して、実施例４の駆動回路１３０について説明する。本実施例の駆動回路１３０は、実施例１の駆動回路１０と比較して、ゲート制御回路１２の構成が変更されている。また、ゲート制御回路１２の変更に伴って、クランプ回路１６の構成も変更されている。本実施例におけるゲート制御回路１２は、ＭＯＳＦＥＴ２をターンオンさせるオン電圧として、ゲート電源電圧をＭＯＳＦＥＴ２のゲートへそのまま印加するように構成されている。それに伴い、クランプ回路１６は、ダイオードＤ１及び抵抗器Ｒ５を介して、ＭＯＳＦＥＴ２のゲートをゲート電源電圧へ接続するように構成されている。このような構成によっても、クランプ回路１６は、ゲート電圧Ｖｇの上昇を抑制することができるとともに、クランプ監視回路１８は、抵抗器Ｒ５における電圧降下を監視することによって、クランプ回路１６によるゲートの放電を検出することができる。その他の構成については、実施例１の駆動回路１０と同一であることから、同一の符号を付すことによって重複する説明は省略する。

本実施例の構成によっても、タイプ２の短絡が発生したときに、クランプ回路１６によるゲートの放電がクランプ監視回路１８によって検出され、実施例１の駆動回路１０と同様に、第２短絡検出回路２０から第２短絡検出信号Ｅ２が出力される。従って、本実施例の駆動回路１３０においても、クランプ回路１６によってゲート電圧Ｖｇの上昇を抑制することができるとともに、ＭＯＳＦＥＴ２に流れる電流Ｉ１を監視するだけの場合よりも、上下のアームに生じた短絡を早期に検出することができる。

（実施例５）
図７を参照して、実施例５の駆動回路１４０について説明する。本実施例の駆動回路１４０は、実施例４の駆動回路１３０と比較して、クランプ監視回路１８の構成が変更されている。本実施例におけるクランプ監視回路１８では、コンパレータＵ３の二つの入力端子が、クランプ回路１６のダイオードＤ１の両端にそれぞれ接続されており、ダイオードＤ１に生じる順電圧が検出されるように構成されている。その他の構成については、実施例６の駆動回路１３０と同一であることから、同一の符号を付すことによって重複する説明は省略する。なお、図７において図示省略されているように、本実施例のクランプ回路１６は、抵抗器Ｒ５（図６参照）を必ずしも備える必要はない。

以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：ＭＯＳＦＥＴ
１０、１１０、１２０、１３０、１４０：ＭＯＳＦＥＴ２の駆動回路
１２：ゲート制御回路
１４：第１短絡検出回路
１６：クランプ回路
１８：クランプ監視回路
２０：第２短絡検出回路
ＡＮＤ１：論理積回路
Ｃ１、Ｃ２：キャパシタ
Ｄ１：ダイオード
Ｅ１：第１短絡検出信号
Ｅ２：第２短絡検出信号
Ｉ１：ＭＯＳＦＥＴ２に流れる電流
ＩＲ５：抵抗器Ｒ５に流れる電流
Ｌ１：電流センサ
Ｍ１：メイン素子
Ｍ２：センス素子
ＯＲ１：論理和回路
Ｐ：プロセッサ
Ｒ１−Ｒ９：抵抗器
Ｓ１−Ｓ３：トランジスタ
Ｕ１−Ｕ４：コンパレータ
Ｕ５：処理回路
Ｖｄ：ドレイン電圧
Ｖｇ：ゲート電圧
Ｖｓ：ノイズが除去されたセンス電圧
Ｖｓｓ：センス電圧
ｖｒｅｆ１：第１参照電圧
ｖｒｅｆ２：第２参照電圧
ｖｔｓｃ：制限電流に対応する電圧

Claims

電力変換回路の上アーム又は下アームに設けられたスイッチング素子の駆動回路であって、
外部から入力されるオン指令及びオフ指令に応じて、前記スイッチング素子のゲート電圧をオン電圧とオフ電圧との間で制御するゲート制御回路と、
前記スイッチング素子に流れる電流が所定の制限電流を上回るときに、第１短絡検出信号を出力する第１短絡検出回路と、
前記スイッチング素子のゲートに接続されており、前記スイッチング素子の前記ゲート電圧が、前記オン電圧以上である所定の制限電圧を上回るときに、前記ゲートを放電させるクランプ回路と、
前記クランプ回路による前記ゲートの放電を検出するクランプ監視回路と、
外部から前記オン指令が入力されており、かつ、その入力が開始されてから所定時間が経過した以降において、前記クランプ監視回路が前記ゲートの放電を検出したときに、第２短絡検出信号を出力する第２短絡検出回路と、
を備え、
前記ゲート制御回路は、前記第１短絡検出信号と前記第２短絡検出信号の少なくとも一方が出力され、かつ、前記オン指令が入力されているときに、前記スイッチング素子の前記ゲート電圧を前記オフ電圧に調整する、駆動回路。