JP2014207823A - 駆動対象スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】スイッチング素子Ｓ￥＃の信頼性の低下を好適に回避することのできる駆動対象スイッチング素子の駆動回路を提供する。【解決手段】スイッチング素子Ｓ￥＃のゲートには、第１の遮断用抵抗体３４ａ及び第１の遮断用スイッチング素子３６ａを介してスイッチング素子Ｓ￥＃のエミッタが接続されている。また、スイッチング素子Ｓ￥＃のゲートには、第２の遮断用抵抗体３４ｂ及び第２の遮断用スイッチング素子３６ｂを介してエミッタが接続されている。ここでは、第１の遮断用抵抗体３４ａの抵抗値Ｒａが第２の遮断用抵抗体３４ｂの抵抗値Ｒｂよりも高く設定されている。こうした構成において、スイッチング素子Ｓ￥＃がフルオン状態とされる状況下においてソフト遮断処理が行われる場合、第１の遮断用スイッチング素子３６ａをオン操作してかつ、第２の遮断用スイッチング素子３６ｂをオフ操作する。【選択図】 図２

Description

本発明は、過電流保護回路を備える駆動対象スイッチング素子の駆動回路に関する。

この種の駆動回路としては、例えば下記特許文献１に見られるように、半導体スイッチング素子（ＩＧＢＴ）の入出力端子間に流れる電流（コレクタ電流）が閾値電流を超えた場合、ゲート電圧を低下させることでコレクタ電流を強制的に遮断する過電流保護回路を備えるものが知られている。

特許第３３６７６９９号公報

ここで、本発明者らは、過電流保護回路を、直流電源に並列接続された高電位側スイッチング素子及び低電位側スイッチング素子の直列接続体を備える電力変換回路（例えば３相インバータ）に採用することを考えた。そして、本発明者らは、高電位側スイッチング素子及び低電位側スイッチング素子のうち一方がフルオン状態とされる状況下において他方がショート故障する上下アーム短絡が生じる場合、過電流保護回路によってコレクタ電流を強制的に遮断すると、サージ電圧が過度に高くなる事態に直面した。サージ電圧が過度に高くなると、高電位側スイッチング素子及び低電位側スイッチング素子の信頼性が低下するおそれがある。

本発明は、上記課題を解決するためになされたものであり、その目的は、駆動対象スイッチング素子の信頼性の低下を好適に回避することのできる駆動対象スイッチング素子の駆動回路を提供することにある。

上記課題を解決すべく、請求項１記載の発明は、駆動対象スイッチング素子（Ｓ￥＃）の入出力端子間に流れる電流を検出する電流検出手段（Ｓｔ，３８）と、前記電流検出手段によって検出された電流が閾値を超えたことを条件として、前記駆動対象スイッチング素子を強制的にオフ状態に切り替える強制オフ手段と、を備える。こうした構成を前提として、請求項１記載の発明は、前記駆動対象スイッチング素子がフルオン状態とされる場合において前記電流検出手段によって検出された電流が前記閾値を超えたことを条件として、前記強制オフ手段によって強制的にオフ状態に切り替える場合に生じるサージ電圧の抑制度合いが、前記駆動対象スイッチング素子がフルオン状態とされない場合に前記強制オフ手段によって強制的にオフ状態に切り替えるときに生じるサージ電圧の抑制度合いよりも大きくなるように、前記強制オフ手段による強制的なオフ状態への切替手法を変更する処理を行う処理手段、を備えることを特徴とする。

駆動対象スイッチング素子がフルオン状態とされる場合に駆動対象スイッチング素子に流れる過電流は、駆動対象スイッチング素子がフルオン状態とされていない場合に駆動対象スイッチング素子に流れる過電流よりも大きい。また、強制オフ手段によって駆動対象スイッチング素子を強制的にオフ状態に切り替える場合における駆動対象スイッチング素子に流れる過電流が大きいほど、上記強制的にオフ状態に切り替える場合に生じるサージ電圧が高くなる。このため、駆動対象スイッチング素子がフルオン状態とされてかつ駆動対象スイッチング素子に過電流が流れる場合において、駆動対象スイッチング素子を強制的にオフ状態に切り替えると、サージ電圧が過度に高くなる。その結果、駆動対象スイッチング素子の信頼性が低下するおそれがある。

そこで、上記発明では、処理手段を備えた。このため、駆動対象スイッチング素子がフルオン状態とされる場合に駆動対象スイッチング素子に過電流が流れるときであっても、強制オフ手段によって強制的にオフ状態に切り替える場合に生じるサージ電圧を抑制することができる。これにより、駆動対象スイッチング素子の信頼性の低下を好適に回避することができる。

第１の実施形態にかかるモータ制御システムの構成図。 同実施形態にかかるドライブユニットの構成図。 Ｔｙｐｅ１の上下アーム短絡時におけるコレクタ電流等の推移を示すタイムチャート。 Ｔｙｐｅ２の上下アーム短絡時におけるコレクタ電流等の推移を示すタイムチャート。 第１の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第２の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第３の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第４の実施形態にかかるドライブユニットの構成図。 同実施形態にかかる充放電処理の手順を示すフローチャート。 第５の実施形態にかかるソフト遮断処理の手順を示すフローチャート。

（第１の実施形態）
以下、本発明にかかる駆動対象スイッチング素子の駆動回路を車載主機として回転機及び内燃機関を備えるハイブリッド車両に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に示すように、モータジェネレータ１０は、車載主機であり、図示しない駆動輪に連結されている。モータジェネレータ１０は、インバータＩＶを介して「直流電源」としての高電圧バッテリ１２に接続されている。高電圧バッテリ１２の出力電圧は、例えば百Ｖ以上である。なお、高電圧バッテリ１２及びインバータＩＶの間には、高電圧バッテリ１２の出力電圧を昇圧してインバータＩＶに印加する図示しない昇圧コンバータが備えられている。

インバータＩＶは、高電位側（上アーム側）のスイッチング素子Ｓ￥ｐ（￥＝ｕ，ｖ，ｗ）及び低電位側（下アーム側）のスイッチング素子Ｓ￥ｎの直列接続体を備えている。詳しくは、インバータＩＶは、３組のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎの直列接続体を備え、スイッチング素子Ｓ￥ｐ，Ｓ￥ｎの接続点は、モータジェネレータ１０の￥相に接続されている。ちなみに、本実施形態では、上記スイッチング素子Ｓ￥＃（＃＝ｐ，ｎ）として、電圧制御形の半導体スイッチング素子が用いられ、より具体的には、ＩＧＢＴが用いられている。そして、スイッチング素子Ｓ￥＃には、フリーホイールダイオードＤ￥＃が逆並列に接続されている。なお、本実施形態において、スイッチング素子Ｓ￥＃が「駆動対象スイッチング素子」に相当する。

制御装置１４は、低電圧バッテリ１６を電源し、マイコンを主体として構成されている。制御装置１４は、モータジェネレータ１０の制御量（例えばトルク）をその指令値に制御すべく、インバータＩＶを操作する。詳しくは、制御装置１４は、インバータＩＶを構成するスイッチング素子Ｓ￥＃を操作すべく、操作信号ｇ￥＃を生成してドライブユニットＤＵに出力する。ここで、高電位側の操作信号ｇ￥ｐと、対応する低電位側の操作信号ｇ￥ｎとは、互いに相補的な信号となっている。すなわち、高電位側のスイッチング素子Ｓ￥ｐと、対応する低電位側のスイッチング素子Ｓ￥ｎとは、交互にオン状態とされる。

インターフェース１８は、高電圧バッテリ１２、インバータＩＶ及びモータジェネレータ１０を備える高電圧システムと、低電圧バッテリ１６及び制御装置１４を備える低電圧システムとの間を電気的に絶縁しつつ、これらシステム間の信号の伝達を行う機能を有する。本実施形態において、インターフェース１８は、光絶縁素子（フォトカプラ）を備えている。

続いて、図２を用いて、インバータＩＶの備えるドライブユニットＤＵの構成について説明する。

図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０、及び所定の出力電圧Ｖｏｍ（例えば１５Ｖ）を有する定電圧電源２２を備えている。詳しくは、定電圧電源２２は、ドライブＩＣ２０の第１の端子Ｔ１を介してＰチャネルＭＯＳＦＥＴ（以下、充電用スイッチング素子２４）のソースに接続されている。充電用スイッチング素子２４のドレインは、ドライブＩＣ２０の第２の端子Ｔ２、及び充電用抵抗体２６を介してスイッチング素子Ｓ￥＃の開閉制御端子（ゲート）に接続されている。

スイッチング素子Ｓ￥＃のゲートは、また、放電用抵抗体２８、ドライブＩＣ２０の第３の端子Ｔ３及びＮチャネルＭＯＳＦＥＴ（以下、放電用スイッチング素子３０）を介してスイッチング素子Ｓ￥＃の出力端子（エミッタ）に接続されている。ここで、本実施形態において、ゲートから、放電用抵抗体２８、第３の端子Ｔ３及び放電用スイッチング素子３０を介してエミッタに至るまでの経路を、通常時においてスイッチング素子Ｓ￥＃をオフ状態に切り替えるために用いられる「通常時放電経路Ｌｄｉｓ」と称すこととする。ここで、通常時とは、オン操作指令又はオフ操作指令に基づき後述する充電処理又は放電処理が行われる時のことである。

スイッチング素子Ｓ￥＃のゲートは、さらに、ドライブＩＣ２０の第４の端子Ｔ４を介してクランプ回路３２に接続されている。クランプ回路３２は、ＮチャネルＭＯＳＦＥＴ（以下、クランプ用スイッチング素子３２ａ）、オペアンプ３２ｂ（高速オペアンプ）及び第1の電源３２ｃを備えている。詳しくは、第４の端子Ｔ４は、クランプ用スイッチング素子３２ａを介してエミッタに接続されている。また、第４の端子Ｔ４及びクランプ用スイッチング素子３２ａの接続点は、オペアンプ３２ｂの非反転入力端子に接続されている。オペアンプ３２ｂの反転入力端子は、第1の電源３２ｃの正極側に接続され、第1の電源３２ｃの負極側は、エミッタに接続されている。

ここで、第1の電源３２ｃの出力電圧（以下、クランプ電圧Ｖｃｌａｍｐ）は、例えば、スイッチング素子Ｓ￥＃の信頼性が短時間で過度に低下するような電流が流れない程度の電圧（例えば１２．５Ｖ）にスイッチング素子Ｓ￥＃の開閉制御端子の印加電圧（ゲート電圧）を制限する値に設定されている。本実施形態において、クランプ電圧は、具体的には、スイッチング素子Ｓ￥＃がオン状態に切り替わるスレッショルド電圧Ｖｔｈ以上の電圧であってかつゲート電圧Ｖｇｅの上限電圧（定電圧電源２２の出力電圧Ｖｏｍ）未満の電圧に設定されている。

スイッチング素子Ｓ￥＃のゲートは、第１の遮断用抵抗体３４ａ、ドライブＩＣ２０の第５の端子Ｔ５、及びＮチャネルＭＯＳＦＥＴ（以下、第１の遮断用スイッチング素子３６ａ）を介してエミッタに接続されている。また、スイッチング素子Ｓ￥＃のゲートは、第２の遮断用抵抗体３４ｂ、ドライブＩＣ２０の第６の端子Ｔ６、及びＮチャネルＭＯＳＦＥＴ（以下、第２の遮断用スイッチング素子３６ｂ）を介してエミッタに接続されている。

ちなみに、本実施形態において、ゲートから、第１の遮断用抵抗体３４ａ、第５の端子Ｔ５及び第１の遮断用スイッチング素子３６ａを介してエミッタに至るまでの経路が「第1の遮断用経路Ｌｃｕｔ１」に相当する。第１の遮断用経路Ｌｃｕｔ１は、第１の遮断用スイッチング素子３６ａのオン操作（閉操作）によって閉状態とされ、第１の遮断用スイッチング素子３６ａのオフ操作（開操作）によって開状態とされる。また、ゲートから、第２の遮断用抵抗体３４ｂ、第６の端子Ｔ６及び第２の遮断用スイッチング素子３６ｂを介してエミッタに至るまでの経路が「第２の遮断用経路Ｌｃｕｔ２」に相当する。第２の遮断用経路Ｌｃｕｔ２は、第２の遮断用スイッチング素子３６ｂのオン操作（閉操作）によって閉状態とされ、第２の遮断用スイッチング素子３６ｂのオフ操作（開操作）によって開状態とされる。さらに、第1の遮断用経路Ｌｃｕｔ１及び第２の遮断用経路Ｌｃｕｔ２が「ソフト遮断用経路」を構成する。

スイッチング素子Ｓ￥＃は、その入力端子（コレクタ）及びエミッタ間に流れる電流（以下、コレクタ電流Ｉｃ）と相関を有する微少電流（例えば、コレクタ電流Ｉｃの「１／１００００」）を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、抵抗体（センス抵抗３８）を介してエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗３８に電圧降下が生じるため、センス抵抗３８のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流と相関を有する電気的な状態量とすることができる。なお、本実施形態において、センス端子Ｓｔ及びセンス抵抗３８が「電流検出手段」を構成する。また、本実施形態では、エミッタ電位を「０」とし、センス抵抗３８の両端のうちセンス端子Ｓｔ側の電位がエミッタ電位よりも高い場合のセンス電圧Ｖｓｅを正と定義する。

センス電圧Ｖｓｅは、ドライブＩＣ２０の第７の端子Ｔ７を介してコンパレータ４０の非反転入力端子に印加される。コンパレータ４０の反転入力端子には、第２の電源４２の出力電圧（以下、短絡閾値ＳＣ）が印加される。本実施形態において、第２の電源４２の出力電圧は、上下アーム短絡が生じる場合のコレクタ電流Ｉｃに対応するセンス電圧Ｖｓｅに設定されている。なお、コンパレータ４０の出力信号Ｓｉｇは、ドライブＩＣ２０の備える駆動制御部４４に入力される。

ここで、本実施形態において、短絡閾値ＳＣを設定する場合の上下アーム短絡とは、高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎのうち一方がショート故障する状況下において、他方がオフ状態からオン状態に切り替えられることでこれらスイッチング素子Ｓ￥ｐ，スイッチング素子Ｓ￥ｎの双方がオン状態とされ、スイッチング素子Ｓ￥＃の過電流（短絡電流）の流通経路が形成されることをいう。以下、この上下アーム短絡を「Ｔｙｐｅ１」の上下アーム短絡と称すこととする。なお、本実施形態において、スイッチング素子Ｓ￥＃のオン状態とは、ゲート電圧Ｖｇｅがスレッショルド電圧Ｖｔｈ以上となる状態のことである。

上記充電用スイッチング素子２４及び放電用スイッチング素子３０は、駆動制御部４４によって操作される。駆動制御部４４は、ドライブＩＣ２０の第８の端子Ｔ８を介して入力される上記操作信号ｇ￥＃に基づき、充電用スイッチング素子２４と放電用スイッチング素子３０とを交互にオンオフ操作することでスイッチング素子Ｓ￥＃を駆動する。詳しくは、操作信号ｇ￥＃がオン操作指令となることで、放電用スイッチング素子３０をオフ操作し、また、充電用スイッチング素子２４をオン操作する充電処理を行う。これにより、スイッチング素子Ｓ￥＃がオン状態に切り替えられる。一方、操作信号ｇ￥＃がオフ操作指令となることで、放電用スイッチング素子３０をオン操作に切り替え、また、充電用スイッチング素子２４をオフ操作に切り替える放電処理を行う。これにより、スイッチング素子Ｓ￥＃がオフ状態に切り替えられる。

駆動制御部４４は、さらに、第２の端子Ｔ２を介して入力されるゲート電圧Ｖｇｅや、第７の端子Ｔ７を介して入力されるセンス電圧Ｖｓｅ等に基づき、過電流保護処理を行う。この処理は、クランプ処理と、ソフト遮断処理とを含む処理である。

まず、クランプ処理について説明すると、この処理は、操作信号ｇ￥＃がオン操作指令とされて充電処理が行われる状況下、ゲート電圧Ｖｇｅが定電圧電源２２の出力電圧Ｖｏｍに到達する以前において、クランプフィルタ時間（例えば１．６μｓｅｃ）に渡ってオペアンプ３２ｂにイネーブル信号を出力することでクランプ用スイッチング素子３２ａを操作する処理である。この処理によれば、例えば、上下アーム短絡が生じる場合において、後述するソフト遮断処理によってスイッチング素子Ｓ￥＃がオフ状態に切り替えられるまでにスイッチング素子Ｓ￥＃に流れるコレクタ電流Ｉｃを制限することができる。

続いて、ソフト遮断処理について説明する。この処理は、コンパレータ４０の出力信号Ｓｉｇの論理が「Ｈ」となる期間が短絡フィルタ時間Ｔｓｃ（「規定時間」に相当）継続されたと判断された場合、充電用スイッチング素子２４及び放電用スイッチング素子３０をオフ操作してかつ、第１の遮断用スイッチング素子３６ａ又は第２の遮断用スイッチング素子３６ｂをオン操作する処理である。ソフト遮断処理の実行により、スイッチング素子Ｓ￥＃が強制的にオフ状態とされ、コレクタ電流Ｉｃの流通が遮断される。

ここで、第１，第２の遮断用抵抗体３４ａ，３４ｂは、ゲート電荷の放電経路の抵抗値を高抵抗とするための部材である。第１，第２の遮断用抵抗体３４ａ，３４ｂは、コレクタ電流Ｉｃが過大である状況下にあっては、スイッチング素子Ｓ￥＃をオン状態からオフ状態へと切り替える速度、換言すればスイッチング素子Ｓ￥＃の遮断速度を高くすると、サージ電圧が過大となるおそれがあることに鑑みて設けられる。本実施形態では、第１の遮断用抵抗体３４ａの抵抗値Ｒａは、第２の遮断用抵抗体３４ｂの抵抗値Ｒｂよりも高く設定され、第２の遮断用抵抗体３４ｂの抵抗値Ｒｂは、放電用抵抗体２８の抵抗値Ｒｄｉｓよりも高く設定されている。これにより、第1の遮断用経路Ｌｃｕｔ１の抵抗値は、第２の遮断用経路Ｌｃｕｔ２の抵抗値よりも高く設定され、第２の遮断用経路Ｌｃｕｔ２の抵抗値は、通常時放電経路Ｌｄｉｓの抵抗値よりも高く設定されることとなる。

続いて、上記ソフト遮断処理について更に説明する。

本実施形態では、スイッチング素子Ｓ￥＃がフルオン状態とされているか否かによって、ソフト処断処理によるスイッチング素子Ｓ￥＃の強制的なオフ状態への切替手法を変更する。詳しくは、スイッチング素子Ｓ￥＃がフルオン状態とされていない場合にソフト遮断処理が行われるとき、ゲート電荷の放電経路として第２の遮断用経路Ｌｃｕｔ２を用いるべく、第２の遮断用スイッチング素子３６ｂをオン操作してかつ第１の遮断用スイッチング素子３６ａをオフ操作する。一方、スイッチング素子Ｓ￥＃がフルオン状態とされる場合にソフト遮断処理が行われるとき、ゲート電荷の放電経路として第１の遮断用経路Ｌｃｕｔ１を用いるべく、第１の遮断用スイッチング素子３６ａをオン操作してかつ第２の遮断用スイッチング素子３６ｂをオフ操作する。

ここで、スイッチング素子Ｓ￥＃のフルオン状態とは、ゲート電圧Ｖｇｅがスレッショルド電圧Ｖｔｈよりも十分高い電圧となる状態のことであり、より具体的には、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐよりも高い電圧となる状態のことである。特に本実施形態では、フルオン状態を、ゲート電圧Ｖｇｅが定電圧電源２２の出力電圧Ｖｏｍ近傍となる状態、又はゲート電圧Ｖｇｅが上記出力電圧Ｖｏｍ以上となる状態とする。

スイッチング素子Ｓ￥＃がフルオン状態であるか否かに応じてソフト遮断用経路を使い分けるのは、Ｔｙｐｅ１の上下アーム短絡に加えて、Ｔｙｐｅ２の上下アーム短絡が生じる場合に備えるためである。ここで、Ｔｙｐｅ２の上下アーム短絡とは、高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎのうち一方がフルオン状態とされる状況下において、他方がショート故障することによって生じる上下アーム短絡のことである。以下、Ｔｙｐｅ１，Ｔｙｐｅ２の上下アーム短絡について詳述した後、本実施形態にかかるソフト遮断処理について詳述する。

図３及び図４を用いて、Ｔｙｐｅ1，Ｔｙｐｅ２の上下アーム短絡について説明する。ここで、図３及び図４は、低電位側のスイッチング素子Ｓ￥ｎのゲート電圧Ｖｇｅｎ，コレクタ電流Ｉｃｎ，コレクタ及びエミッタ間電圧Ｖｃｅｎ，損失Ｗｎ（コレクタ電流Ｉｃｎとコレクタ及びエミッタ間電圧Ｖｃｅｎとの積算値）と、高電位側のスイッチング素子Ｓ￥ｐのコレクタ及びエミッタ間電圧Ｖｃｅｐの推移を示す。なお、図３及び図４では、低電位側のスイッチング素子Ｓ￥ｎがフルオン状態とされる状況下、高電位側のスイッチング素子Ｓ￥ｐがショート故障することでＴｙｐｅ２の上下アーム短絡が生じる場合を例示している。また、図３及び図４において、ソフト遮断処理で用いられるソフト遮断用経路の抵抗値は互いに同一であるとする。

さらに、図３及び図４において、ゲート電圧Ｖｇｅｎに関する図面上の単位長さあたりの量（縦軸スケール）は互いに同一である。加えて、図４のコレクタ電流Ｉｃｎ、並びにコレクタ及びエミッタ間電圧Ｖｃｅｎ，Ｖｃｅｐに関する縦軸スケールは、図３のコレクタ電流Ｉｃｎ等に関する縦軸スケールよりも大きい。

まず、図３を用いて、Ｔｙｐｅ１の上下アーム短絡について説明する。

図示されるように、高電位側のスイッチング素子Ｓ￥ｐがショート故障する状況下、時刻ｔ１において低電位側のスイッチング素子Ｓ￥ｎがオン操作に切り替えられる。これにより、ゲート電圧Ｖｇｅｎが上昇し始める。その後、クランプ処理によってゲート電圧Ｖｇｅｎがクランプ電圧Ｖｃｌａｍｐで制限される。

ゲート電圧Ｖｇｅｎがクランプ電圧Ｖｃｌａｍｐで制限される状況下、コンパレータ４０の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」になると駆動制御部４４によって判断される。これにより、時刻ｔ２においてソフト遮断処理によってゲート電圧Ｖｇｅｎが低下し始める。その後、スイッチング素子Ｓ￥＃が強制的にオフ状態に切り替えられる。

続いて、図４を用いて、Ｔｙｐｅ２の上下アーム短絡について説明する。

図示されるように、低電位側のスイッチング素子Ｓ￥ｎがフルオン状態とされる状況下、時刻ｔ１において高電位側のスイッチング素子Ｓ￥ｐがショート故障する。これにより、高電位側，低電位側のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎに短絡電流が流れ始める。

その後、時刻ｔ２においてソフト遮断処理によってゲート電圧Ｖｇｅｎが低下し始め、スイッチング素子Ｓ￥＃が強制的にオフ状態に切り替えられる。ただし、スイッチング素子Ｓ￥＃がフルオン状態とされていたことから、強制的にオフ状態に切り替えられる場合のコレクタ電流Ｉｃｎは、Ｔｙｐｅ１の上下アーム短絡が生じる状況下において強制的にオフ状態に切り替えられる場合のコレクタ電流Ｉｃｎよりも大きい。このため、Ｔｙｐｅ２の上下アーム短絡が生じる場合にソフト遮断処理によって強制的にオフ状態に切り替えられるときに生じるサージ電圧（例えば１３００Ｖ）は、Ｔｙｐｅ１の上下アーム短絡が生じる場合のサージ電圧（例えば８８０Ｖ）よりも高い。したがって、Ｔｙｐｅ２の上下アーム短絡時においてソフト遮断処理によってスイッチング素子Ｓ￥＃を強制的にオフ状態に切り替えると、スイッチング素子Ｓ￥＃の信頼性が低下し得る。

ここで、Ｔｙｐｅ２の上下アーム短絡が生じる場合における損失Ｗｎの時間積分値である短絡エネルギ（例えば０．８Ｊ）は、Ｔｙｐｅ１の上下アーム短絡が生じる場合における短絡エネルギ（例えば０．３８Ｊ）よりも小さい。これは、図３及び図４に示すように、ソフト遮断処理が行われる状況下において、Ｔｙｐｅ２の上下アーム短絡が生じる場合のコレクタ及びエミッタ間電圧Ｖｃｅｎが、Ｔｙｐｅ１の上下アーム短絡が生じる場合のコレクタ及びエミッタ間電圧Ｖｃｅｎよりも低い傾向にあるためである。ここで、Ｔｙｐｅ２の上下アーム短絡が生じる場合のコレクタ及びエミッタ間電圧Ｖｃｅｎが低いのは、Ｔｙｐｅ２の上下アーム短絡が生じる場合、高電圧バッテリ１２の出力電圧ＶＨの多くが高電位側のスイッチング素子Ｓ￥＃に印加されるためである。

以上説明したように、Ｔｙｐｅ２の上下アーム短絡が生じる場合における短絡エネルギは、Ｔｙｐｅ１の上下アーム短絡が生じる場合における短絡エネルギよりも小さい。このため、Ｔｙｐｅ２の上下アーム短絡が生じる場合におけるスイッチング素子Ｓ￥＃の短絡エネルギは、その許容上限値に対して余裕があると考えられる。また、ソフト遮断処理によるゲート電荷の放電速度を低くするほど、短絡エネルギが増大するものの、サージ電圧が低下する。これらの点に着目すれば、Ｔｙｐｅ２の上下アーム短絡が生じる場合において、ゲート電荷の放電速度を低下させることで、短絡エネルギをその許容上限値以下としつつ、サージ電圧を低下させることができる。そこで、本実施形態では、以下に説明するソフト遮断処理を行うことで、スイッチング素子Ｓ￥＃の信頼性の低下の回避を図る。

図５に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部４４によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部４４は、ハードウェアである。このため、図５に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ１０において、ゲート電圧Ｖｇｅが規定電圧Ｖβ以上であるか否かを判断する。ここで、本実施形態において、規定電圧Ｖβは、定電圧電源２２の出力電圧Ｖｏｍ未満であってかつクランプ電圧Ｖｃｌａｍｐよりも高い電圧（例えば１３〜１４Ｖ）に設定されている。この処理は、スイッチング素子Ｓ￥＃がフルオン状態とされているか否かを判断するための処理である。

ステップＳ１０において否定判断された場合には、ステップＳ１２に進み、判定フラグＦの値を「０」とする。ここで、判定フラグＦは、「０」によってスイッチング素子Ｓ￥＃がフルオン状態とされていないことを示し、「１」によってフルオン状態とされていることを示す。

一方、上記ステップＳ１０において肯定判断された場合には、ステップＳ１４に進み、判定フラグＦの値を「１」とする。

ステップＳ１２、Ｓ１４の処理が完了した場合には、ステップＳ１６に進み、コンパレータ４０の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」となったか否かを判断する。ステップＳ１６において肯定判断された場合には、ステップＳ１８に進み、判定フラグＦの値が「１」であるか否かを判断する。

ステップＳ１８において否定判断された場合には、ステップＳ２０に進み、第２の遮断用スイッチング素子３６ｂをオン操作に切り替えてかつ、充電用スイッチング素子２４及び放電用スイッチング素子３０及び第１の遮断用スイッチング素子３６ａをオフ操作に切り替える。

一方、上記ステップＳ１８において肯定判断された場合には、スイッチング素子Ｓ￥＃がフルオン状態であると判断し、ステップＳ２２に進む。ステップＳ２２では、第１の遮断用スイッチング素子３６ａをオン操作に切り替えてかつ、充電用スイッチング素子２４、放電用スイッチング素子３０及び第２の遮断用スイッチング素子３６ｂをオフ操作に切り替える。これにより、ゲート電荷の放電に用いられる電気経路の抵抗値が増大し、ゲート電荷の放電速度を低下させることができる。したがって、サージ電圧の抑制度合いを大きくすることができる。

ちなみに、本実施形態において、ステップＳ１６〜Ｓ２２の処理が「強制オフ手段」を構成する。また、本実施形態において、ステップＳ１８〜Ｓ２２の処理が「処理手段」を構成する。

ステップＳ２０、Ｓ２２の処理が完了した場合には、ステップＳ２４に進み、フェール信号ＦＬを出力する処理を行う。フェール信号ＦＬは、先の図２に示すドライブＩＣ２０の第９の端子Ｔ９を介して低電圧システム（制御装置１４）に出力される。このフェール信号ＦＬにより、インバータＩＶのシャットダウンが行われる。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２４の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明したように、本実施形態では、スイッチング素子Ｓ￥＃がフルオン状態とされる場合においてソフト遮断処理が行われるとき、ゲート電荷の放電に用いる電気経路を第２の遮断用経路Ｌｃｕｔ２から第1の遮断用経路Ｌｃｕｔ１に変更した。このため、ゲート電荷の放電速度を低下させることができ、サージ電圧の抑制度合いを大きくすることができる。これにより、スイッチング素子Ｓ￥＃の信頼性の低下を好適に回避することができる。すなわち、本実施形態によれば、Ｔｙｐｅ１の上下アーム短絡又はＴｙｐｅ２の上下アーム短絡に応じたスイッチング素子Ｓ￥＃の過電流保護手法を適切に選択することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断処理手法を変更する。

図６に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図６において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、本実施形態では、第２の遮断用経路Ｌｃｕｔ２が除去されている。これに伴い、第２の遮断用抵抗体３４ｂ及び第２の遮断用スイッチング素子３６ｂも除去されている。ただし、図６では、第２の遮断用経路Ｌｃｕｔ２が除去されたことに伴いドライブＩＣ２０の端子が１つ減少しているものの、ドライブＩＣ２０の端子の符号については、先の図２から変更していない。

図７に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部４４によって例えば所定周期で繰り返し実行される。なお、図７において、先の図５に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部４４は、ハードウェアである。このため、図７に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１８において否定判断された場合には、スイッチングＳ￥＃がフルオン状態とされていないと判断し、ステップＳ２０ａに進む。ステップＳ２０ａでは、第１の遮断用スイッチング素子３６ａをフルオン状態としてかつ、充電用スイッチング素子２４及び放電用スイッチング素子３０をオフ操作に切り替える。本実施形態において、第１の遮断用スイッチング素子３６ａのフルオン状態とは、第１の遮断用スイッチング素子３６ａがオン操作される場合の第１の遮断用スイッチング素子３６ａの開閉制御端子の印加電圧（ゲート電圧）を、非飽和領域で第１の遮断用スイッチング素子３６ａを駆動させる電圧に設定する状態である。ここで、非飽和領域とは、第１の遮断用スイッチング素子３６ａのドレイン及びソース間電圧Ｖｄｓとドレイン電流Ｉｄが関係付けられた出力特性において、ドレイン及びソース間電圧Ｖｄｓの上昇に伴ってドレイン電流Ｉｄが増大する領域のことである。第１の遮断用スイッチング素子３６ａが非飽和領域で駆動されると、第１の遮断用スイッチング素子３６ａのオン抵抗は略０とされる。

一方、上記ステップＳ１８において肯定判断された場合には、スイッチング素子Ｓ￥＃がフル状態とされていると判断し、ステップＳ２２ａに進む。ステップＳ２２ａでは、第１の遮断用スイッチング素子３６ａをハーフオン状態としてかつ、充電用スイッチング素子２４及び放電用スイッチング素子３０をオフ操作に切り替える。この処理は、第１の遮断用スイッチング素子３６ａのゲート電圧の調整によって第１の遮断用スイッチング素子３６ａのオン抵抗を増大させるための処理である。本実施形態において、第１の遮断用スイッチング素子３６ａのハーフオン状態とは、第１の遮断用スイッチング素子３６ａがオン操作される場合の第１の遮断用スイッチング素子３６ａのゲート電圧を、飽和領域で第１の遮断用スイッチング素子３６ａを駆動させる電圧に設定する状態である。ここで、飽和領域とは、上記出力特性において、第１の遮断用スイッチング素子３６ａのドレイン及びソース間電圧Ｖｄｓの大きさにかかわらずドレイン電流Ｉｄが一定となる領域のことである。第１の遮断用スイッチング素子３６ａが飽和領域で駆動されると、第１の遮断用スイッチング素子３６ａのオン抵抗が増大する。これにより、ソフト遮断処理が行われる場合におけるゲート電荷の放電速度を低下させることができる。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２４の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によっても、上記第1の実施形態で得られる効果と同様の効果を得ることができる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断処理手法を変更する。

図８に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部４４によって例えば所定周期で繰り返し実行される。なお、図８において、先の図５に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部４４は、ハードウェアである。このため、図８に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１８において否定判断された場合、ステップＳ２０ｂに進み、第１の遮断用スイッチング素子３６ａ及び第２の遮断用スイッチング素子３６ｂの双方をオン操作に切り替えてかつ、充電用スイッチング素子２４及び放電用スイッチング素子３０をオフ操作に切り替える。

一方、上記ステップＳ１８において肯定判断された場合には、ステップＳ２２ｂに進み、第２の遮断用スイッチング素子３６ｂをオン操作に切り替えてかつ、充電用スイッチング素子２４、放電用スイッチング素子３０及び第１の遮断用スイッチング素子３６ａをオフ操作に切り替える。これにより、ソフト遮断処理が行われる場合におけるゲート電荷の放電速度を低下させることができる。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２４の処理が完了した場合には、この一連の処理を一旦終了する。

ここで、上述したソフト遮断処理を採用したのは、以下に説明する理由のためである。

上記第１の実施形態の図５に示したソフト遮断処理によれば、操作信号ｇ￥＃がオン操作指令に切り替わった後、判定フラグＦの値が「１」に切り替えられるまでは、ソフト遮断処理によるオン操作対象として、第２の遮断用スイッチング素子３６ｂが選択される。一方、判定フラグＦの値が「０」に切り替わった後は、ソフト遮断処理によるオン操作対象として、第１の遮断用スイッチング素子３６ａが選択される。ここで、クランプ処理が完了した直後にＴｙｐｅ２の上下アーム短絡が生じる場合等、判定フラグＦの値が「０」から「１」に切り替わるタイミングを跨いでソフト遮断処理によってゲート電荷が放電され得る。この場合、第1，第２の遮断用スイッチング素子３６ａ，３６ｂの応答性等に起因して、判定フラグＦの値が切り替わるタイミング近傍において、第１，第２の遮断用スイッチング素子３６ａ，３６ｂの双方がオフ状態とされる動作が生じ得る。この動作が生じる期間においては、ゲート電荷の放電が中断されることとなる。

これに対し、本実施形態によれば、ソフト遮断処理によるゲート電荷の放電が一旦開始されれば、第２の遮断用スイッチング素子３６ｂが常にオン状態とされる。このため、判定フラグＦの値が切り替わるタイミング近傍においてゲート電荷の放電が中断されることを回避できる。これにより、ソフト遮断処理によってスイッチング素子Ｓ￥＃を適切にオフ状態に切り替えることができる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ドライブユニットＤＵの構成を変更する。

図９に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図９において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、本実施形態では、通常時放電経路Ｌｄｉｓが除去されている。これに伴い、放電用抵抗体２８及び放電用スイッチング素子３０も除去されている。ただし、図９では、通常時放電経路Ｌｄｉｓが除去されたことに伴いドライブＩＣ２０の端子が１つ減少しているものの、ドライブＩＣ２０の端子の符号については、先の図２から変更していない。

続いて、図１０を用いて、本実施形態にかかる充放電処理について説明する。ここで、図１０は、上記充放電処理の手順を示すフローチャートである。この処理は、駆動制御部４４によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部４４は、ハードウェアである。このため、図１０に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ４０において、操作信号ｇ￥＃がオフ操作指令であるか否かを判断する。

ステップＳ４０において否定判断された場合には、ステップＳ４２に進み、充電用スイッチング素子２４をオン操作してかつ、第１の遮断用スイッチング素子３６ａ及び第２の遮断用スイッチング素子３６ｂをオフ操作する充電処理を行う。

一方、上記ステップＳ４０において肯定判断された場合には、ステップＳ４４に進み、充電用スイッチング素子２４をオフ操作に切り替えてかつ、第１の遮断用スイッチング素子３６ａ及び第２の遮断用スイッチング素子３６ｂの双方をオン操作に切り替える放電処理を行う。ちなみに、本実施形態において、本ステップの処理が、通常時においてスイッチング素子Ｓ￥＃をオフ状態に切り替えるべく、第1，第２の遮断用スイッチング素子３６ａ，３６ｂの双方をオン操作する「放電操作手段」を構成する。

なお、ステップＳ４２、Ｓ４４の処理が完了した場合には、この一連の処理を一旦終了する。

続いて、本実施形態にかかるソフト遮断処理手法について説明する。

本実施形態にかかるソフト遮断処理は、上記第1の実施形態の図５に示した処理に準じた処理で行うことができる。詳しくは、図５のステップＳ２０の処理を、第２の遮断用スイッチング素子３６ｂをオン操作に切り替えてかつ、充電用スイッチング素子２４及び第１の遮断用スイッチング素子３６ａをオフ操作に切り替える処理に置き換える。また、図５のステップＳ２２の処理を、第１の遮断用スイッチング素子３６ａをオン操作に切り替えてかつ、充電用スイッチング素子２４及び第２の遮断用スイッチング素子３６ｂをオフ操作に切り替える処理に置き換える。

以上説明した本実施形態によれば、放電用抵抗体２８、放電用スイッチング素子３０、及びドライブＩＣ２０の端子の数を削減することができる。このため、Ｔｙｐｅ１の上下アーム短絡又はＴｙｐｅ２の上下アーム短絡に応じたスイッチング素子Ｓ￥＃の過電流保護手法を適切に選択しつつ、ドライブユニットＤＵのコストを低減することができる。

（第５の実施形態）
以下、第５の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断処理手法を変更する。なお、本実施形態において、ソフト遮断処理が行われる場合、第１の遮断用スイッチング素子３６ａはフルオン状態とされる。

図１１に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部４４によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部４４は、ハードウェアである。このため、図１１に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１０において否定判断された場合には、ステップＳ２６に進み、短絡フィルタ時間Ｔｓｃを第１の時間Ｔｓｃ１に設定する。

一方、上記ステップＳ１０において肯定判断された場合には、ステップＳ２８に進み、短絡フィルタ時間Ｔｓｃを、第１の時間Ｔｓｃ１よりも短い第２の時間Ｔｓｃ２に設定する。

ステップＳ２６、Ｓ２８の処理が完了した場合には、ステップＳ１６に進む。そして、ステップＳ１６において肯定判断された場合には、ステップＳ３０に進み、第１の遮断用スイッチング素子３６ａをオン操作に切り替えてかつ、充電用スイッチング素子２４及び放電用スイッチング素子３０をオフ操作する。その後、ステップＳ２４に進む。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２４の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、Ｔｙｐｅ２の上下アーム短絡が生じる場合に短絡フィルタ時間Ｔｓｃを短縮することができる。このため、Ｔｙｐｅ１の上下アーム短絡が生じる場合と比較して、センス電圧Ｖｓｅが短絡閾値ＳＣを超えてから、ソフト遮断処理によってゲート電荷を放電し始めるまでの時間を短縮することができる。これにより、ソフト遮断処理によってゲート電荷を放電し始める場合におけるコレクタ電流Ｉｃを低下させることができ、スイッチング素子Ｓ￥＃がオフ状態に切り替えられる場合に生じるサージ電圧を抑制することができる。すなわち、サージ電圧の抑制度合いを大きくすることができる。

このように、本実施形態によれば、Ｔｙｐｅ１の上下アーム短絡又はＴｙｐｅ２の上下アーム短絡に応じて短絡フィルタ時間Ｔｓｃを適切に設定することができ、ひいてはスイッチング素子Ｓ￥＃の信頼性の低下を好適に回避することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・「処理手段」としては、ソフト遮断用経路の抵抗値を増大させることで、ゲート電荷の放電速度を低下させる手段に限らず、例えば、以下（Ａ），（Ｂ）に説明する手段であってもよい。

（Ａ）先の図６において、第５の端子Ｔ５及び第１の遮断用スイッチング素子３６ａの接続点にスイッチング素子（例えばＭＯＳＦＥＴ）を介して電源を接続する。こうした構成において、上記スイッチング素子をオン操作して上記接続点に電荷を供給することで、ゲート電荷の放電速度を低下させてもよい。これは、上記接続点に電源から電荷を供給することで、ゲート電荷の放電が妨げられることを利用したものである。なお、この場合、第１の遮断用スイッチング素子３６ａをオン操作する場合のこの素子のゲート電圧は、非飽和領域で第１の遮断用スイッチング素子３６ａを駆動させる電圧に設定すればよい。

（Ｂ）先の図６において、第１の遮断用スイッチング素子３６ａのソースを、スイッチング素子Ｓ￥＃のエミッタ又はエミッタよりも高電位となる部位（例えば、エミッタ電位よりも高い電位を出力電位とする電源）のうちいずれかとを選択的に接続可能な通電操作式のスイッチング素子（例えばＭＯＳＦＥＴ）によって接続する。こうした構成において、上記スイッチング素子の通電操作により、第１の遮断用スイッチング素子３６ａのソース及び上記高電位となる部位を接続することで、ゲート電荷の放電速度を低下させてもよい。

・上記第３の実施形態において、第1の遮断用経路Ｌｃｕｔ１の抵抗値が第２の遮断用経路Ｌｃｕｔ２の抵抗値と同じであったり、第1の遮断用経路Ｌｃｕｔ１の抵抗値が第２の遮断用経路Ｌｃｕｔ２の抵抗値よりも低かったりしてもよい。

・上記各実施形態において、クランプ回路３２を除去し、クランプ処理を行わない制御ロジックを採用してもよい。

・「電流検出手段」としては、センス端子Ｓｔ及びセンス抵抗３８を備えるものに限らない。例えば、コレクタ及びエミッタ間電圧Ｖｃｅを検出する電圧検出手段（電圧センサ）を備え、電圧センサの検出値に基づきコレクタ電流Ｉｃを検出するものであってもよい。

・「駆動対象スイッチング素子」としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

３８…センス抵抗、Ｓｔ…センス端子、Ｓ￥＃…スイッチング素子。

Claims (9)

1. 駆動対象スイッチング素子（Ｓ￥＃）の入出力端子間に流れる電流を検出する電流検出手段（Ｓｔ，３８）と、
   前記電流検出手段によって検出された電流が閾値を超えたことを条件として、前記駆動対象スイッチング素子を強制的にオフ状態に切り替える強制オフ手段と、
   前記駆動対象スイッチング素子がフルオン状態とされる場合において前記電流検出手段によって検出された電流が前記閾値を超えたことを条件として、前記強制オフ手段によって強制的にオフ状態に切り替える場合に生じるサージ電圧の抑制度合いが、前記駆動対象スイッチング素子がフルオン状態とされない場合に前記強制オフ手段によって強制的にオフ状態に切り替えるときに生じるサージ電圧の抑制度合いよりも大きくなるように、前記強制オフ手段による強制的なオフ状態への切替手法を変更する処理を行う処理手段と、
   を備えることを特徴とする駆動対象スイッチング素子の駆動回路。
2. 前記処理手段は、前記変更する処理として、前記駆動対象スイッチング素子がフルオン状態とされる場合に前記強制オフ手段によって強制的にオフ状態に切り替えるときにおける前記駆動対象スイッチング素子の開閉制御端子の電荷の放電速度を、前記駆動対象スイッチング素子がフルオン状態とされない場合に前記強制オフ手段によって強制的にオフ状態に切り替えるときにおける前記放電速度よりも低下させる処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
3. 前記開閉制御端子に接続され、前記強制オフ手段によって強制的にオフ状態に切り替える場合に前記開閉制御端子の電荷の放電に用いられるソフト遮断用経路（Ｌｃｕｔ1，Ｌｃｕｔ２）を更に備え、
   前記処理手段は、前記ソフト遮断用経路の抵抗値を増大させることで、前記放電速度を低下させる処理を行うことを特徴とする請求項２記載の駆動対象スイッチング素子の駆動回路。
4. 前記ソフト遮断用経路は、
   第1の遮断用経路（Ｌｃｕｔ１）と、
   前記第1の遮断用経路よりも抵抗値の低い第２の遮断用経路（Ｌｃｕｔ２）と、
   を備え、
   前記強制オフ手段は、前記第２の遮断用経路を用いて前記電荷を放電させることで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記電荷の放電に用いる電気経路を前記第２の遮断用経路から前記第1の遮断用経路に変更することで、前記放電速度を低下させる処理を行うことを特徴とする請求項３記載の駆動対象スイッチング素子の駆動回路。
5. 前記ソフト遮断用経路（Ｌｃｕｔ1）に設けられ、該ソフト遮断用経路を開閉すべく通電操作される遮断用スイッチング素子（３６ａ）を更に備え、
   前記強制オフ手段は、前記遮断用スイッチング素子をオン操作することで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記遮断用スイッチング素子のオン抵抗を増大させることで、前記放電速度を低下させる処理を行うことを特徴とする請求項３記載の駆動対象スイッチング素子の駆動回路。
6. 前記ソフト遮断用経路は、
   第1の遮断用経路（Ｌｃｕｔ1）と、
   第２の遮断用経路（Ｌｃｕｔ2）と、
   を備え、
   前記第1の遮断用経路に設けられ、該第1の遮断用経路を開閉すべく通電操作される第1の遮断用スイッチング素子（３６ａ）と、
   前記第２の遮断用経路に設けられ、該第２の遮断用経路を開閉すべく通電操作される第２の遮断用スイッチング素子（３６ｂ）と、
   を更に備え、
   前記強制オフ手段は、前記第1の遮断用スイッチング素子及び前記第２の遮断用スイッチング素子の双方をオン操作することで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記第1の遮断用スイッチング素子及び前記第２の遮断用スイッチング素子の双方からこれら素子のいずれか一方に前記強制オフ手段によるオン操作対象を変更することで、前記放電速度を低下させる処理を行うことを特徴とする請求項３記載の駆動対象スイッチング素子の駆動回路。
7. 前記ソフト遮断用経路は、
   第1の遮断用経路（Ｌｃｕｔ1）と、
   前記第1の遮断用経路よりも抵抗値の低い第２の遮断用経路（Ｌｃｕｔ２）と、
   を備え、
   前記第1の遮断用経路に設けられ、該第1の遮断用経路を開閉すべく通電操作される第1の遮断用スイッチング素子（３６ａ）と、
   前記第２の遮断用経路に設けられ、該第２の遮断用経路を開閉すべく通電操作される第２の遮断用スイッチング素子（３６ｂ）と、
   通常時において前記駆動対象スイッチング素子をオフ状態に切り替えるべく、前記第1の遮断用スイッチング素子及び前記第２の遮断用スイッチング素子の双方をオン操作する放電操作手段と、
   を更に備え、
   前記強制オフ手段は、前記第1の遮断用スイッチング素子をオフ操作してかつ前記第２の遮断用スイッチング素子をオン操作することで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記第1の遮断用スイッチング素子をオン操作してかつ前記第２の遮断用スイッチング素子をオフ操作することで、前記放電速度を低下させる処理を行うことを特徴とする請求項３記載の駆動対象スイッチング素子の駆動回路。
8. 前記強制オフ手段は、前記電流検出手段によって検出された電流が前記閾値を規定時間継続して超えたことを条件として、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記変更する処理として、前記駆動対象スイッチング素子がフルオン状態とされる場合に前記強制オフ手段で用いられる前記規定時間を、前記駆動対象スイッチング素子がフルオン状態とされない場合に前記強制オフ手段で用いられる前記規定時間よりも短縮する処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
9. 前記駆動対象スイッチング素子は、直流電源（１２）に並列接続された高電位側のスイッチング素子（Ｓ￥ｐ）及び低電位側のスイッチング素子（Ｓ￥ｎ）の直列接続体を備えることを特徴とする請求項１〜８のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。