JP2014041917A - Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法 - Google Patents

Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法 Download PDF

Info

Publication number
JP2014041917A
JP2014041917A JP2012183350A JP2012183350A JP2014041917A JP 2014041917 A JP2014041917 A JP 2014041917A JP 2012183350 A JP2012183350 A JP 2012183350A JP 2012183350 A JP2012183350 A JP 2012183350A JP 2014041917 A JP2014041917 A JP 2014041917A
Authority
JP
Japan
Prior art keywords
group iii
iii nitride
nitride semiconductor
heat treatment
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012183350A
Other languages
English (en)
Other versions
JP6047995B2 (ja
JP2014041917A5 (ja
Inventor
Makoto Hashimoto
信 橋本
Takao Nakamura
孝夫 中村
Hiroshi Amano
浩 天野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2012183350A priority Critical patent/JP6047995B2/ja
Priority to US13/972,263 priority patent/US20140054680A1/en
Priority to CN201310369936.7A priority patent/CN103632958A/zh
Publication of JP2014041917A publication Critical patent/JP2014041917A/ja
Publication of JP2014041917A5 publication Critical patent/JP2014041917A5/ja
Application granted granted Critical
Publication of JP6047995B2 publication Critical patent/JP6047995B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3242—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for the formation of PN junctions without addition of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8122—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Devices (AREA)

Abstract

【課題】良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体を作製する方法を提供する。
【解決手段】工程Ｓ１０７では、III族窒化物半導体２３の熱処理を行って、導電性III族窒化物半導体２５を形成する。熱処理は第１熱処理２７ａ及び第２熱処理２７ｂを含む。工程Ｓ１０８では、第１流量Ｌ１の還元性ガス及び第２流量Ｌ２の窒素源ガスを含む処理ガスＧ１を供給しながら、第１熱処理では、第１流量Ｌ１はゼロより大きい。第２流量Ｌ２はゼロ以上である。工程Ｓ１０９では、第１熱処理２７ａを行った後に、第２熱処理２７ｂを行う。第２熱処理２７ｂでは、第３流量Ｌ３の還元性ガス及び第４流量Ｌ４の窒素源ガスを含む処理ガスＧ２を供給して、III族窒化物半導体２３の熱処理を行う。第４流量Ｌ４はゼロより大きく、第３流量Ｌ３はゼロ以上である。
【選択図】図１

Description

本発明は、III族窒化物半導体を作製する方法、半導体素子を作製する方法、III族窒化物半導体の熱処理を行う方法、及びIII族窒化物半導体装置に関する。
特許文献１は、イオン注入法によりｐ型窒化ガリウム系半導体領域を形成する方法を開示する。非特許文献１は、イオン注入法によるｐ型半導体の作製を開示する。非特許文献２は、熱拡散法によるｐ型半導体を作製する方法を開示する。
特開２００９−１７０６０４号公報
Journal of Applied Physics, vol. 90 (2001) 3750 第６８回応用物理学会学術講演会 講演予稿集 ４ｐ−Ｎ−５
非特許文献１では、イオン注入法によりｐ型半導体を作製する。サファイア基板上のアンドープＧａＮを成長した後に、このエピタキシャル膜にベリリウム（Ｂｅ）及び酸素（Ｏ）の共注入を行い、この後に窒素（Ｎ２）雰囲気中でアニールを行ってイオン注入によるダメージを回復させた。この後に、アニールされたＧａＮのホール測定を行う。アニールされたＧａＮは、ｐ型の特性を示した。一方で、このエピタキシャル膜にマグネシウム（Ｍｇ）及び酸素（Ｏ）の共注入を行い、この後に窒素（Ｎ２）雰囲気中でアニールを行ってイオン注入によるダメージを回復する。このアニールされたＧａＮは、まったくｐ型の特性を示さなかった。
非特許文献２では、熱拡散法によりｐ型半導体を作製する。サファイア基板上のアンドープのＧａＮに、Ｍｇ／Ｎｉ／Ｐｔ電極を電子ビーム蒸着法により作製した後に、アンモニア雰囲気中でＭｇの熱拡散のための処理を行う。さらに、熱拡散処理されたＧａＮの活性化アニールを行う。ホール測定のための電極を、アニールされたＧａＮに作製した。ホール測定によれば、サンプルはｐ型の特性を示した。
上記の非特許文献の開示では、ドーパントの導入方法が限定的であったり、また導入したいドーパントとは別のドーパントの共注入を必要としたりする。
本発明は、上記の事情を鑑みて為されたものであり、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体を作製する方法を提供することを目的とし、また良好な導電性を示すIII族窒化物半導体を提供できる、半導体素子を作製する方法を提供することを目的とし、さらに、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体の熱処理を行う方法を提供することを目的とする。本発明は、良好な導電性を示すIII族窒化物半導体を含むIII族窒化物半導体装置を提供することを目的とする。
本発明は、III族窒化物半導体の熱処理を行う方法に係る。この方法は、（ａ）イオン注入されたIII族窒化物半導体を準備する工程と、（ｂ）前記イオン注入されたIII族窒化物半導体の構成元素のための窒素源を提供できる窒素源ガスと、還元性雰囲気を提供できる還元性ガスとを用いて、前記イオン注入されたIII族窒化物半導体に摂氏８００度以上摂氏１４５０度の範囲内の温度で熱処理する工程とを備える。前記熱処理は、前記還元性ガスの流量がゼロよりも大きい第１処理を行う工程と、前記窒素源ガスの流量がゼロよりも大きい第２処理を行う工程とを行う。第１処理のときの窒素源ガスの流量は、第２処理のときの窒素源ガスの流量よりも少ない。また、条件の一例としては、前記熱処理は、前記還元性ガスの流量が前記窒素源ガスの流量以上である第１処理を行う工程と、前記窒素源ガスの流量が前記還元性ガスの流量より大きい第２処理を行う工程とを行う。
この熱処理方法によれば、還元性ガスの流量がゼロよりも大きい第１処理、及び窒素源ガスの流量がゼロよりも大きい第２処理であって、第１処理のときの窒素源ガスの流量は、第２処理のときの窒素源ガスの流量よりも少なく、第１処理と第２処理を交互に行うので、原子の再配列及び再結晶化が生じる。
本発明に係る熱処理方法では、前記第１処理及び前記第２処理は交互に行われることができる。この熱処理方法によれば、第１処理及び第２処理を繰り返し行うので、原子の再配列及び再結晶化がより促進され、ドーパントの活性化がより促進される。
本発明は、III族窒化物半導体の熱処理を行う方法に係る。この方法は、（ａ）イオン注入されたIII族窒化物半導体を準備する工程と、（ｂ）前記III族窒化物半導体にとって窒素源となる窒素源ガスと、該III族窒化物半導体を還元可能な還元性雰囲気を提供できる還元性ガスとを用いて、前記イオン注入されたIII族窒化物半導体に摂氏８００度以上摂氏１４５０度の範囲内の温度で熱処理する工程とを備える。前記熱処理では、前記還元性ガスの流量及び前記窒素源ガスの流量を調整して還元性雰囲気に前記イオン注入されたIII族窒化物半導体を曝す第１処理を行う工程と、前記第１処理の後に、前記窒素源ガスを含むプロセスガスを供給しながら前記イオン注入されたIII族窒化物半導体の熱処理を行う第２処理を行う工程とを行う。また、この第１処理と第２処理を繰り返す方が好ましい。
この熱処理方法によれば、還元性雰囲気への露出により、イオン注入されたIII族窒化物半導体において原子のマイグレーションが生じる。また、このマイグレーションの後に窒素源ガスを含む雰囲気に、イオン注入されたIII族窒化物半導体を曝す熱処理を行うので、原子の再配列及び再結晶化により、イオン注入されたドーパント原子がIII族窒化物半導体に取り込まれる。また、還元性雰囲気への露出と窒素源ガスを含む雰囲気への露出を繰り返すことによって、マイグレーションと原子の再配列及び再結晶化がより促進され、ドーパント原子の活性化がより促進される。
本発明は、III族窒化物半導体の熱処理を行う方法に係る。この方法は、（ａ）ｐ型ドーパント及びｎ型ドーパントの少なくともいずれか一方のドーパントを含むIII族窒化物半導体を準備する工程と、（ｂ）還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行う工程とを備える。前記処理は、第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程とを含む。前記第１熱処理において、前記還元性ガスは第１流量で供給され、前記窒素源ガスは第２流量で供給され；前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロ以上であり；前記第２熱処理において、前記還元性ガスは第３流量で供給され、前記窒素源ガスは第４流量で供給され；前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロ以上である。また、前記第２流量は前記第４流量よりも小さい。
この熱処理方法によれば、ドーパントを含むIII族窒化物半導体を還元性ガス及び窒素源ガスを用いて処理する。この処理において、第１熱処理を行った後に第２熱処理を行う。第１熱処理では、還元性ガスがゼロより大きい第１流量で供給される共に、窒素源ガスが、ゼロか、ゼロ以上で供給される。この故に、この熱処理において還元性ガスの寄与が窒素源ガスの寄与に勝って、III族窒化物半導体の表面においてマイグレーションが促進されて表面近傍の原子の再配列が起こる。一方、第２熱処理では、窒素源ガスがゼロより大きい第４流量で供給されると共に、還元性ガスはゼロか、ゼロ以上で供給される。また、前記第２流量は前記第４流量よりも小さい。この故に、この熱処理において窒素源ガスの寄与が還元性ガスの寄与に勝って、III族窒化物半導体の表面に窒素が供給されて、再結晶が促進されながら表面近傍の原子の再配列が起こる。これらの過程で、III族窒化物半導体内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。さらに、第１熱処理と第２熱処理を繰り返すことによって、II族窒化物半導体の表面においてマイグレーションが促進されて表面近傍の原子の再配列と、それが促進されながら表面近傍の原子の再配列がより促されて、ドーパントの活性化がより促進される。
本発明は、III族窒化物半導体を作製する方法に係る。この方法は、（ａ）ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパントを含むIII族窒化物半導体を準備する工程と、（ｂ）還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行って、導電性III族窒化物半導体を形成する工程と、を備える。前記処理は、第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程とを含む。前記第１熱処理において、前記還元性ガスは第１流量で供給され、前記窒素源ガスは第２流量で供給され；前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロか、ゼロ以上であり；前記第２熱処理において、前記還元性ガスは第３流量で供給され、前記窒素源ガスは第４流量で供給され；前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロか、ゼロ以上である。また、前記第２流量は前記第４流量よりも小さい。
このIII族窒化物半導体を作製する方法によれば、ドーパントを含むIII族窒化物半導体を還元性ガス及び窒素源ガスを用いて処理する。この処理において、第１熱処理を行った後に第２熱処理を行う。第１熱処理では、還元性ガスがゼロより大きい第１流量で供給される共に、窒素源ガスが、ゼロか、ゼロ以上の第２流量で供給される。この故に、この熱処理において還元性ガスの寄与が窒素源ガスの寄与に勝って、III族窒化物半導体の表面においてマイグレーションが促進されて原子の再配列が起こる。一方、第２熱処理では、窒素源ガスがゼロより大きい第４流量で供給されると共に、還元性ガスはゼロか、ゼロ以上の第３流量で供給される。また、前記第２流量は前記第４流量よりも小さい。この故に、この熱処理において窒素源ガスの寄与が還元性ガスの寄与に勝って、III族窒化物半導体の表面に窒素が供給されて、再結晶が促進されながら原子の再配列が起こる。これらの過程で、III族窒化物半導体内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。また、これらの第１熱処理と第２熱処理は繰り返すことによって、III族窒化物半導体の表面でのマイグレーションが促進されて生じる原子の再配列と、窒素の供給による原子の再配列が促進されて、ドーパントの活性化がより促進される。
本発明は、III族窒化物半導体を用いる半導体素子を作製する方法に係る。この方法は、（ａ）ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパントを含むIII族窒化物半導体を準備する工程と、（ｂ）還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行って、導電性III族窒化物半導体を形成する工程とを備える。前記処理は、第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程とを含む。前記第１熱処理において、前記還元性ガスは第１流量で供給され、前記窒素源ガスは第２流量で供給され；前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロか、ゼロ以上であり；前記第２熱処理において、前記還元性ガスは第３流量で供給され、前記窒素源ガスは第４流量で供給され；前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロか、ゼロ以上である。また、前記第２流量は前記第４流量よりも小さい。
この半導体素子を作製する方法によれば、ドーパントを含むIII族窒化物半導体を還元性ガス及び窒素源ガスを用いて処理する。この処理において、第１熱処理を行った後に第２熱処理を行う。第１熱処理では、還元性ガスがゼロより大きい第１流量で供給される共に、窒素源ガスが、ゼロか、ゼロ以上の第２流量で供給される。この故に、この熱処理において還元性ガスの寄与が窒素源ガスの寄与に勝って、III族窒化物半導体の表面においてマイグレーションが促進されて原子の再配列が起こる。一方、第２熱処理では、窒素源ガスがゼロより大きい第４流量で供給されると共に、還元性ガスはゼロか、ゼロ以上の第３流量で供給される。また、前記第２流量は前記第４流量よりも小さい。この故に、この熱処理において窒素源ガスの寄与が還元性ガスの寄与に勝って、III族窒化物半導体の表面に窒素が供給されて、再結晶が促進されながら原子の再配列が起こる。これらの過程で、III族窒化物半導体内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。また、第１熱処理と、第２熱処理を繰り返すことによって、マイグレーションが促進されて原子の再配列と、再結晶が促進されながらの原子の再配列がより促進されて、ドーパントの活性化がより促進される。
本発明に係る作製方法及び熱処理方法（以下、「方法」と記す）では、前記第１熱処理は、摂氏８００度以上の温度で行われ、前記第２熱処理は、摂氏８００度以上の温度で行われることができる。
上記の方法によれば、第１熱処理が摂氏８００度以上の温度で行われるとき、III族窒化物半導体の表面においてマイグレーションが促進されて、原子の再配列が起こる。また、第２熱処理が摂氏８００度以上の温度で行われるとき、III族窒化物半導体の表面に供給される窒素により、原子の再配列が促進されながらIII族窒化物半導体の再結晶が起こる。
本発明に係る方法では、前記第１熱処理は、摂氏１４５０度以下の温度で行われ、前記第２熱処理は、摂氏１４５０度以下の温度で行われることができる。
本発明に係る方法では、前記第１熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含むことができ、前記第２熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含むことができる。この方法によれば、還元性ガスとして、例えば、水素（Ｈ２）、塩酸（ＨＣｌ）及びその他等のガスを用いることができる。
本発明に係る方法では、前記第１熱処理の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含むことができ、前記第２熱処理の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含むことができる。この方法によれば、窒素源ガスとして、アンモニア、ヒドラジン系物質、アミン系物質及びその他等のガスを用いることができる。
本発明に係る方法では、前記ｎ型ドーパントは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくともいずれかを含むことができる。この方法によれば、第１熱処理及び第２熱処理を含む処理により、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）といったｎ型ドーパントを活性化させると共に、III族窒化物半導体に導電性を付与できる。
本発明に係る方法では、前記ｐ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）の少なくともいずれかを含むことができる。この方法によれば、第１熱処理及び第２熱処理を含む処理により、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）といったｐ型ドーパントを活性化させると共に、III族窒化物半導体に導電性を付与できる。
本発明に係る方法では、前記処理は、第５流量の還元性ガス及び第６流量の窒素源ガスを含む第３処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第３熱処理を行う工程と、前記第３熱処理を行った後に、第７流量の還元性ガス及び第８流量の窒素源ガスを含む第４処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第４熱処理を行う工程とをさらに含むことができる。
この方法によれば、第１熱処理と同一又は類似の第３熱処理を行うことができ、第２熱処理と同一又は類似の第４熱処理を行うことができる。このように、還元性ガスが寄与する処理と、窒素源ガスが寄与する処理とを交互に行う、あるいは交互に繰り返して行うことが、III族窒化物半導体における原子の再配列及び再結晶化を促進させる。この過程で、III族窒化物半導体内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。
本発明に係る方法では、前記第１熱処理では、前記窒素源ガスを供給しないようにしてもよい。この方法によれば、還元性ガスの流量により原子の再配列を調整できる。
また、本発明に係る方法では、第１熱処理では、窒素源ガス及び還元性ガスの両方が供給されるとき、これらのガスの流量比に応じて原子の再配列が調整されることができる。
本発明に係る方法では、前記第２熱処理では、前記還元性ガスを供給しないようにしてもよい。この方法によれば、窒素源ガスの流量により原子の再配列を調整できる。
また、第２熱処理では、窒素源ガス及び還元性ガスの両方が供給されるとき、これらのガスの流量比に応じて原子の再結晶化が調整されることができる。
本発明に係る方法では、前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体はｐ型導電性領域を含むことができる。この方法によれば、第１熱処理及び第２熱処理の適用により、III族窒化物半導体内にｐ型導電性領域を形成できる。
本発明に係る方法では、前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体はｎ型導電性領域を含むことができる。この方法によれば、第１熱処理及び第２熱処理の適用により、III族窒化物半導体内にｎ型導電性領域を形成できる。
本発明に係る方法では、前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体は前記ｐ型ドーパント及び前記ｎ型ドーパントの両方を含むことができる。この方法によれば、第１熱処理及び第２熱処理の適用により、III族窒化物半導体内に共存するｐ型ドーパント及びｎ型ドーパントの両方を活性化できる。
本発明に係る方法では、前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体は第１部分及び第２部分を含み、該III族窒化物半導体の前記第１部分はｎ型導電性を示し、該III族窒化物半導体の前記第２部分はｐ型導電性を示すことができる。この方法によれば、第１熱処理及び第２熱処理の適用により、III族窒化物半導体内に共に存在するｎ型導電性の第１部分及びｐ型導電性の第２部分の両方を活性化により形成できる。
本発明に係る方法では、前記III族窒化物半導体を準備する工程は、前記ドーパント及び原料ガスを成長炉に供給しながら、III族窒化物半導体層を成長する工程を含むようにしてもよい。この方法によれば、成長炉における成膜中にIII族窒化物半導体層内に取り込まれるドーパントを活性化することができる。
本発明に係る方法では、前記原料ガスは有機金属物質を含み、前記ドーパントはｐ型ドーパントを含むことができる。この方法によれば、有機金属物質を含む原料ガスを用いた成膜中にIII族窒化物半導体内に取り込まれたｐ型ドーパントを活性化することができる。また、前記原料ガスは有機金属物質を含み、前記ドーパントはｎ型ドーパントを含むことができる。
本発明に係る方法は、III族窒化物半導体層を成長炉で成長する工程を更に備えることができる。前記III族窒化物半導体を準備する工程は、前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体を形成する工程を含むことができる。この方法によれば、成膜後にIII族窒化物半導体内にイオン注入されたドーパントを活性化することができる。
本発明に係る方法は、前記III族窒化物半導体層を成長した後に、パターンを有するマスクを前記III族窒化物半導体層上に形成する工程を更に備えることができる。前記III族窒化物半導体を準備する工程は、前記マスクを用いて前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体を形成する工程を含むことができる。この方法によれば、ドーパントの注入領域を限定してドーパントをイオン注入法により導入することができる。
本発明に係る方法では、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有し、前記導電性III族窒化物半導体の前記第１領域では、前記ｎ型ドーパントプロファイルにおけるｎ型ドーパント濃度が前記ｐ型ドーパントプロファイルのｐ型ドーパント濃度より多く、前記導電性III族窒化物半導体の前記第２領域では、前記ｐ型ドーパントプロファイルにおけるｐ型ドーパント濃度が前記ｎ型ドーパントプロファイルのｎ型ドーパント濃度より多いことができる。
この方法によれば、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域に、それぞれ、互いに異なる導電性を付与できる。
本発明に係る方法では、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、前記III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有し、前記導電性III族窒化物半導体の前記第１領域では、前記ｐ型ドーパントプロファイルにおけるｐ型ドーパント濃度が前記ｎ型ドーパントプロファイルのｎ型ドーパント濃度より多く、前記導電性III族窒化物半導体の前記第２領域では、前記ｎ型ドーパントプロファイルにおけるｎ型ドーパント濃度が前記ｐ型ドーパントプロファイルのｐ型ドーパント濃度より多いことができる。
本発明に係る方法では、前記III族窒化物半導体は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮの少なくともいずれかを備えることができる。この方法によれば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮといったIII族窒化物半導体において、原子の再配列及び再結晶化を引き起こすことができる。
本発明に係る方法は、III族窒化物半導体層を成長炉で成長する工程を更に備えることができる。前記III族窒化物半導体層を準備する工程は、前記ドーパントを前記III族窒化物半導体層への一回、もしくは複数回のイオン注入を行って、前記III族窒化物半導体を形成する工程を含み、前記複数回のイオン注入の各々は、互いに異なる加速エネルギを用いることができる。この方法によれば、一回、もしくは、複数回のイオン注入の利用により、所望のドーパントプロファイルを半導体素子のためのIII族窒化物半導体層に形成できる。
本発明に係る方法は、前記III族窒化物半導体層を成長した後に、前記III族窒化物半導体層上に、パターンを有するマスクを形成する工程を更に備えることができる。前記III族窒化物半導体を準備する工程は、前記マスクを用いて前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体層を形成する工程を含むことができる。この方法によれば、マスクを用いてドーパントを位置に関して所望のパターンで導入できる。
本発明に係る方法は、前記マスクを形成する前に、前記III族窒化物半導体層と異なる絶縁性材料からなるマスク膜を成長する工程と、前記マスク膜上に、パターン形成されたレジストマスクを形成する工程とを更に備えることができる。前記マスクを形成する工程では、前記レジストマスクを用いて前記マスクをエッチングして前記マスクを形成することができる。この方法によれば、マスク膜を用いるので、高エネルギのイオン注入を適用できる。
本発明に係る方法では、前記III族窒化物半導体層の表面は、ＧａＮ又はＡｌＧａＮからなり、前記マスクは、III族窒化物半導体層の表面の材料と異なるIII族窒化物を用いることも可能である。この方法によれば、マスク膜としてIII族窒化物を用いることができる。
本発明に係る方法では、前記マスクはＡｌＮ層、あるいは組成の異なるＡｌＧａＮを含むことができる。この方法によれば、マスク膜としてＡｌＮやＡｌＧａＮといったIII族窒化物を用いることができる。なお、当然であるが、ＳｉＮやＳｉＯ２等を用いることも可能である。
本発明に係る方法は、前記III族窒化物半導体の前記処理を行った後に前記マスクを除去して、前記III族窒化物半導体層の表面を露出させる工程を更に備えることができる。
この方法によれば、マスクが、III族窒化物半導体層と異なるIII族窒化物半導体からなるので、イオン注入の後にマスクを除去してIII族窒化物半導体層の表面を露出させることができる。III族窒化物半導体層の処理においては、マスクの開口に露出された表面が還元性ガス及び窒素源ガスに曝されて、原子の再配列及び再結晶化が引き起こされる。
本発明に係る方法は、前記III族窒化物半導体の前記処理を行う前に前記マスクを除去して、前記III族窒化物半導体層の表面を露出させる工程を更に備えることができる。この製造方法によれば、マスクが、III族窒化物半導体層と異なるIII族窒化物半導体からなるので、イオン注入の後にマスクを除去してIII族窒化物半導体層の表面を露出させることができる。III族窒化物半導体層の処理においては、露出させた表面が還元性ガス及び窒素源ガスに曝されて、原子の再配列及び再結晶化が引き起こされる。
本発明に係る方法では、前記マスク膜としてＡｌＮやＡｌＧａＮといったIII族窒化物を用いた場合の除去は、アルカリ性の水溶液を用いることができる。アルカリ性の水溶液としては、例えば、アンモニア水や、水酸化テトラメチルアンモニウムを用いて行われることができる。この方法によれば、III族窒化物半導体はアルカリ性の水溶液、例えば、アンモニア水や、水酸化テトラメチルアンモニウムを用いてウエットエッチングされる。なお、ＳｉＮやＳｉＯ２を用いた場合では、フッ酸やバッファードフッ酸を用いて除去することができる。
本発明に係る方法では、前記第１熱処理及び前記第２熱処理が適用された導電性III族窒化物半導体の表面はｐ型導電性領域及びｎ型導電性領域を含むことができる。
この方法によれば、導電性III族窒化物半導体の表面はｐ型導電性領域及びｎ型導電性領域を含む半導体素子の作製が可能になる。
本発明に係る方法では、前記半導体素子はショットキダイオードを含み、前記導電性III族窒化物半導体は、前記ショットキダイオードのｐ型ガードリングを含むことができる。この方法によれば、半導体素子のｐ型ガードリングのためのｐ型領域及びｐｎ接合を形成できる。
本発明に係る方法は、前記導電性III族窒化物半導体に接するようにショットキ電極を形成する工程を更に備えることができる。この方法によれば、ショットキ電極が、良好なｐ型導電性の半導体領域に接触するので、ショットキ電極に係る耐圧を向上できる。
本発明に係る方法では、前記半導体素子はトランジスタを含み、前記導電性III族窒化物半導体は、前記トランジスタのｐ型ウエルを含むことができる。この方法によれば、半導体素子のウエルのためのｐ型領域を形成できる。
本発明に係る方法では、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定された第１導電型ドーパントプロファイル及び第２導電型ドーパントプロファイルを有し、前記導電性III族窒化物半導体の前記第１領域では、前記第１導電型ドーパントプロファイルにおける第１導電型ドーパント濃度が前記第２導電型ドーパントプロファイルにおける第２導電型ドーパント濃度より多く、前記導電性III族窒化物半導体の前記第２領域では、前記第２導電型ドーパントプロファイルにおける第２導電型ドーパント濃度が前記第１導電型ドーパントプロファイルにおける第１導電型ドーパント濃度より多いことができる。
この方法によれば、導電性III族窒化物半導体が、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有するので、複雑なドーパントプロファイルを必要とする半導体素子を作製できる。
本発明に係る方法では、前記第１導電型ドーパントプロファイルは前記ｎ型ドーパントプロファイルであり、前記第２導電型ドーパントプロファイルは前記ｐ型ドーパントプロファイルであり、前記導電性III族窒化物半導体は、前記第２領域から延在しており前記第１領域を囲むように前記導電性III族窒化物半導体の表面に至る第３領域を含み、前記第１領域は、前記トランジスタのソース領域を含み、前記第２領域及び前記第３領域は、前記トランジスタのウエル領域を含むことができる。
この方法によれば、トランジスタのソース領域のための第１領域、及びトランジスタのウエル領域のための第２領域を提供できる。
本発明に係る方法は、前記ウエル領域及び前記ソース領域に接触を成すように電極を形成する工程を更に備えることができる。この方法によれば、電極は、良好な導電性を有するソース及びウエルに接合を成すことができる。
本発明に係る方法は、前記ウエル領域上にゲート膜を形成する工程と、前記ゲート膜上にゲート電極を形成する工程とを更に備えることができる。この方法によれば、第１領域はトランジスタのソース領域を含み、第２領域はトランジスタのウエル領域を含むことができる。
本発明に係る方法では、前記半導体素子は接合ダイオードを含み、前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、前記III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有し、前記III族窒化物半導体の前記第１領域では、前記ｐ型ドーパントプロファイルにおけるｐ型ドーパント濃度が前記ｎ型ドーパントプロファイルｎ型ドーパント濃度より多く、前記III族窒化物半導体の前記第２領域では、前記ｎ型ドーパントプロファイルにおけるｎ型ドーパント濃度が前記ｐ型ドーパントプロファイルのｐ型ドーパント濃度より多いことができる。当該方法は、前記導電性III族窒化物半導体の前記第１領域に接触を成す電極を形成する工程を更に備えることができる。この方法によれば、第１領域は接合ダイオードのカソード領域を含み、第２領域は接合ダイオードのアノード領域を含むことができる。
本発明に係る方法では、前記導電性III族窒化物半導体の前記第１領域と前記第２領域は、前記接合ダイオードのためのｐｎ接合を構成することができる。この方法によれば、半導体素子は、接合ダイオードのための良好なｐｎ接合を含むことができる。
本発明に係る方法では、前記導電性III族窒化物半導体は、前記第１領域と前記第２領域との間に設けられたｉ型領域を含み、前記第１領域、前記ｉ型領域及び前記第２領域は、前記接合ダイオードのためのｐｉｎ接合を構成することができる。この方法によれば、半導体素子は、接合ダイオードのためのｐｉｎ接合を含むことができる。
本発明に係る方法は、主面及び裏面を有する導電性基板を準備する工程と、前記導電性III族窒化物半導体を形成した後に前記導電性基板の前記裏面に裏面電極を形成する工程とを更に備えることができる。前記III族窒化物半導体を準備する工程では、ｐ型ドーパント及びｎ型ドーパントの少なくともいずれか一方のドーパントを含むように、前記III族窒化物半導体を前記導電性基板の前記主面上に形成する工程を含むことができる。この方法によれば、半導体素子は、縦型の構造を有することができる。
本発明に係る方法は、前記還元性ガス及び前記窒素源ガスを用いた処理の後に前記III族窒化物半導体の表面の観察を行う工程と、前記観察において前記III族窒化物半導体の表面にモフォロジが現れた場合に、半導体素子を作製する方法における引き続く処理を適用するという判断を行う工程とを更に備えることができる。この方法によれば、熱処理後にIII族窒化物半導体の表面にモフォロジが現れたか否かを判断するので、良好な原子再配列及び再結晶化の有無を判断できる。
本発明に係る方法は、前記判断の後に、前記導電性III族窒化物半導体上に電極を形成する工程を更に備えることができる。この方法によれば、熱処理後にIII族窒化物半導体の表面にモフォロジが現れたか否かを判断するので、良好な原子再配列及び再結晶化の結果としての導電性III族窒化物半導体上に電極を形成できる。
本発明に係る方法では、前記III族窒化物半導体を準備する工程は、前記III族窒化物半導体の再成長及び埋め込み成長のいずれかを行うことを含むことができる。この方法によれば、ドーパントを含むIII族窒化物半導体は様々な成長方法で形成されることができる。
本発明に係るIII族窒化物半導体装置は、III族窒化物半導体領域を備える。前記III族窒化物半導体領域の一部分には、ｐ型ドーパントが選択的に注入されており、該注入されたｐ型ドーパントが、上記のいずれかの熱処理方法によって活性化されている。
本発明に係るIII族窒化物半導体装置は、ｐ型ガードリング層を有するショットキーバリアダイオードを含み、前記ｐ型ガードリング層のｐ型ドーパントが、上記のいずれかの熱処理方法によって活性化されている。
本発明に係るIII族窒化物半導体装置は、ｐ型半導体層及びｎ型半導体層を有する縦型トランジスタを含み、前記ｐ型半導体層およびｎ型半導体層の各ドーパントが、上記のいずれかの熱処理方法によって活性化されている。
本発明に係るIII族窒化物半導体装置は、第１部分及び第２部分を有するIII族窒化物半導体領域を備え、前記III族窒化物半導体領域の前記第１部分には、ｐ型ドーパント、例えばＭｇが選択的にイオン注入されると共に、前記III族窒化物半導体領域の前記第２部分には、イオン注入されていない。該注入されたｐ型ドーパント、例えばＭｇが活性化しており、かつ、該第１部分の表面が、前記第２部分の表面と異なる表面モフォロジを有する。
本発明に係るIII族窒化物半導体装置は、当該III族窒化物半導体装置は、ｐ型ガードリング層及びｎ型半導体領域を有するショットキバリアダイオードを含み、前記ｐ型ガードリング層のｐ型ドーパントが活性化しており、前記ｐ型ガードリング層の表面の少なくとも一部が前記ｎ型半導体領域の表面モフォロジと異なる表面モフォロジを有する。
本発明に係るIII族窒化物半導体装置は、当該III族窒化物半導体装置は、ｐ型半導体層及びｎ型コンタクト層を有する縦型トランジスタを含み、前記ｐ型半導体層のドーパントおよび前記ｎ型半導体層のドーパントが活性化しており、前記ｐ型半導体層及び前記ｎ型半導体層のいずれかの表面の少なくとも一部の表面が他の部分の表面モフォロジと異なる表面モフォロジを有する。
以上説明したように、本発明によれば、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体を作製する方法が提供される。本発明によれば、良好な導電性を示すIII族窒化物半導体を提供できる、半導体素子を作製する方法が提供される。さらに、本発明によれば、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体の熱処理を行う方法が提供される。本発明によれば、良好な導電性を示すIII族窒化物半導体を含むIII族窒化物半導体装置が提供される。
図１は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を含む工程フローを示す図面である。 図２は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を含む工程フローを示す図面である。 図３は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を模式的に示す図面である。 図４は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を模式的に示す図面である。 図５は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を模式的に示す図面である。 図６は、導電性III族窒化物半導体におけるｎ型ドーパントプロファイル及びｎ型ドーパントプロファイルを示す図面である。 図７は、ショットキ電極を含む半導体素子の構造を示す図面である。 図８は、オーミック電極を含む縦型トランジスタの構造を示す図面である。 図９は、オーミック電極を含む接合ダイオードの構造を示す図面である。 図１０は、実験例１に係る一覧を示す図面である。 図１１は、実験例２に係る一覧を示す図面である。 図１２は、実験例３に係る一覧を示す図面である。 図１３は、実験例４に係る一覧を示す図面である。 図１４は、実験例５に係る一覧を示す図面である。 図１５は、実験例６に従うショットキバリアダイオードを作成する方法における工程フローを示す図面である。 図１６は、実験例６に従うショットキバリアダイオードの構造を示す図面である。 図１７は、実験例６に従うショットキバリアダイオードの特性を示す図面である。 図１８は、実験例７に従う縦型トランジスタを作製する方法における工程フローを示す図面である。 図１９は、実験例７に従う縦型トランジスタを作製する方法における工程フローを示す図面である。 図２０は、実験例７に従う縦型トランジスタの構造を示す図面である。 図２１は、実験例７に係る縦型トランジスタの特性を示す図面である。 図２２は、Ｈ２／ＮＨ３アニールに際して、エピ表面の外観を示す微分干渉顕微鏡から得られた図面である。 図２３は、Ｈ２／ＮＨ３アニールに際して、エピ表面の外観を示す微分干渉顕微鏡から得られた図面である。
添付図面を参照しながら、III族窒化物半導体を作製する方法、半導体素子を作製する方法、III族窒化物半導体の熱処理を行う方法、及びIII族窒化物半導体装置に係る本発明の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１及び図２は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を含む工程フローを示す図面である。図３〜図５は、本実施の形態に係る、III族窒化物半導体を作製する方法、半導体素子を作製する方法、及びIII族窒化物半導体の熱処理を行う方法における主要な工程を模式的に示す図面である。
工程Ｓ１０１では、基板を準備する。この基板は、導電性を有することができる。図３の（ａ）部に示されるように、基板１１は、主面１１ａ及び裏面１１ｂを有する。基板１１の導電性は、縦型の半導体素子を作製するために役立つ。基板１１は、例えばウエハといった板状の物体であることができる。ウエハは、ＧａＮが好ましいが、Ｓｉ，ＳｉＣ等の材料からなることができる。
工程Ｓ１０２では、図３の（ａ）部に示されるように、基板１１の主面１１ａ上にIII族窒化物半導体層１３を成長炉１０ａで成長する。III族窒化物半導体層１３の成長は、例えば有機金属気相成長法、ＭＢＥ法、ＨＶＰＥ法、ＰＬＤ法等の成膜方法を用いることができる。
必要な場合には、ドーパントを位置に関して選択的に導入できるマスクを形成すると共に、イオン注入を行うことができる。しかしながら、マスクを用いることなく基板の全面にイオン注入を行うことができる。また、必要な場合には、基板１１上に、ドーパントを含むようにIII族窒化物半導体層を成長することができる。
工程Ｓ１０３では、図３の（ｂ）部に示されるように、マスク膜１５を成長炉１０ｂで成長する。マスク膜１５は、III族窒化物半導体層１３と異なる材料（例えば、絶縁性材料）からなる。マスク膜１５は、例えばＡｌＮ、ＡｌＧａＮ、ＳｉＮ、ＳｉＯ２等の材料からなることができる。マスク膜１５の成長は、例えばＡｌＮ、ＡｌＧａＮ等の場合は有機金属気相成長法やＭＢＥ法、スパッタ法、ＥＢ蒸着等の手法で、ＳｉＮ、ＳｉＯ２等の場合はプラズマCVD法や、スパッタ法、熱CVD法、EB蒸着等の成膜方法を用いることができる。III族窒化物半導体からなるマスク膜１５を用いるとき、高エネルギのイオン注入を適用できる。
工程Ｓ１０４では、図３の（ｃ）部に示されるように、マスク膜１５上に、パターン形成されたレジストマスク１７を形成する。レジストマスク１７は例えば開口１７ａを有することができる。
工程Ｓ１０５では、図４の（ａ）部に示されるように、レジストマスク１７を用いてマスク膜１５をエッチング装置１０ｃでエッチングして、イオン注入のためのマスク１９を形成する。このマスク１９は、イオン注入の位置的な指定を可能にするパターンを有する。マスク１９は、例えば開口１９ａを有し、開口１９ａにはIII族窒化物半導体層１３の表面１３ａが露出されている。この工程において、III族窒化物半導体層１３上に、マスク１９が形成された。この方法によれば、ドーパントの注入領域を選択してドーパントをイオン注入法により導入することができる。なお、可能な場合には、マスク膜１３を用いることなくレジストマスクをイオン注入用マスクとして用いることができる。
工程Ｓ１０６では、図４の（ｂ）部に示されるように、ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパント２１を含むIII族窒化物半導体２３を準備する。この準備は、イオン注入を用いたドーパント２１の導入により行われることができる。この工程では、例えばマスク１９を用いてドーパント２１をIII族窒化物半導体層１３にイオン注入して、III族窒化物半導体２３を形成することができる。また、ドーパント２１の導入は、イオン注入装置１０ｄを用いて一回又は複数回のイオン注入を行って、III族窒化物半導体２３を形成することができる。複数回のイオン注入の各々は、例えば互いに異なる加速エネルギ及び／又はドーズ量を用いることができる。この方法によれば、複数回のイオン注入の利用により、所望のドーパントプロファイルを半導体素子のためのIII族窒化物半導体２３に形成できる。
ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパント２１を含むIII族窒化物半導体の準備は、既に説明したように、ドーパント２１のイオン注入により行われることができる。しかしながら、イオン注入によるドーパン導入に限定されるものではない。工程Ｓ１０６では、例えば、ドーパントガス及び原料ガスを成長炉（例えば成長炉１０ａ）に供給しながら、基板１１の主面１１ａ上に、III族窒化物半導体層を成長することができる。この方法によれば、成長炉における成膜中にIII族窒化物半導体層内に取り込まれたドーパントを活性化することができる。
原料ガスは有機金属物質を含み、ドーパントガスはｐ型ドーパントのための物質（例えばＣｐ２Ｍｇ、ＥｔＣｐ２Ｍｇ）を含むことがよい。この方法によれば、有機金属物質を含む原料ガスを用いた成膜中にIII族窒化物半導体内に取り込まれたｐ型ドーパントを活性化することができる。或いは、基板１１の主面１１ａ上に、ｐ型ドーパント及びｎ型ドーパントの少なくともいずれか一方のドーパントを含むように、III族窒化物半導体層を成長することができる。また、基板１１の主面１１ａ上に、ｎ型ドーパントを含むように、III族窒化物半導体層を成長することができる。上記のIII族窒化物半導体の成長は再成長及び埋め込み成長のいずれかを含むことができる。この方法によれば、ドーパントを含むIII族窒化物半導体は様々な成長方法で形成されることができる。
成長される或いはイオン注入されるIII族窒化物半導体は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮの少なくともいずれかを備えることができる。この方法によれば、ＧａＳＡｌＴＩｎ１−Ｓ−ＴＮ（０≦Ｓ≦１、０≦Ｔ≦１）といったIII族窒化物半導体において、原子の再配列及び再結晶化を引き起こすことができる。
工程Ｓ１０７では、図４の（ｃ）部、図５の（ａ）部及び図５の（ｂ）部に示されるように、還元性ガス及び窒素源ガスを用いた処理をIII族窒化物半導体２３に行って、導電性III族窒化物半導体２５を形成する。この処理は、第１熱処理２７ａ及び第２熱処理２７ｂを含むことができる。
工程Ｓ１０８では、第１熱処理２７ａを行う。第１熱処理２７ａでは、第１流量Ｌ１の還元性ガス及び第２流量Ｌ２の窒素源ガスを含む第１処理ガス（プロセスガス）Ｇ１を処理装置１０ｅに供給しながら、III族窒化物半導体２３の熱処理を行う。第１熱処理２７ａにおいて、還元性ガスは第１流量Ｌ１で供給され、窒素源ガスは第２流量Ｌ２で供給される。第１熱処理２７ａでは、第１流量Ｌ１はゼロより大きい（Ｌ１＞０）。第２流量Ｌ２はゼロ、もしくはゼロ以上である。第２流量Ｌ２は、第１流量より小さい値（Ｌ１未満）が好ましい。（０≦Ｌ２＜Ｌ１）。また、第１熱処理２７ａの期間は、例えば０．１秒以上であることができ、それ以上短い時間では、十分なマイグレーショの促進ができないからである。（マイグレーションの促進のためには、ＧａＮの最表面の窒素を還元性ガスによって除き、ＧａＮの最表面のみをＧａとすることでマイグレーションが促進される、と考えられる。）第１熱処理２７ａの期間は、例えば５秒以下であることができ、時間が長くなりすぎると、マイグレーションの促進だけでなく、還元性ガスによる窒素抜けが促進されすぎてしまい、結晶が完全に分解してしまうからである。
工程Ｓ１０９では、第１熱処理２７ａを行った後に、第２熱処理２７ｂを行う。第２熱処理２７ｂでは、第３流量Ｌ３の還元性ガス及び第４流量Ｌ４の窒素源ガスを含む第２処理ガス（プロセスガス）Ｇ２を処理装置１０ｅに供給して、III族窒化物半導体２３の熱処理を行う。第２熱処理２７ｂにおいて、還元性ガスは第３流量Ｌ３で供給され、窒素源ガスは第４流量Ｌ４で供給される。第２熱処理２７ｂでは、第４流量Ｌ４はゼロより大きく、第３流量Ｌ３はゼロ、もしくはゼロ以上である。第３流量Ｌ３は第４流量に等しい又はより小さい値（Ｌ４以下）ことが好ましい（０≦Ｌ３≦Ｌ４）。処理装置１０ｅとしては、例えばＲＴＡやエピタキシャル成長装置（例えば、有機金属気相成長装置）を用いることができる。また、第２熱処理２７ｂの期間は、例えば０．０１秒以上であることができ、それ以上短い時間の場合、再結晶化、つまり窒素と最表面のＧａとの反応によるＧａＮへの再結晶化が不十分となるからである。第２熱処理２７ｂの期間は、例えば１０秒以下であることができ、再結晶化、つまり最表面のＧａをＧａＮにすることが目的であり、それ以上処理時間が長くなっても同じであるからである。
この方法によれば、ドーパントを含むIII族窒化物半導体２３を還元性ガス及び窒素源ガスを用いて処理する。この処理において、第１熱処理（工程Ｓ１０８）２７ａを行った後に第２熱処理（工程Ｓ１０９）２７ｂを行う。第１熱処理（工程Ｓ１０８）２７ａでは、還元性ガスがゼロより大きい第１流量Ｌ１で供給される共に、窒素源ガスが、ゼロ、もしくはゼロ以上の第２流量Ｌ２で供給される。この故に、この熱処理（工程Ｓ１０８）２７ａにおいて還元性ガスの寄与が窒素源ガスの寄与に勝るように、III族窒化物半導体２３の表面においてマイグレーションが促進されて表面近傍及び内部の原子の再配列が起こる。一方、第２熱処理（工程Ｓ１０９）２７ｂでは、窒素源ガスがゼロより大きい第４流量Ｌ４で供給されると共に、還元性ガスはゼロ、もしくはゼロ以上の第３流量Ｌ３で供給される。この故に、この熱処理（工程Ｓ１０９）２７ｂにおいて窒素源ガスの寄与が還元性ガスの寄与に勝るように、III族窒化物半導体２３の表面２３ａに窒素が供給されて、再結晶化が促進されながら表面近傍及び内部の原子の再配列が起こる。これらの過程で、III族窒化物半導体２３内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。
ｎ型ドーパントは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくともいずれかを含むことができる。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂを含む処理により、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）といったｎ型ドーパントを活性化させると共に、III族窒化物半導体に導電性を付与できる。
ｐ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）の少なくともいずれかを含むことができる。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂを含む処理により、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）といったｐ型ドーパントを活性化させると共に、III族窒化物半導体に導電性を付与できる。
工程Ｓ１１０における処理では、第１熱処理２７ａのような熱処理及び第２熱処理２７ｂのような熱処理を繰り返すことができる。繰り返しの回数は２回から１０００回程度であることができる。この処理は、例えば第３熱処理及び第４熱処理を含むことができる。工程Ｓ１１０は、第３処理ガスを処理装置に供給しながら、III族窒化物半導体の第３熱処理を行うことができる。第３処理ガスは、第５流量の還元性ガス及び第６流量の窒素源ガスを含む。また、工程Ｓ１１０は、第３熱処理を行った後に、第４処理ガスを処理装置に供給して、III族窒化物半導体の第４熱処理を行うことができる。第４処理ガスは、第７流量の還元性ガス及び第８流量の窒素源ガスを含む。
この方法によれば、第１熱処理２７ａと同一又は類似の第３熱処理を行うことができ、第２熱処理２７ｂと同一又は類似の第４熱処理を行うことができる。このように、還元性ガスの寄与が優位な処理と、窒素源ガスの寄与が優位な処理とを交互に行うことが、III族窒化物半導体における原子の再配列及び再結晶化を促進させる。このような処理の過程で、III族窒化物半導体内のドーパントが結晶格子に取り込まれて、ドーパントの活性化が引き起こされる。
より具体的には、工程Ｓ１１０の処理において、第３熱処理を行った後に第４熱処理を行う。第３熱処理では、還元性ガスがゼロより大きい第５流量Ｌ５で供給される共に、窒素源ガスが、ゼロ、もしくはゼロ以上の第６流量Ｌ６で供給される。この故に、この熱処理において還元性ガスの寄与が窒素源ガスの寄与に勝って、III族窒化物半導体の表面においてマイグレーションが促進されて表面近傍及び内部の原子の再配列が起こる。一方、第４熱処理では、窒素源ガスがゼロより大きい第８流量Ｌ８で供給されると共に、還元性ガスはゼロ、もしくはゼロ以上の第７流量Ｌ７で供給される。この故に、この熱処理において窒素源ガスの寄与が還元性ガスの寄与に勝って、III族窒化物半導体の表面に窒素が供給されて再結晶を促進しながら表面近傍及び内部の原子の再配列が起こる。
例えば、第１熱処理（Ｓ１０８）２７ａでは、窒素源ガスを供給しないようにしてもよい。この方法によれば、還元性ガスの流量により原子の再配列を調整できる。第１流量Ｌ１は例えば装置の規模にも依存するが、１ＳＬＭ以上１００ＳＬＭとすることができる。第２熱処理（Ｓ１０９）２７ｂでは、還元性ガスを供給しないようにしてもよい。この方法によれば、窒素源ガスの流量により原子の再配列を調整できる。第４流量Ｌ４は例えば装置の規模にも依存するが、１ＳＬＭ以上１００ＳＬＭとすることができる。
また、第１熱処理（Ｓ１０８）２７ａでは、第１流量Ｌ１はゼロより大きく、第２流量Ｌ２はゼロより大きくすることができる。第１熱処理（Ｓ１０８）２７ａにおいて窒素源ガス及び還元性ガスの両方が供給されるとき、これらのガスの流量比に応じて原子の再配列が調整されることができる。第１流量Ｌ１は例えば装置の規模や温度にも依存するが、１ＳＬＭ以上１００ＳＬＭとすることができる。第２流量Ｌ２は例えば装置の規模や温度にも依存するが、０ＳＬＭ、もしくは０ＳＬＭ以上１０ＳＬＭとすることができる。
第２熱処理（Ｓ１０９）２７ｂでは、第４流量Ｌ４はゼロより大きく、第３流量Ｌ３はゼロより大きくすることができる。第２熱処理（Ｓ１０９）２７ｂにおいて窒素源ガス及び還元性ガスの両方が供給されるとき、これらのガスの流量比に応じて原子の再結晶化が調整されることができる。第３流量Ｌ３は例えば装置の規模や温度にも依存するが、１ＳＬＭ以上１００ＳＬＭとすることができる。第４流量Ｌ４は例えば装置の規模や温度にも依存するが、１ＳＬＭ以上１００ＳＬＭとすることができる。
第１熱処理２７ａは、摂氏８００度以上の温度で行われることができる。このとき、III族窒化物半導体の表面においてマイグレーションが促進されて、原子の再配列がIII族窒化物半導体において起こる。また、第２熱処理２７ｂは、摂氏８００度以上の温度で行われることができる。このとき、III族窒化物半導体の表面に供給される窒素により、原子の再配列が促進されながらIII族窒化物半導体の再結晶が起こる。
第１熱処理２７ａは、摂氏１４５０度以下の温度で行われることができる。このとき、あまりにも温度が高すぎると、Ｍｇ等のｐ型ドーパントの活性化が不十分となるからである。また、ＩＩＩ族窒化物半導体が激しくエッチングされてしまうからである。また、第２熱処理２７ｂは、摂氏１４５０度以下の温度で行われることができる。このとき、あまりにも温度が高すぎると、Ｍｇ等のｐ型ドーパントの活性化が不十分となるからである。また、ＩＩＩ族窒化物半導体がエッチングされてしまうからである。
第１熱処理２７ａのための還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含むことが好ましい。第２熱処理２７ｂの還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含むことが好ましい。この方法によれば、熱処理の対象物質であるIII族窒化物を還元可能な還元性ガスとして、例えば、水素（Ｈ２）、塩酸（ＨＣｌ）及びその他等のガスを用いることができる。
第１熱処理２７ａのための窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含むことができる。第２熱処理２７ｂのための窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含むことができる。この方法によれば、熱処理の対象物質の構成元素の窒素を供給できる窒素源ガスとして、アンモニア、ヒドラジン系物質、アミン系物質及びその他等のガスを用いることができる。
好適な窒素源ガス及び還元性ガスの組み合わせは例えばアンモニアガスと、水素ガスの組み合わせ等である。また、好適な実施例では、III族窒化物半導体層１３の表面１３ａはＧａＮ又はＡｌＧａＮからなることができる。マスク１９は、III族窒化物半導体層１３の表面１３ａの材料と異なるIII族窒化物からなることが良い。マスク１９はマスク膜から作成される。マスク１９及びマスク膜の材料は、例えばＡｌＮ、ＡｌＧａＮであることができる。マスク膜としてIII族窒化物を用いることができる。また、マスク１９は例えばＡｌＮ層やＡｌＧａＮ層を含むことができる。この方法によれば、マスク膜１５としてＡｌＮやＡｌＧａＮを用いることができる。なお、マスクには一般的なＳｉＮやＳｉＯ２といった材料を使うことも当然可能である。
工程Ｓ１０７における処理を行った後に、図５の（ｂ）部に示されるように、工程Ｓ１１１では、マスク１９を除去して、III族窒化物半導体２５の表面２５ａを露出させることができる。この方法によれば、マスク１９が、III族窒化物半導体層１３と異なるIII族窒化物半導体からなるとき、イオン注入の後にマスク１９を除去してIII族窒化物半導体２５の表面２５ａを露出させることができる。III族窒化物半導体層１３の処理においては、マスク１９の開口１９ａに露出された表面２３ａが還元性ガス及び窒素源ガスに曝されて、原子の再配列及び再結晶化が引き起こされる。
マスク１９の除去は、ＡｌＮやＡｌＧａＮの場合、アルカリ性の水溶液、例えば、アンモニア水や、水酸化テトラメチルアンモニウムを用いて行われることができる。この方法によれば、III族窒化物半導体からなるマスク１９はＡｌＮやＡｌＧａＮからなる場合、アンモニア水や水酸化テトラメチルアンモニウムを用いてウエットエッチングされる。なお、ＳｉＮやＳｉＯ２からなる場合は、フッ酸や、バッファードフッ酸等を用いて除去することができる。
或いは、工程Ｓ１０７における処理を行う前に、マスク１９を除去して、III族窒化物半導体層の表面を露出させることができる。この製造方法によれば、マスクが、III族窒化物半導体層１３と異なるIII族窒化物半導体からなるので、イオン注入の後にマスク１９を除去してIII族窒化物半導体層１３の表面１３ａを露出させることができる。III族窒化物半導体層１３の熱処理においては、露出させた表面１３ａが還元性ガス及び窒素源ガスに曝されて、原子の再配列及び再結晶化が引き起こされる。
工程Ｓ１０７における処理は、良好な特性の導電性の半導体２５を提供できる。ｐ型ドーパントを含むIII族窒化物半導体２３に第１熱処理２７ａ及び第２熱処理２７ｂが適用されたときには、ｐ型導電性領域が生成される。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂの適用により、III族窒化物半導体２５内にｐ型導電性領域を形成できる。
また、ｎ型ドーパントを含むIII族窒化物半導体２３に第１熱処理２７ａ及び第２熱処理２７ｂが適用されたときには、ｎ型導電性領域が生成される。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂの適用により、III族窒化物半導体２５内にｎ型導電性領域を形成できる。
ｐ型ドーパント及びｎ型ドーパントの両方を含むIII族窒化物半導体２３に第１熱処理２７ａ及び第２熱処理２７ｂを適用することができる。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂの適用により、III族窒化物半導体２３内に共存するｐ型ドーパント及びｎ型ドーパントの両方を活性化できる。
このようにドーパント種及びドーパント濃度の違いに応じて、様々なIII族窒化物半導体を提供できる。第１熱処理２７ａ及び第２熱処理２７ｂが適用されたIII族窒化物半導体２５は、ｎ型導電性を示す第１部分とｐ型導電性を示す第２部分とを含むことができる。このようなドーパント分布は、多段のイオン注入を用いて複数のイオン種を注入することにより実現される。この方法によれば、第１熱処理２７ａ及び第２熱処理２７ｂの適用により、III族窒化物半導体内に共に存在するｎ型導電性の第１部分及びｐ型導電性の第２部分の両方を活性化により形成できる。
図６の（ａ）部に示されるように、導電性III族窒化物半導体２５は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域２８ａ、第２領域２８ｂ及びベース領域２８ｃを含むことができる。導電性III族窒化物半導体２５は、該III族窒化物半導体の表面から深さ方向に規定された、ｎ型ドーパントプロファイルＰＦ１（ｎ）、ｐ型ドーパントプロファイルＰＦ２（ｐ）及びｎ型ドーパントプロファイルＰＦ３（ｎ）を有する。
本実施例では、ｎ型ドーパントプロファイルＰＦ３（ｎ）は、ベースとなるエピタキシャル層２３におけるｎ型ドーパント濃度を示す。ベース領域２８ｃは、このｎ型ドーパントプロファイルＰＦ３（ｎ）のｎ型ドーパント濃度により規定される。ｎ型ドーパントプロファイルＰＦ１（ｎ）は、エピ表面の近傍のｎ型ドーパント濃度を示す。第１領域２８ａの導電型は、このｎ型ドーパントプロファイルＰＦ１（ｎ）のｎ型ドーパント濃度により規定される。ｐ型ドーパントプロファイルＰＦ２（ｐ）は、中間領域におけるｐ型ドーパント濃度を示す。第２領域２８ｂの導電型は、このｐ型ドーパントプロファイルＰＦ２（ｐ）のｐ型ドーパント濃度により規定される。第１領域２８ａでは、ｎ型ドーパントプロファイルＰＦ１（ｎ）におけるｎ型ドーパント濃度がｐ型ドーパントプロファイルＰＦ２（ｐ）のｐ型ドーパント濃度より多く、第２領域２８ｂでは、ｐ型ドーパントプロファイルＰＦ２（ｐ）のｐ型ドーパント濃度が、ｎ型ドーパントプロファイルＰＦ１（ｎ）及びＰＦ３（ｎ）におけるｎ型ドーパント濃度がより多い。この方法によれば、該III族窒化物半導体２５の表面から深さ方向に順に配置された第１領域２８ａ及び第２領域２８ｂに、それぞれ、互いに異なる導電性を付与できる。
図６の（ａ）部に示されるドーパントプロファイルは、例えばトランジスタのウエル領域及びソース領域における縦断面に現れる。複数のドーパントプロファイルの形成のために、異なる加速エネルギを用いて、異なるイオン種のイオン注入を行うことにより、異なるイオン飛距離Ｒｐを達成できる。
図６の（ｂ）部に示されるように、導電性III族窒化物半導体２５は、該III族窒化物半導体の表面から深さ方向に順に配置された第３領域２９ａ及びベース領域２９ｂを含むことができる。導電性III族窒化物半導体２５は、該III族窒化物半導体の表面から深さ方向に規定された、ｐ型ドーパントプロファイルＰＦ４（ｐ）及びｎ型ドーパントプロファイルＰＦ５（ｎ）を有する。第３領域２９ａでは、ｐ型ドーパントプロファイルＰＦ４（ｐ）のｐ型ドーパント濃度が、ｎ型ドーパントプロファイルＰＦ５（ｎ）におけるｎ型ドーパント濃度がより多い。ｎ型ドーパントプロファイルＰＦ５（ｎ）は、ベースとなるエピタキシャル層２３におけるｎ型ドーパント濃度を示す。ベース領域２９ｂは、このｎ型ドーパントプロファイルＰＦ５（ｎ）のｎ型ドーパント濃度により規定される。
図６の（ｂ）部に示されるドーパントプロファイルは、例えばトランジスタのソース領域を囲むウエル領域における縦断面、ショットキ接合ダイオードのｐ型ガードリングを横切る縦断面、及びｐｎ接合ダイオードのｐｎ接合を横切る縦断面に現れる。
図６の（ａ）部及び（ｂ）部に示されるドーパントプロファイルの形成では、大きな開口サイズを有するマスクを用いて深くｐ型イオン種を注入すると共に、小さい開口サイズを有するマスクを用いて浅くｎ型イオン種を注入することにより、例えばトランジスタのウエル領域及びソース領域を形成することができる。この形態では、導電性III族窒化物半導体２５では、第２領域２８ｂから延在しており第１領域２８ａを囲むように導電性III族窒化物半導体２５の表面２５ａに至る第３領域２９ａを含むことができる。
このように、異なる開口サイズを有する複数のマスクを用いて、異なる加速エネルギ及び異なるドーズ量のイオン注入を行うとき、トランジスタ及びダイオードに適切なｐ−ドーパントプロファイル及びｎ−ドーパントプロファイルを提供できる。図６に係る説明において、ｐ−、ｎ−ドーパントプロファイルは、第１導電型ドーパント濃度を表す第１導電型ドーパントプロファイル、及び第２導電型ドーパント濃度を表す第２導電型ドーパントプロファイルとして読み替えることができる。
工程Ｓ１１２では、半導体素子のための電極を形成する。
必要な場合には、工程Ｓ１１５では、電極の形成に先立って、還元性ガス及び窒素源ガスを用いた処理の後にIII族窒化物半導体の表面の観察を行うことができる。半導体表面の観察には、例えば電子顕微鏡や光学顕微鏡、好ましくはノマルスキー顕微鏡（微分干渉顕微鏡）等を用いることができる。工程Ｓ１１６では、観察においてIII族窒化物半導体の表面に所望のモフォロジが現れた場合に、半導体素子を作製する方法における引き続く処理（例えば工程１１２等）を適用するという判断を行う。この方法によれば、熱処理後にIII族窒化物半導体の表面に所望のモフォロジが現れたか否かを判断するので、良好な原子の再配列及び再結晶化の有無を判断できる。
そして、工程Ｓ１１６における判断の後に、工程Ｓ１１２における電極形成を行うことができる。この方法によれば、熱処理後にIII族窒化物半導体の表面にモフォロジが現れたか否かを判断するので、良好な原子の再配列及び再結晶化の結果としての導電性III族窒化物半導体上に電極を形成できる。
本実施の形態の方法により作成される半導体素子の一例はショットキダイオードを含むことができる。図７に示されるように、導電性III族窒化物半導体２５の第３領域２９ａは、ショットキダイオードのｐ型ガードリング部を含む。この方法によれば、半導体素子のガードリングのためのｐ型領域を形成できる。
工程Ｓ１１２では、半導体素子のための電極を形成する。図７に示されるように、工程Ｓ１１３では、ショットキ電極３１を形成することができる。ショットキ電極３１は、導電性III族窒化物半導体２５の第３領域２９ａ及びベース領域２９ｂに接するように形成される。この方法によれば、ショットキ電極３１が、良好なｐ型導電性の半導体領域（例えば図６の（ｂ）部に示される第３領域２９ａ）に接触するので、ショットキ電極３１に係る耐圧を向上できる。また、工程Ｓ１１２では、基板１１の導電性の裏面１１ｂに別の電極（例えば裏面電極）３３を形成することができる。この半導体素子は、縦型の構造を有することができる。
本実施の形態の方法により作成される半導体素子の一例は縦型トランジスタを含むことができる。図８に示されるように、導電性III族窒化物半導体２５の第２領域２８ｂ及び第３領域２９ａは、ウエル領域を含み、第１領域２８ａはソース領域を含む。ベース領域２８ｃ、２９ｂは、基板１１への電流経路のためのドリフト領域及びドレイン領域を提供する。
工程Ｓ１１２では、図８に示されるように、半導体素子のための電極を形成する。工程Ｓ１１４では、例えばウエル領域及びソース領域に接触を成すように、オーミック電極３５を形成することができる。オーミック電極３５は、導電性III族窒化物半導体２５の第１領域２８ａ及び第３領域２９ａに接するように形成される。この方法によれば、オーミック電極３５が、良好なｐ型導電性及び／又はｎ型導電性の半導体領域（第１領域２８ａ及び第３領域２９ａ）に接触するので、安定した電位の供給は可能になり、半導体素子の動作が安定する。
また、縦型トランジスタの形成では、ウエル領域（領域２９ａ）上にゲート膜３７を形成すると共に、ゲート膜３７上にゲート電極３９を形成する。ゲート電極３９の電位に応じてウエル領域の表面に反転層が形成されて、ソース領域とドリフト領域との電気的導通が制御される。
本実施の形態の方法により作成される半導体素子の一例は接合ダイオードを含むことができる。図９に示されるように、導電性III族窒化物半導体の第３領域２９ａは、接合ダイオードのｐ型領域を含む。この方法によれば、半導体素子のアノードのためのｐ型領域を形成できる。
工程Ｓ１１２では、図９に示されるように、半導体素子のための電極を形成する。工程Ｓ１１４では、例えば接合ダイオードのアノード領域に接触を成すように、オーミック電極４１を形成することができる。オーミック電極４１は、導電性III族窒化物半導体２５の第３領域２９ａに接するように形成される。この方法によれば、オーミック電極４１が、良好なｐ型導電性の半導体領域に接触するので、安定した電位の供給は可能になり、半導体素子の動作が安定する。第３領域２９ａは接合ダイオードのアノード領域を含むと共に、ベース領域２９ｂは接合ダイオードのカソード領域を含むことができる。本実施例では、第３領域２９ａとベース領域２９ｂとはｐｎ接合を構成する。この方法によれば、半導体素子は、ｐｎ接合を含むｐｎ接合ダイオードであることができる。必要な場合には、ｐ型領域及びｎ型領域の配置を互いに置き換えた接合ダイオードを作成することができる。
また、本実施例では、導電性III族窒化物半導体２５のドーパント濃度及びドーパントプロファイルの変更により、ｐｎ接合に替えてｐｉｎ接合を含む接合ダイオードを作成することができる。この接合ダイオードは、第１領域のアノード領域と第２領域のカソード領域に接するように挟まれたｉ型領域を含む。
引き続いて、本実施の形態に係る実験例を説明する。
（実験例１）
厚さ２μｍのアンドープＧａＮエピタキシャル層をサファイア基板上に成長して、いくつかのエピタキシャル基板Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４を準備する。これらのエピタキシャル基板にイオン注入を以下の注入条件で行う。
イオン種：Ｍｇイオン。
加速エネルギ：０μｍ〜深さ０．３μｍの深さまでＭｇ濃度５×１０１９ｃｍ−３になるように多段注入。
トータルのドーズ量：１．５×１０１５ｃｍ−２。
エピタキシャル基板Ａ＿５１〜Ａ＿５４では、アニールに先立って、厚さ５００ｎｍのＡｌＮの表面保護膜を有機金属気相成長（ＭＯＶＰＥ）法で成長温度５００度で成長する。
エピタキシャル基板Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４に以下の条件で活性化のための熱処理を行う。
（１）エピタキシャル基板Ａ＿１：Ｎ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（２）エピタキシャル基板Ａ＿２：ＮＨ３雰囲気、摂氏１０５０度の温度で、時間１分間。
（３）エピタキシャル基板Ａ＿３：摂氏１０５０度の温度で、ＮＨ３＋Ｈ２雰囲気及びＨ２雰囲気を交互に供給するシーケンス。シーケンスは、一又は複数の単位シーケンスを含むことができる。単位シーケンスは第１熱処理及び第２熱処理を含む。本実施例では、単位シーケンスの時間の長さは例えば１．５秒である。ＮＨ３の供給期間の長さは例えば０．５秒であり、ＮＨ３＋Ｈ２の供給期間の長さは例えば１．０秒である。
（ＮＨ３＋Ｈ２）雰囲気の期間では、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量も１０ｓｌｍである。Ｈ２雰囲気の期間では、Ｈ２流量は２０ｓｌｍである。
（４）エピタキシャル基板Ａ＿４：Ｈ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（５−１）エピタキシャル基板Ａ＿５１：摂氏１０５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−２）エピタキシャル基板Ａ＿５２：摂氏１２００度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−３）エピタキシャル基板Ａ＿５３：摂氏１３５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−４）エピタキシャル基板Ａ＿５４：摂氏１４５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
活性化のための熱処理後に、ＴＭＡＨ溶液を用いたウエットエッチングによりエピタキシャル基板Ａ＿５１〜Ａ＿５４のＡｌＮ膜を除去する（室温で、１５分）。
その後、エピタキシャル基板Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４の表面を光学顕微鏡で観察する。観察の後に、エピタキシャル基板Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４の表面に、Ｎｉからなるオーミック電極を形成して、半導体素子Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４を形成すると共に、合金化処理を行う。この後に、半導体素子Ａ＿１、Ａ＿２、Ａ＿３、Ａ＿４、Ａ＿５１、Ａ＿５２、Ａ＿５３、Ａ＿５４のホール測定を行う。ホール測定により、キャリア極性及びキャリア濃度を測る。
図１０は、実験例１に係る一覧を示す図面である。半導体素子の表面の様子について説明する。この図において、キャリア極性の欄において、シンボル「ｎ」はｎ導電性が形成されたことを示し、シンボル「ｐ」はｐ導電性が形成されたことを示す。キャリア濃度の数値における符号については、シンボル「−」は電子濃度を示し、シンボル「＋」は正孔濃度を示す。例えば“−５．４ｅ１７”の表記は、電子濃度５．４×１０１７ｃｍ−３を意味する。
半導体素子Ａ＿１に関しては、活性化の処理の前後で、エピ表面に全く変化が見られることなく、良好な平坦性を有している。表面付近に関しては、全く何の変化もないと考えられる。
半導体素子Ａ＿２に関しては、活性化の処理を行った後、エピ表面にピット等が発生している。ＮＨ３によるアニールによって、転位等の部分や、局所的に凹んだ部分が優先的にＮＨ３による処理（反応）が生じるので、その部分の原子が大きく動き、ピット等が発生したと考えられる。
半導体素子Ａ＿３に関しては、活性化の処理を行った後、表面モフォロジの明らかな変化が見られる。具体的には、マクロステップの発生や、ヒロックの発生等が見られる。表面モフォロジが変化する理由として以下のものが考えられる。短時間のＨ２雰囲気で窒素原子が抜けた状態が生成される。この結果としてエピ表面の原子（特にＧａ）が動きやすい状態が生じて、イオン注入されたＧａＮエピの表面近傍でマイグレーションの大幅な増加が起こる。その結果、表面近傍の原子の再配列が起こる。Ｈ２雰囲気に曝された後に窒素源のＮＨ３をエピ表面に供給することにより、再結晶化が促進されたものと考えられる。
半導体素子Ａ＿４に関しては、Ｇａドロップレット等が発生している。これはＨ２でＧａＮが完全に分解したためと考えられる。
半導体素子Ａ＿５１、Ａ＿５２、Ａ＿５３に関しては、個々の活性化の処理の前後で全く変化が見られず、エピ表面は良好な平坦性を有している。低温（例えば温度摂氏３００度〜摂氏９００度）で成膜したＡｌＮ保護膜（例えば厚さ１０ｎｍ〜２０００ｎｍ）により、エピ表面が保護されており、そのため表面の変化は生じない。一方、半導体素子Ａ＿５４に関しては、活性化の処理によって、エピ表面上のＡｌＮ保護膜を形成してアニールしたにも関わらず、表面の一部にＧａドロップレットが発生している。これは、熱処理温度１４５０度のアニールによりＧａＮの分解がエピ層の一部分から起こったことが理由であると考えられる。
以上の実験例１の結果から、得られたＧａＮのｐ型の特性が明らかにされた。イオン注入したエピタキシャル膜の活性化の方法に関しては、アンモニア雰囲気中のアニールを用いる方法、ＡｌＮキャップ膜を用いる方法に比較して、エピタキシャル基板Ａ＿３に係る方法が優れている。また、ＡｌＮ保護膜を形成した後に高温でアニールする方法に比較して、エピタキシャル基板Ａ＿３に係る方法では比較的低温で良好なｐ型特性を形成でき、必ずしも高温が必要でないので、エピタキシャル基板Ａ＿３に係る方法の実施は容易である。
（実験例２）
Ｍｇイオンの注入条件を変更した実験例を示す。Ｍｇイオンのドーズ量を低くしている。この条件は、発明者らの知見によれば、ｐ型が得られにくい条件である。一方で、実際の電子デバイスにおいて有用性及び重要の高い条件である。
厚さ２μｍのアンドープＧａＮエピタキシャル層をサファイア基板上に成長して、いくつかのエピタキシャル基板Ｂ＿１、Ｂ＿２、Ｂ＿３、Ｂ＿４、Ｂ＿５１、Ｂ＿５２、Ｂ＿５３、Ｂ＿５４を準備する。これらのエピタキシャル基板にイオン注入を以下の注入条件で行う。
イオン種：Ｍｇイオン。
加速エネルギ：０μｍ〜深さ０．５μｍの深さまでＭｇ濃度２×１０１８ｃｍ−３になるように多段注入。
トータルのドーズ量：１．０×１０１４ｃｍ−２。
エピタキシャル基板Ｂ＿５１〜Ｂ＿５４では、アニールに先立ってＡｌＮの表面保護膜を有機金属気相成長（ＭＯＶＰＥ）法で厚さ５００ｎｍのＡｌＮ膜を成長温度５００度で成長する。
エピタキシャル基板Ｂ＿１、Ｂ＿２、Ｂ＿３、Ｂ＿４、Ｂ＿５１、Ｂ＿５２、Ｂ＿５３、Ｂ＿５４に以下の条件で活性化のための熱処理を行う。
（１）エピタキシャル基板Ｂ＿１：Ｎ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（２）エピタキシャル基板Ｂ＿２：ＮＨ３雰囲気、摂氏１０５０度の温度で、時間１分間。
（３）エピタキシャル基板Ｂ＿３：摂氏１０５０度の温度で、ＮＨ３＋Ｈ２雰囲気及びＨ２雰囲気を交互に供給するシーケンス。
（ＮＨ３＋Ｈ２）雰囲気の期間では、前半処理ではＨ２雰囲気の期間ではＨ２流量は２０ｓｌｍである。後半処理ではＨ２流量は１０ｓｌｍであり、ＮＨ３流量は１０ｓｌｍである。
（４）エピタキシャル基板Ｂ＿４：Ｈ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（５−１）エピタキシャル基板Ｂ＿５１：摂氏１０５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−２）エピタキシャル基板Ｂ＿５２：摂氏１２００度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−３）エピタキシャル基板Ｂ＿５３：摂氏１３５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−４）エピタキシャル基板Ｂ＿５４：摂氏１４５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
活性化のための熱処理後に、ＴＭＡＨ溶液を用いたウエットエッチングによりエピタキシャル基板Ｂ＿５１〜Ｂ＿５４のＡｌＮ膜を除去する（室温で、１５分）。その後、エピタキシャル基板Ｂ＿１〜Ｂ＿５４の表面を光学顕微鏡で観察する。観察の後に、エピタキシャル基板Ｂ＿１〜Ｂ＿５４の表面に、Ｎｉからなるオーミック電極を形成して、半導体素子Ｂ＿１、Ｂ＿２、Ｂ＿３、Ｂ＿４、Ｂ＿５１、Ｂ＿５２、Ｂ＿５３、Ｂ＿５４を形成すると共に、合金化処理を行う。この後に、半導体素子Ｂ＿１〜Ｂ＿５４のホール測定を行う。ホール測定により、キャリア極性及びキャリア濃度を見積もる。
図１１は、実験例２に係る一覧を示す図面である。この図において、キャリア極性の欄において、シンボル「ｎ」はｎ導電性が形成されたことを示し、シンボル「ｐ」はｐ導電性が形成されたことを示す。キャリア濃度の数値における符号については、シンボル「−」は電子濃度を示し、シンボル「＋」は正孔濃度を示す。実験例２に係る表面モフォロジは、実験例１と同様な傾向を示す。熱処理の条件は、イオン注入のハイドーズからメディウムドーズにおける注入イオン種の活性化に有用である。
半導体素子Ｂ＿３に関しては、活性化の処理を行った後、表面モフォロジの明らかな変化が見られる。具体的には、マクロステップの発生や、ヒロックの発生等が見られる。面モフォロジが変化する理由として以下のものが考えられる。短時間のＨ２雰囲気で窒素原子が抜けた状態が生成される。この結果としてエピ表面の原子（特にＧａ）が動きやすい状態が生じて、マイグレーションの大幅な増加がイオン注入されたＧａＮエピの表面近傍で起こる。その結果、表面近傍の原子の再配列等が起こる。Ｈ２雰囲気に曝された後にＮＨ３をエピ表面に供給することにより、再結晶化が促進されたものと考えられる。
実験例２では、電子デバイス等への実際の応用で用いる場合の低いＭｇ濃度のｐ型窒化ガリウムを得ることができる。
（実験例３）
活性化の処理の条件（交互アニールのときの温度）を変更する実験例を説明する。Ｍｇイオンの注入条件は、実験例２において用いた低いドーズ条件で行う。この条件は、実験例１のドーズ条件より低いので、ｐ型が得られにくい注入条件である。
厚さ２μｍのアンドープＧａＮエピタキシャル層をサファイア基板上に成長して、いくつかのエピタキシャル基板Ｃ＿１、Ｃ＿２、Ｃ＿３、Ｃ＿４、Ｃ＿５、Ｃ＿６、Ｃ＿７、Ｃ＿８、Ｃ＿９を準備する。これらのエピタキシャル基板にイオン注入を以下の注入条件で行う。
イオン種：Ｍｇイオン。
加速エネルギ：０μｍ〜深さ０．５μｍの深さまでＭｇ濃度２×１０１８ｃｍ−３になるように多段注入。
トータルのドーズ量：１．０×１０１４ｃｍ−２。
エピタキシャル基板Ｃ＿１〜Ｃ＿９に以下の条件で活性化のための熱処理を行う。
熱処理における処理ガスについては、ＮＨ３＋Ｈ２雰囲気（０．５秒）及びＨ２雰囲気（１．０秒）を交互に供給するシーケンス。
（ＮＨ３＋Ｈ２）雰囲気の期間では、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量も１０ｓｌｍである。Ｈ２雰囲気の期間では、Ｈ２流量は２０ｓｌｍである。
（１）エピタキシャル基板Ｃ＿１：摂氏７００度の温度でアニールする。
（２）エピタキシャル基板Ｃ＿２：摂氏８００度の温度でアニールする。
（３）エピタキシャル基板Ｃ＿３：摂氏９００度の温度でアニールする。
（４）エピタキシャル基板Ｃ＿４：摂氏１０００度の温度でアニールする。
（５）エピタキシャル基板Ｃ＿５：摂氏１０５０度の温度でアニールする。
（６）エピタキシャル基板Ｃ＿６：摂氏１１００度の温度でアニールする。
（７）エピタキシャル基板Ｃ＿７：摂氏１２００度の温度でアニールする。
（８）エピタキシャル基板Ｃ＿８：摂氏１２５０度の温度でアニールする。
（９）エピタキシャル基板Ｃ＿９：摂氏１３００度の温度でアニールする。
その後、エピタキシャル基板Ｃ＿１〜Ｃ＿９の表面を光学顕微鏡で観察する。観察の後に、エピタキシャル基板Ｃ＿１〜Ｃ＿９の表面に、Ｎｉからなるオーミック電極を形成して、半導体素子Ｃ＿１〜Ｃ＿９を形成すると共に、合金化処理を行う。この後に、半導体素子Ｃ＿１〜Ｃ＿９のホール測定を行う。ホール測定により、キャリア極性及びキャリア濃度を得る。
図１２は、実験例３に係る一覧を示す図面である。この図において、キャリア極性の欄において、シンボル「ｎ」はｎ導電性が形成されたことを示し、シンボル「ｐ」はｐ導電性が形成されたことを示す。キャリア濃度の数値における符号については、シンボル「−」は電子濃度を示し、シンボル「＋」は正孔濃度を示す。また、還元性雰囲気を提供できる還元性ガスとを用いて、イオン注入されたIII族窒化物半導体に摂氏８００度以上摂氏１４５０度の範囲内の温度で熱処理することができる。好ましくは、交互アニールを実施する際は、摂氏８００度〜１２５０度の範囲において、ｐ型ドーパントの活性化が可能である。なお、交互アニールを実施する前に、例えば、摂氏１４００度以下のプリアニールを窒素雰囲気で実施することも可能である。このような処理を行うことによって、イオン注入によるダメージの回復を回復し、交互アニールによるｐ型ドーパントの活性化率の向上が可能だからである。
（実験例４）
マグネシウム（Ｍｇ）イオンに替えて炭素（Ｃ）イオンの注入を行った実験例を示す。厚さ２μｍのアンドープＧａＮエピタキシャル層をサファイア基板上に成長して、いくつかのエピタキシャル基板Ｄ＿１、Ｄ＿２、Ｄ＿３、Ｄ＿４、Ｄ＿５１、Ｄ＿５２、Ｄ＿５３、Ｄ＿５４を準備する。これらのエピタキシャル基板にイオン注入を以下の注入条件で行う。
イオン種：Ｃイオン。
加速エネルギ：０μｍ〜深さ０．３μｍの深さまでＭｇ濃度５×１０１９ｃｍ−３になるように多段注入。
トータルのドーズ量：１．５×１０１５ｃｍ−２。
エピタキシャル基板Ｄ＿５１〜Ｄ＿５４では、アニールに先立ってＡｌＮの表面保護膜を有機金属気相成長（ＭＯＶＰＥ）法で厚さ５００ｎｍのＡｌＮ膜を成長温度５００度で成長する。
エピタキシャル基板Ｄ＿１、Ｄ＿２、Ｄ＿３、Ｄ＿４、Ｄ＿５１、Ｄ＿５２、Ａ＿５３、Ｄ＿５４に以下の条件で活性化のための熱処理を行う。
（１）エピタキシャル基板Ｄ＿１：Ｎ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（２）エピタキシャル基板Ｄ＿２：ＮＨ３雰囲気、摂氏１０５０度の温度で、時間１分間。
（３）エピタキシャル基板Ｄ＿３：摂氏１０５０度の温度で、ＮＨ３＋Ｈ２雰囲気（０．５秒）及びＨ２雰囲気（１．０秒）を交互に供給するシーケンスを用いる。（ＮＨ３＋Ｈ２）雰囲気の期間では、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量も１０ｓｌｍである。Ｈ２雰囲気の期間では、Ｈ２流量は２０ｓｌｍである。
（４）エピタキシャル基板Ｄ＿４：Ｈ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（５−１）エピタキシャル基板Ｄ＿５１：摂氏１０５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−２）エピタキシャル基板Ｄ＿５２：摂氏１２００度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−３）エピタキシャル基板Ｄ＿５３：摂氏１３５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−４）エピタキシャル基板Ｄ＿５４：摂氏１４５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
活性化のための熱処理後に、ＴＭＡＨ溶液を用いたウエットエッチングによりエピタキシャル基板Ａ＿５１〜Ａ＿５４のＡｌＮ膜を除去する（室温で、１５分）。
その後、エピタキシャル基板Ｄ＿１〜Ｄ＿５４の表面を光学顕微鏡で観察する。観察の後に、エピタキシャル基板Ｄ＿１〜Ｄ＿５４の表面に、Ｎｉからなるオーミック電極を形成して、半導体素子Ｄ＿１〜Ｄ＿５４を形成すると共に、合金化処理を行う。この後に、半導体素子Ｄ＿１〜Ｄ＿５４のホール測定を行う。ホール測定により、キャリア極性及びキャリア濃度を得ることができる。
図１３は、実験例４に係る一覧を示す図面である。半導体素子の表面の様子について説明する。この図において、キャリア極性の欄において、シンボル「ｎ」はｎ導電性が形成されたことを示し、シンボル「ｐ」はｐ導電性が形成されたことを示す。キャリア濃度の数値における符号については、シンボル「−」は電子濃度を示し、シンボル「＋」は正孔濃度を示す。ドーパントとして炭素（Ｃ）を用いるとき、ＮＨ３及びＨ２を交互に供給する交互アニールを行うことにより、炭素（Ｃ）がｐ型ドーパントとして活性化されて、ｐ型のＧａＮを得ることができる。
半導体素子Ｃ＿３に関しては、活性化の処理を行った後、表面モフォロジの明らかな変化が見られる。具体的には、マクロステップの発生や、ヒロックの発生等が見られる。面モフォロジが変化する理由として以下のものが考えられる。短時間のＨ２雰囲気で窒素原子が抜けた状態が生成される。この結果としてエピ表面の原子（特にＧａ）が動きやすい状態が生じて、マイグレーションの大幅な増加がイオン注入されたＧａＮエピの表面近傍で起こる。その結果、表面近傍の原子の再配列等が起こる。Ｈ２雰囲気に曝された後にＮＨ３をエピ表面に供給することにより、再結晶化が促進されたものと考えられる。
他のドーパント、例えば、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、イットリウム（Ｙ）、ベリリウム（Ｂｅ）でも、当該イオン種がｐ型ドーパントとして活性化されて、ｐ型のＧａＮを得ることができる。
（実験例５）
Ｓｉのイオン注入を行う実験例を説明する。ｎ型ドーパントのイオン注入は、電子デバイスのコンタクト層の形成（選択ｎ層の形成、ｎ＋層の形成）に適用される。これも実用上は極めて重要である。
厚さ２μｍのアンドープＧａＮエピタキシャル層をサファイア基板上に成長して、いくつかのエピタキシャル基板Ｅ＿１、Ｅ＿２、Ｅ＿３、Ｅ＿４、Ｅ＿５１、Ｅ＿５２、Ｅ＿５３、Ｅ＿５４を準備する。これらのエピタキシャル基板にイオン注入を以下の注入条件で行う。
イオン種：Ｓｉイオン。
加速エネルギ：０μｍ〜深さ０．３μｍの深さまでＭｇ濃度５×１０１８ｃｍ−３になるように多段注入。
トータルのドーズ量：１．７×１０１４ｃｍ−２。
エピタキシャル基板Ｅ＿５１〜Ｅ＿５４では、アニールに先立ってＡｌＮの表面保護膜を有機金属気相成長（ＭＯＶＰＥ）法で厚さ５００ｎｍのＡｌＮ膜を成長温度５００度で成長する。
エピタキシャル基板Ｅ＿１、Ｅ＿２、Ｅ＿３、Ｅ＿４、Ｅ＿５１、Ｅ＿５２、Ｅ＿５３、Ｅ＿５４に以下の条件で活性化のための熱処理を行う。
（１）エピタキシャル基板Ｅ＿１：Ｎ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（２）エピタキシャル基板Ｅ＿２：ＮＨ３雰囲気、摂氏１０５０度の温度で、時間１分間。
（３）エピタキシャル基板Ｅ＿３：摂氏１０５０度の温度で、ＮＨ３＋Ｈ２雰囲気（０．５秒）及びＨ２雰囲気（１．０秒）を交互に供給するシーケンス。
（ＮＨ３＋Ｈ２）雰囲気の期間では、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量も１０ｓｌｍである。Ｈ２雰囲気の期間では、Ｈ２流量は２０ｓｌｍである。
（４）エピタキシャル基板Ｅ＿４：Ｈ２雰囲気、摂氏１０５０度の温度で、時間１分間。
（５−１）エピタキシャル基板Ｅ＿５１：摂氏１０５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−２）エピタキシャル基板Ｅ＿５２：摂氏１２００度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−３）エピタキシャル基板Ｅ＿５３：摂氏１３５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
（５−４）エピタキシャル基板Ｅ＿５４：摂氏１４５０度の温度、時間１分間 、Ｎ２雰囲気でアニールを行う。
活性化のための熱処理後に、ＴＭＡＨ溶液を用いたウエットエッチングによりエピタキシャル基板Ｅ＿５１〜Ｅ＿５４のＡｌＮ膜を除去する（室温で１５分のウエットエッチング処理）。
その後、エピタキシャル基板Ｅ＿１〜Ｅ＿５４の表面を光学顕微鏡で観察する。観察の後に、エピタキシャル基板Ｅ＿１〜Ｅ＿５４の表面に、Ｎｉからなるオーミック電極を形成して、半導体素子Ｅ＿１〜Ｅ＿５４を形成すると共に、合金化処理を行う。この後に、半導体素子Ｅ＿１〜Ｅ＿５４のホール測定を行う。ホール測定により、キャリア極性及びキャリア濃度を得る。
図１４は、実験例４に係るサマリを示す図面である。半導体素子の表面の様子について説明する。この図において、キャリア極性の欄において、シンボル「ｎ」はｎ導電性が形成されたことを示す。キャリア濃度の数値における符号については、シンボル「−」は電子濃度を示す。
このＳｉ濃度の欄を参照すると、こちらの実験例においてもエピタキシャル基板Ｅ＿１、Ｅ＿３の条件が比較的高いキャリア濃度を示し、この方法が優れた活性化を提供できる。
（実験例６）
これまでの実験例をまとめる。上記の実験では、イオン種としてＭｇ、Ｃ、Ｓｉのイオン注入をＧａＮに行った後に、このＧａＮの活性化のために種々の熱処理を連続的に行っている。この中で、（ＮＨ３＋Ｈ２）供給とＨ２供給とを交互に供給しながら熱処理を行っている。この熱処理では、アンモニアのような窒素供給源と、水素のような還元性雰囲気（エッチングガス）を交互に供給している。交互に供給されるガスは、両者（Ｈ２とＮＨ３）を互いに完全に分け隔てる必要はなく、例えば、窒素源ガス（例えばＮＨ３）を含む第１雰囲気と、還元性ガス（例えばＨ２）及び窒素源（例えば第１雰囲気より少ないＮＨ３）を含む第２雰囲気とを交互に、活性化の対象物を曝す熱処理を行うことができる。このとき、第１雰囲気と第２雰囲気との割合を（周期的に）変動させることができる。これにより、種々のイオン種をIII族窒化物半導体において活性化させることができる。
また、窒素源の雰囲気は、水素及びアンモニアの組み合わせだけでなく、III族窒化物半導体の成長に際してその構成元素の窒素源となりうるガスにより形成されることができる。窒素源となりうるガスとして、アンモニアのほかに、例えば、ヒドラジン系ガスや、アミン系ガス等、窒素ラディカル、プラズマ化した窒素や、プラズマ化したアンモニアを適用できる。また、還元性雰囲気（エッチングガス）は、III族窒化物半導体に対して還元作用を有するガスにより提供されることができる。また、還元性雰囲気（エッチングガス）として、水素のほかに、例えば、塩化水素（例えばＨＣｌ）、塩素（例えばＣｌ２）等を用いることができる。あるいは、水素ラディカルや、プラズマ化した水素やプラズマ化したアルゴンなども使うことが可能である。
また、上記の実験例において、イオン注入の元素にＭｇ、Ｃ、Ｓｉの実験を示している。しかしながら、ｎ型ドーパントとして、ゲルマニウム等を使用できる。また、ｐ型ドーパントとして、亜鉛、カルシウム、イットリウム、炭素、ベリリウム等を使用できる。これらのドーパントを用いるとき、実験例と同様の効果が期待できる。
また、実験例では、III族窒化物半導体としてＧａＮ層を用いている。III族窒化物半導体としては、ＡｌＧａＮや、ＩｎＧａＮ、ＡｌＩｎＧａＮなどに対しても、実験例のアニール法を適用して、イオン注入により導入されたｐ−、ｎ−ドーパントから、それぞれ、ｐ−、ｎ−導電性を得ることができる。
窒素源雰囲気及び還元性雰囲気の繰り返しの適用例は、処理時間、熱処理温度、雰囲気の圧力といった処理条件を適切に選ぶことにより、例えばアンモニア雰囲気、次いで水素雰囲気、最後にアンモニア雰囲気という処理を含むことができる。また、適用例は、更なる数回の繰り返しの処理も含むことができる。
（実験例７）
図１５に示される工程フローに従って、半導体素子としてショットキバリアダイオードを説明する。ｐ型ガードリングを含むショットキバリアダイオードを作製する。導電性基板として、１×１０８ｃｍ−２の転位密度を有する導電性ＧａＮウエハを準備する。このＧａＮ基板上に、Ｓｉ濃度２×１０１８ｃｍ−３及び厚さ１μｍのｎ＋ＧａＮ層、及びＳｉ濃度１×１０１６ｃｍ−３及び厚さ５μｍのｎ−ＧａＮ層を順にＭＯＶＰＥ法で成長して、エピタキシャル基板を作製する。図１５における表記において、「１ｅ８ｃｍ−２」は、面密度“１×１０８ｃｍ−２”を意味し、「２ｅ１８ｃｍ−３」は、濃度“２×１０１８ｃｍ−３”を意味する。同様の表記は、図１８及び図１９においても用いられる。
実験Ｆ＿１。
ｐ型ガードリングを有するショットキーバリアダイオードの作製を作製する。上記のエピタキシャル基板上に、ＭＯＶＰＥを用いて厚さ３０ｎｍのＡｌＮ膜を成長した後に、厚さ１μｍのホトレジストを全面に塗布した後に、アライナーとホトマクスを用いて、直径１ｍｍ及び幅１０μｍのリング状の窓を有するレジストマスクを形成する。次いで、ＡｌＮ膜のエッチングのために、ＴＭＡＨ溶液に５分浸す。リング状の開口を有するＡｌＮマスクを形成する。このＡｌＮマスクを用いて、Ｍｇイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から０．５μｍの深さまでのＭｇ濃度が約２×１０１８ｃｍ−３となるように、１×１０１４ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ＡｌＮマスクの開口を介してＧａＮ層中に、直径１ｍｍ及び幅１０μｍのリング状のＭｇ注入領域が形成される。イオン注入後にレジストマスクのみを除去し、ＡｌＮマスクを残す。
アニール処理として以下のものを行う：摂氏１０５０度の温度で１分間、（ＮＨ３及びＨ２の混合ガス）／Ｈ２の雰囲気を交互に形成しながらアニールを行う。ＮＨ３及びＨ２の混合ガスからなる雰囲気において、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量は１０ｓｌｍである。Ｈ２からなる雰囲気においては、Ｈ２流量は２０ｓｌｍである。このシーケンスでは、一周期が１．５秒の期間である。１．５秒の期間に水素を流し、０．５秒の期間にアンモニアを流す。その後、ＡｌＮマスクをＴＭＡＨを用いて除去した後に、Ｎ２雰囲気中で摂氏８５０度で２分間のアニールを行う。
実験Ｆ＿２。
イオン注入後に、リング状の開口を有するＡｌＮマスクをＴＭＡＨ溶液を用いて除去する。除去後に、再び、厚さ１００ｎｍのＡｌＮ層を全面にＭＯＶＰＥ法で成長する。成膜後に、Ｎ２雰囲気で、摂氏１３５０度、１分間のアニールを行う。アニールを実施した後に、ＡｌＮ層をＴＭＡＨ溶液を用いて除去する。
これらの実験により作製されたエピタキシャル基板Ｆ＿１、Ｆ＿２の導電性ＧａＮ基板の裏面に、オーミック電極を形成する。この後に摂氏６００度の合金化処理を実施する。その後、アライナーとホトマクスを用いて、ｐ型ガードリングの幅１０μｍ内に電極の端部が位置するように、円形のショットキ電極（Ｎｉ／Ａｕ電極）を形成する。
実験Ｆ＿３。
ｐ型ガードリングを有さないショットキバリアダイオードを作製する。エピタキシャル成長によりエピタキシャル基板を作製した後に、導電性ＧａＮ基板の裏面に、オーミック電極を形成し、摂氏６００度で合金化処理を実施する。その後に、アライナーとホトマクスを用いて、円形（直径１ｍｍ）のショットキ電極（Ｎｉ／Ａｕ電極）を形成する。
これらの実験により、図１６に示される構造を有するショットキバリアダイオードが作製される。図１７を参照しながら、上記の３つの実験により作製されたショットキバリアダイオードＦ＿１、Ｆ＿２、Ｆ＿３の特性を説明する。
オン抵抗、順方向電圧Ｖｆといった順方向特性はいずれのショットキバリアダイオードＦ＿１、Ｆ＿２、Ｆ＿３も同じである。逆方向の特性に係る耐圧については、ショットキバリアダイオードＦ＿１の逆方向耐圧が３種のショットキバリアダイオードのうち最も高く、ガードリングに適用可能な良好なｐ型の特性がイオン注入及び活性化アニールにより提供されたことが示される。
この実験例Ｆ１において、ｐ型ガードリング層の表面、つまりＭｇイオン注入されたＧａＮ層の表面のみを、ＮＨ３／Ｈ２を用いる交互アニールの雰囲気に曝している。露出された表面のモフォロジにおいてマクロステップ等が形成されており、この部分のモフォロジは、ＡｌＮマスクで覆われていた部分と異なる外観を示す。このようなマクロステップは、ショットキバリアダイオード耐圧といった電気的特性に影響を与えていない。本実験例では、ｐ型ガードリングを有するショットキーバリアダイオードを作製しているけれども、本実施の形態は、他のダイオードといった半導体素子への適用も可能である。
（実験例８）
図１８及び図１９に示される工程フローに従って、半導体素子として縦型トランジスタを説明する。ＡｌＧａＮチャネルを有する縦型トランジスタを作製する。１×１０８ｃｍ−２の転位密度を有する導電性ＧａＮウエハを準備する。このＧａＮ基板上に、Ｓｉ濃度２×１０１８ｃｍ−３及び厚さ１μｍのｎ＋ＧａＮ層、Ｓｉ濃度１×１０１６ｃｍ−３及び厚さ５μｍのｎ−ＧａＮ層、及び厚さ１５ｎｍのアンドープＡｌＧａＮ層（Ａｌ組成：０．２５）を順にＭＯＶＰＥ法で成長して、エピタキシャル基板を作製する。
実験Ｇ１（ＡｌＧａＮ層を残したまま作製する方法）。
縦型トランジスタの作製を作製する。上記のエピタキシャル基板上に、ＭＯＶＰＥを用いて厚さ５００ｎｍのＡｌＮ膜を成長した後に、厚さ１μｍのホトレジストを基板の全面に塗布する。塗布の後に、アライナーとホトマクスを用いて、ｎ型コンタクト領域のための窓を有するレジストマスクを形成する。次いで、ＡｌＮ膜のエッチングのために、ＴＭＡＨ溶液に５分浸す。ｎ型コンタクト領域のための開口を有するＡｌＮマスクを形成する。このように作成されたＡｌＮマスクを用いて、Ｓｉイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から２０ｎｍから０．１μｍの深さまでのＳｉ濃度が約５×１０１８ｃｍ−３となるように、５×１０１３ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ｎ型コンタクト領域のためのＳｉ注入領域が形成される。イオン注入後にレジストマスクのみを除去し、ＡｌＮマスクを残す。
レジストマスクを除去した後に、再び厚さ１μｍのホトレジストを基板の全面に塗布する。アライナーとホトマクスを用いて、ｐ型ウエルのための窓を有するレジストマスクを形成する。次いで、先のＡｌＮマスク（ＡｌＮ膜）のエッチングのために、ＴＭＡＨ溶液に５分浸す。ｐ型ウエルのための開口を有するＡｌＮマスクを先のＡｌＮマスクから形成する。この新たなＡｌＮマスクを用いて、Ｍｇイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から２０ｎｍから０．５μｍの深さまでのＭｇ濃度が約２×１０１８ｃｍ−３となるように、１×１０１４ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ｐ型ウエル領域のためのＭｇ注入領域が形成される。二回目のイオン注入後にレジストマスクのみを除去し、リサイスされた開口を有するＡｌＮマスクは残されている。
二回のイオン注入の後において、Ｍｇ注入層及びＳｉ注入層がＡｌＮマスクの開口に露出されている。イオン注入の後にアニール処理として以下の条件を用いる：摂氏１１２０度の温度で１分間、（ＮＨ３及びＨ２の混合ガス）／Ｈ２の雰囲気を交互に形成しながらアニールを行う。ＮＨ３及びＨ２の混合ガスからなる雰囲気において、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量は１０ｓｌｍである。Ｈ２からなる雰囲気においては、Ｈ２流量は２０ｓｌｍである。このシーケンスでは、１．５秒の期間に水素を流し、０．５秒の期間にアンモニアを流して、一周期が１．５秒の期間である。その後、ＡｌＮマスクをＴＭＡＨを用いて除去した後に、Ｎ２雰囲気中で摂氏８５０度で２分間のアニールを行う。その後に、ＡｌＮマスクをＴＭＡＨ溶液を用いて除去した。これにより、Ｍｇ（ｐ型層）と、該Ｍｇがイオン注入された領域中に打ち込まれたＳｉ（ｎ型層）とが活性化させることができる。アニールされたエピタキシャル基板上に、オーミック電極（ドレイン電極・ソース電極）及びゲート電極を形成する。
実験Ｇ２。
縦型トランジスタの作製を作製する。上記のエピタキシャル基板上に、ＭＯＶＰＥを用いて厚さ３０ｎｍのＡｌＮ膜を成長した後に、反応性イオンエッチング法により、厚さ１５ｎｍのＡｌＧａＮ層を部分的に除去する。この後に、フッ化水素酸（ＨＦ）で、１分間の表面処理を行う。
エッチングの後に、厚さ１μｍのホトレジストを全面に塗布した後に、アライナーとホトマクスを用いて、アライナーとホトマクスを用いて、ｎ型コンタクト領域のための窓を有するレジストマスクを形成する。次いで、ＡｌＮ膜のエッチングのために、ＴＭＡＨ溶液に５分浸す。このＡｌＮマスクを用いて、Ｓｉイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から２０ｎｍから０．１μｍの深さまでのＳｉ濃度が約５×１０１８ｃｍ−３となるように、５×１０１３ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ｎ型コンタクト領域のためのＳｉ注入領域が形成される。
レジストマスクを除去した後に、再び厚さ１μｍのホトレジストを全面に塗布した後に、ｐ型ウエルのための窓を有するレジストマスクを形成する。次いで、ＡｌＮ膜のエッチングのために、ＴＭＡＨ溶液に５分浸す。ｐ型ウエルのための開口を有するＡｌＮマスクを形成する。このＡｌＮマスクを用いて、Ｍｇイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から２０ｎｍから０．５μｍの深さまでのＭｇ濃度が約２×１０１８ｃｍ−３となるように、１×１０１４ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ｐ型ウエル領域のためのＭｇ注入領域が形成される。このＡｌＮマスクを用いて、Ｍｇイオンのみのイオン注入をエピタキシャル基板に行う。イオン注入の条件は以下のものである：エピ表面から２０ｎｍから０．５μｍの深さまでのＭｇ濃度が約２×１０１８ｃｍ−３となるように、１×１０１４ｃｍ−２のトータルのドーズ量で、多段のイオン注入を行う。この結果、ｐ型ウエル領域のためのＭｇ注入領域が形成される。イオン注入後にレジストマスクのみを除去し、ＡｌＮマスクを残す。
Ｍｇ注入層及びＳｉ注入層が、ＡｌＮマスクの開口に露出されている。アニール処理として以下の条件を用いる：摂氏１１２０度の温度で１分間、（ＮＨ３及びＨ２の混合ガス）／Ｈ２の雰囲気を交互に形成しながらアニールを行う。ＮＨ３及びＨ２の混合ガスからなる雰囲気において、Ｈ２流量は１０ｓｌｍであり、ＮＨ３流量は１０ｓｌｍである。Ｈ２からなる雰囲気においては、Ｈ２流量は２０ｓｌｍである。このシーケンスでは、１．５秒の期間に水素を流し、０．５秒の期間にアンモニアを流して、一周期が１．５秒の期間である。その後、ＡｌＮマスクをＴＭＡＨを用いて除去した後に、Ｎ２雰囲気中で摂氏８５０度で２分間のアニールを行う。その後に、ＡｌＮマスクをＴＭＡＨ溶液を用いて除去した。これにより、Ｍｇ（ｐ型層）と、該Ｍｇがイオン注入された領域中に打ち込まれたＳｉ（ｎ型層）とが活性化させることができる。アニールされたエピタキシャル基板上に、オーミック電極（ドレイン電極・ソース電極）及びゲート電極を形成する。
これらの実験により、図２０に示される構造を有する縦型トランジスタが作製される。図２１を参照しながら、上記の実験により作製された縦型トランジスタＧ＿１、Ｇ＿２の特性を説明する。オン抵抗、耐圧のいずれも、縦型トランジスタＧ＿１のオン抵抗が、縦型トランジスタＧ＿２のオン抵抗に比べて低い。また、縦型トランジスタＧ＿２の逆方向耐圧が、縦型トランジスタＧ＿１の逆方向耐圧に比べて高い。このように作製された縦型トランジスタにおいて、イオン注入を行ったＭｇ注入層及びＳｉ注入層を露出させた状態で、Ｈ２／ＮＨ３アニールを実施したので、実験Ｇ１のエピ表面には僅かなマクロステップが発生している。実験Ｇ２のエピ表面にはマクロステップが発生している。いずれの実験例でも、イオン注入された領域の表面以外の他の部分は良好な表面モフォロジを有する。
このように作製された縦型トランジスタは、ＡｌＧａＮチャネルを含むけれども、他の材料（例えば、ＡｌＩｎＮや、ＭＯＳやＭＩＳ）のチャネルを有することもできる。また、ＭＩＳ型、ＭＯＳ型を有する縦型トランジスタのためのｐ型ウエル領域及びｎ型コンタクト領域も作製可能である。さらには、トランジスタのためのｐ型領域及びｎ型領域は、縦型トランジスタに限定されることなく、横型のトランジスタ（例えば、高電子移動度トランジスタ）にも適用される。
図２２及び図２３は、Ｈ２／ＮＨ３アニールに際して、エピ表面の外観を示す顕微鏡像を示す図面である。図２２は、Ｈ２／ＮＨ３アニールに際して雰囲気に露出されていない部分の外観を示す図面である。図２３は、Ｈ２／ＮＨ３アニールに際して雰囲気に露出された部分の外観を示す図面である。図２２及び図２３を互いに比較すると、Ｈ２／ＮＨ３雰囲気に露出された部分のモフォロジが変化することが理解される。
以上の実験例における半導体素子の作製される理解されるように、半導体素子は以下の構造を有することができる。
本実施の形態に係るIII族窒化物半導体装置は、III族窒化物半導体領域を備える。このIII族窒化物半導体領域の一部分には、ｐ型ドーパントが選択的に注入されており、該注入されたｐ型ドーパントが、本実施の形態に係る熱処理方法によって活性化されている。
例えば、このIII族窒化物半導体装置は、ｐ型ガードリング層を有するショットキーバリアダイオードを含み、このｐ型ガードリング層のｐ型ドーパントが、本実施の形態に係る熱処理方法によって活性化されている。
例えば、III族窒化物半導体装置は、ｐ型半導体領域及びｎ型半導体領域を有する縦型トランジスタを含み、これらｐ型半導体層およびｎ型半導体領域の各ドーパントが、本実施の形態に係る熱処理方法によって活性化されている。
例えば、III族窒化物半導体装置は、III族窒化物半導体領域を含む。III族窒化物半導体領域の第１部分には、Ｍｇが選択的にイオン注入されると共に、III族窒化物半導体領域の第２部分には、イオン注入されていない。該注入されたＭｇが活性化しており、かつ、第１部分の表面が第２部分の表面と異なる表面モフォロジを有する。
例えば、III族窒化物半導体装置は、ｐ型ガードリング半導体部及びｎ型半導体部を有するショットキーバリアダイオードを含む。このｐ型ガードリング層のｐ型ドーパントが活性化しており、ｐ型ガードリング層の表面の少なくとも一部がｎ型半導体領域の表面モフォロジと異なる表面モフォロジを有する。
例えば、III族窒化物半導体装置は、ｐ型半導体層及びｎ型半導体層を有する縦型トランジスタを含む。ｐ型半導体層のドーパントおよびｎ型半導体層のドーパントが活性化しており、ｐ型半導体層及びｎ型半導体層のいずれかの表面の少なくとも一部の表面が他の部分の表面モフォロジと異なる表面モフォロジを有する。
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
本実施例では、電子デバイスへの応用例を例示したが、紫外ＬＥＤのｐ層（ｐ−ＡｌＧａＮやｐ−ＡｌＮ、ｐ−ＧａＮ等の層の、ｐ型ドーパントの活性化に対し有用である。また、熱処理で還元性ガスと、窒素源ガスの組み合わせに関して説明を行ったが、それ以外にも、プラズマを用いた方法等、例えば、プラズマを用いた方法、水素プラズマ処理と、窒素プラズマもしくはアンモニアプラズマを交互に用いる方法等も考えられる。また、モホロジーの例として、六角形状のヒロックの出ているものを用いているが、マクロステップ等の場合もありうる。なお、写真では、基板のオフ角がジャスト付近のものを用いているが、オフのついているものを用いると、それとは異なる形状になることは当然である。
以上説明したように、本実施の形態によれば、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体を作製する方法が提供される。本実施の形態によれば、良好な導電性を示すIII族窒化物半導体を提供できる、半導体素子を作製する方法が提供される。さらに、本実施の形態によれば、良好な導電性を示すIII族窒化物半導体を提供できる、III族窒化物半導体の熱処理を行う方法が提供される。本実施の形態によれば、良好な導電性を示すIII族窒化物半導体を含むIII族窒化物半導体装置が提供される。
１１…基板、１３…III族窒化物半導体層、１０ａ…成長炉、１０ｂ…成長炉、１０ｃ…エッチング装置、１５…マスク膜、１７…レジストマスク、１９…マスク、１９ａ…マスク開口、２１…ドーパント、２３…III族窒化物半導体、２５…導電性III族窒化物半導体、２７ａ…第１熱処理、２７ｂ…第２熱処理、２８ａ、２８ｂ、２８ｃ、２９ａ、２９ｂ…半導体の領域、Ｌ１…第１流量、Ｌ２…第２流量、Ｌ３…第３流量、Ｌ４…第４流量、ＰＦ１（ｎ）…ｎ型ドーパントプロファイル、ＰＦ２（ｐ）…ｐ型ドーパントプロファイル、ＰＦ３（ｎ）…ｎ型ドーパントプロファイル、ＰＦ４（ｐ）…ｐ型ドーパントプロファイル、ＰＦ５（ｎ）…ｎ型ドーパントプロファイル、３１…ショットキ電極、３３…別の電極（裏面電極）、３５…オーミック電極、３７…ゲート膜、３９…ゲート電極、４１…オーミック電極。

Claims (64)

  1. III族窒化物半導体を作製する方法であって、
    ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパントを含むIII族窒化物半導体を準備する工程と、
    還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行って、導電性III族窒化物半導体を形成する工程と、
    を備え、
    前記処理は、
    第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、
    前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程と、
    を含み、
    前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロ以上で、
    前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロ以上で、
    前記第２流量は前記第４流量よりも小さい、III族窒化物半導体を作製する方法。
  2. 前記第１処理及び前記第２処理は交互に繰り返して行われる、請求項１に記載された、III族窒化物半導体を作製する方法。
  3. 前記第１熱処理は、摂氏８００度以上の温度で行われ、
    前記第２熱処理は、摂氏８００度以上の温度で行われる、請求項１又は請求項２に記載されたIII族窒化物半導体を作製する方法。
  4. 前記第１熱処理は、摂氏１４５０度以下の温度で行われ、前記第２熱処理は、摂氏１４５０度以下の温度で行われる、請求項１〜請求項３のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  5. 前記第１熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含み、
    前記第２熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含む、請求項１〜請求項４のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  6. 前記第１熱処理の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含み、
    前記第２熱処理の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含む、請求項１〜請求項５のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  7. 前記ｎ型ドーパントは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくともいずれかを含む、請求項１〜請求項６のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  8. 前記ｐ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）の少なくともいずれかを含む、請求項１〜請求項７のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  9. 前記処理は、
    第５流量の還元性ガス及び第６流量の窒素源ガスを含む第３処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第３熱処理を行う工程と、
    前記第３熱処理を行った後に、第７流量の還元性ガス及び第８流量の窒素源ガスを含む第４処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第４熱処理を行う工程と、
    をさらに含む、請求項１〜請求項８のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  10. 前記第１熱処理では、前記窒素源ガスを供給しない、請求項１〜請求項９のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  11. 前記第２熱処理では、前記還元性ガスを供給しない、請求項１〜請求項１０のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  12. 前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体はｐ型導電性領域を含む、請求項１〜請求項１１のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  13. 前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体はｎ型導電性領域を含む、請求項１〜請求項１２のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  14. 前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体は前記ｐ型ドーパント及び前記ｎ型ドーパントの両方を含む、請求項１〜請求項１３のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  15. 前記第１熱処理及び前記第２熱処理が適用されたIII族窒化物半導体は第１部分及び第２部分を含み、該III族窒化物半導体の前記第１部分はｎ型導電性を示し、該III族窒化物半導体の前記第２部分はｐ型導電性を示す、請求項１〜請求項１４のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  16. III族窒化物半導体層を成長炉で成長する工程を更に備え、
    前記III族窒化物半導体を準備する工程は、前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体を形成する工程を含む、請求項１〜請求項１５のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  17. 前記III族窒化物半導体層上に、パターンを有するマスクを形成する工程を更に備え、
    前記III族窒化物半導体を準備する工程は、前記マスクを用いて前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体を形成する工程を含む、請求項１６に記載されたIII族窒化物半導体を作製する方法。
  18. 前記III族窒化物半導体を準備する工程は、前記ドーパント及び原料ガスを成長炉に供給しながら、III族窒化物半導体層を成長する工程を含む、請求項１〜請求項１７のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  19. 前記原料ガスは有機金属物質を含み、
    前記ドーパントはｐ型ドーパントを含む、請求項１８に記載されたIII族窒化物半導体を作製する方法。
  20. 前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、
    前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有し、
    前記導電性III族窒化物半導体の前記第１領域では、前記ｎ型ドーパントプロファイルにおけるｎ型ドーパント濃度が前記ｐ型ドーパントプロファイルのｐ型ドーパント濃度より多く、
    前記導電性III族窒化物半導体の前記第２領域では、前記ｐ型ドーパントプロファイルにおけるｐ型ドーパント濃度が前記ｎ型ドーパントプロファイルのｎ型ドーパント濃度より多い、請求項１〜請求項１９のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  21. 前記III族窒化物半導体は、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ及びＩｎＡｌＧａＮの少なくともいずれかを備える、請求項１〜請求項２０のいずれか一項に記載されたIII族窒化物半導体を作製する方法。
  22. III族窒化物半導体を用いる半導体素子を作製する方法であって、
    ｐ型ドーパント及びｎ型ドーパントの少なくとも一方のドーパントを含むIII族窒化物半導体を準備する工程と、
    還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行って、導電性III族窒化物半導体を形成する工程と、
    を備え、
    前記処理は、
    第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、
    前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程と、
    を含み、
    前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロ以上で、
    前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロ以上で、
    前記第２流量は前記第４流量よりも小さい、半導体素子を作製する方法。
  23. 前記第１処理及び前記第２処理は交互に繰り返して行われる、請求項２２に記載された、半導体素子を作製する方法。
  24. 前記第１熱処理は、摂氏８００度以上の温度で行われ、
    前記第２熱処理は、摂氏８００度以上の温度で行われる、請求項２２又は請求項２３に記載された半導体素子を作製する方法。
  25. 前記第１熱処理は、摂氏１４５０度以下の温度で行われ、
    前記第２熱処理は、摂氏１４５０度以下の温度で行われる、請求項２２〜請求項２４のいずれか一項に記載された半導体素子を作製する方法。
  26. 前記第１熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含み、
    前記第２熱処理の前記還元性ガスは、水素（Ｈ２）及び塩酸（ＨＣｌ）の少なくともいずれかを含む、請求項２２〜請求項２５のいずれか一項に記載された半導体素子を作製する方法。
  27. 前記第１熱処理の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含み、
    前記第２熱処理の前記の前記窒素源ガスは、アンモニア、ヒドラジン系物質、及びアミン系物質の少なくともいずれかを含む、請求項２２〜請求項２６のいずれか一項に記載された半導体素子を作製する方法。
  28. 前記ｎ型ドーパントは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくともいずれかを含む、請求項２２〜請求項２７のいずれか一項に記載された半導体素子を作製する方法。
  29. 前記ｐ型ドーパントは、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、炭素（Ｃ）、ベリリウム（Ｂｅ）、イットリウム（Ｙ）及び亜鉛（Ｚｎ）の少なくともいずれかを含む、請求項２２〜請求項２８のいずれか一項に記載された半導体素子を作製する方法。
  30. III族窒化物半導体層を成長炉で成長する工程を更に備え、
    前記III族窒化物半導体層を準備する工程は、前記ドーパントを前記III族窒化物半導体層への一回、もしくは複数回のイオン注入を行って、前記III族窒化物半導体を形成する工程を含み、
    前記複数回のイオン注入は、互いに異なる加速エネルギを用いる、請求項２２〜請求項２９のいずれか一項に記載された半導体素子を作製する方法。
  31. 前記III族窒化物半導体層上に、パターンを有するマスクを形成する工程を更に備え、
    前記III族窒化物半導体を準備する工程は、前記マスクを用いて前記ドーパントを前記III族窒化物半導体層にイオン注入して、前記III族窒化物半導体層を形成する工程を含む、請求項３０に記載された半導体素子を作製する方法。
  32. 前記マスクを形成する前に、前記III族窒化物半導体層と異なる材料からなるマスク膜を成長する工程と、
    前記マスク膜上に、パターン形成されたレジストマスクを形成する工程と、
    を更に備え、
    前記マスクを形成する工程では、前記レジストマスクを用いて前記マスクをエッチングして前記マスクを形成する、請求項３１に記載された半導体素子を作製する方法。
  33. 前記III族窒化物半導体層の表面は、ＧａＮ又はＡｌＧａＮからなり、
    前記マスクは、III族窒化物半導体層の表面の材料と異なるIII族窒化物からなる、請求項３１又は請求項３２に記載された半導体素子を作製する方法。
  34. 前記マスクはＡｌＮ層、もしくはＡｌＧａＮ層を含む、請求項３１〜請求項３３のいずれか一項に記載された半導体素子を作製する方法。
  35. 前記III族窒化物半導体の前記処理を行った後に前記マスクを除去して、前記III族窒化物半導体層の表面を露出させる工程を更に備える、請求項３１〜請求項３４のいずれか一項に記載された半導体素子を作製する方法。
  36. 前記マスクの除去は、アルカリ性の水溶液を用いて行われる、請求項３５に記載された半導体素子を作製する方法。
  37. 前記第１熱処理及び前記第２熱処理が適用された導電性III族窒化物半導体の表面はｐ型導電性領域及びｎ型導電性領域を含む、請求項２２〜請求項３６のいずれか一項に記載された半導体素子を作製する方法。
  38. 前記半導体素子はショットキダイオードを含み、
    前記導電性III族窒化物半導体は、前記ショットキダイオードのｐ型ガードリングを含む、請求項２２〜請求項３７いずれか一項に記載された半導体素子を作製する方法。
  39. 前記導電性III族窒化物半導体に接するようにショットキ電極を形成する工程を更に備える、請求項２２〜請求項３８いずれか一項に記載された半導体素子を作製する方法。
  40. 前記半導体素子はトランジスタを含み、
    前記導電性III族窒化物半導体は、前記トランジスタのｐ型ウエルを含む、請求項２２〜請求項３７いずれか一項に記載された半導体素子を作製する方法。
  41. 前記半導体素子はトランジスタを含み、
    前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、
    前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定された第１導電型ドーパントプロファイル及び第２導電型ドーパントプロファイルを有し、
    前記導電性III族窒化物半導体の前記第１領域では、前記第１導電型ドーパントプロファイルにおける第１導電型ドーパント濃度が前記第２導電型ドーパントプロファイルにおける第２導電型ドーパント濃度より多く、
    前記導電性III族窒化物半導体の前記第２領域では、前記第２導電型ドーパントプロファイルにおける第２導電型ドーパント濃度が前記第１導電型ドーパントプロファイルにおける第１導電型ドーパント濃度より多い、請求項２２〜請求項３７、及び請求項４０いずれか一項に記載された半導体素子を作製する方法。
  42. 前記第１導電型ドーパントプロファイルはｎ型ドーパントプロファイルであり、
    前記第２導電型ドーパントプロファイルはｐ型ドーパントプロファイルであり、
    前記導電性III族窒化物半導体は、前記第２領域から延在しており前記第１領域を囲むように前記導電性III族窒化物半導体の表面に至る第３領域を含み、
    前記第１領域は、前記トランジスタのソース領域を含む、
    前記第２領域及び前記第３領域は、前記トランジスタのウエル領域を含む、請求項４１に記載された半導体素子を作製する方法。
  43. 前記ウエル領域及び前記ソース領域に接触を成すように電極を形成する工程を更に備える、請求項４２に記載された半導体素子を作製する方法。
  44. 前記ウエル領域上にゲート膜を形成する工程と、
    前記ゲート膜上にゲート電極を形成する工程と、
    を更に備える、請求項４２又は請求項４３に記載された半導体素子を作製する方法。
  45. 前記半導体素子は接合ダイオードを含み、
    前記導電性III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に順に配置された第１領域及び第２領域を含み、
    前記III族窒化物半導体は、該III族窒化物半導体の表面から深さ方向に規定されたｐ型ドーパントプロファイル及びｎ型ドーパントプロファイルを有し、
    前記III族窒化物半導体の前記第１領域では、前記ｐ型ドーパントプロファイルにおけるｐ型ドーパント濃度が前記ｎ型ドーパントプロファイルのｎ型ドーパント濃度より多く、
    前記III族窒化物半導体の前記第２領域では、前記ｎ型ドーパントプロファイルにおけるｎ型ドーパント濃度が前記ｐ型ドーパントプロファイルのｐ型ドーパント濃度より多い、
    当該方法は、前記導電性III族窒化物半導体の前記第１領域に接触を成す電極を形成する工程を更に備える、請求項２２〜請求項３７いずれか一項に記載された半導体素子を作製する方法。
  46. 前記導電性III族窒化物半導体の前記第１領域と前記第２領域は、前記接合ダイオードのためのｐｎ接合を構成する、請求項４５に記載された半導体素子を作製する方法。
  47. 前記導電性III族窒化物半導体は、前記第１領域と前記第２領域との間に設けられたｉ型領域を含み、
    前記第１領域、前記ｉ型領域及び前記第２領域は、前記接合ダイオードのためのｐｉｎ接合を構成する、請求項４５に記載された半導体素子を作製する方法。
  48. 主面及び裏面を有する導電性基板を準備する工程と、
    前記導電性III族窒化物半導体を形成した後に、前記導電性基板の前記裏面に裏面電極を形成する工程と、
    を更に備え、
    前記III族窒化物半導体を準備する工程では、前記導電性基板の前記主面上に、ｐ型ドーパント及びｎ型ドーパントの少なくともいずれか一方のドーパントを含むように、前記III族窒化物半導体を形成する工程を含む、請求項２２〜請求項４７のいずれか一項に記載された半導体素子を作製する方法。
  49. 前記第１熱処理では、前記窒素源ガスを供給せず、前記第２熱処理では、前記第４流量はゼロより大きく、請求項２２〜請求項４８のいずれか一項に記載された半導体素子を作製する方法。
  50. 前記還元性ガス及び前記窒素源ガスを用いた前記処理を行った後に前記III族窒化物半導体の表面の観察を行う工程と、
    前記観察において前記III族窒化物半導体の表面にモフォロジが現れた場合に、半導体素子を作製する方法における引き続く処理を適用するという判断を行う工程と、
    を更に備える、請求項２２〜請求項４９のいずれか一項に記載された半導体素子を作製する方法。
  51. 前記判断の後に、前記導電性III族窒化物半導体上に電極を形成する工程を更に備える、請求項５０に記載された半導体素子を作製する方法。
  52. 前記III族窒化物半導体を準備する工程は、前記III族窒化物半導体の再成長及び埋め込み成長のいずれかを含む、請求項２２〜請求項５１のいずれか一項に記載された半導体素子を作製する方法。
  53. III族窒化物半導体の熱処理を行う方法であって、
    イオン注入されたIII族窒化物半導体を準備する工程と、
    前記III族窒化物半導体の構成元素のための窒素源を提供できる窒素源ガスと、還元性雰囲気を提供できる還元性ガスとを用いて、前記イオン注入されたIII族窒化物半導体に摂氏８００度以上摂氏１４５０度の範囲内の温度で熱処理する工程と、
    を備え、
    前記熱処理は、
    前記還元性ガスの流量がゼロより大きい流量である第１処理を行う工程と、
    前記窒素源ガスの流量がゼロより大きい流量である第２処理を行う工程と、
    を行う、熱処理を行う方法であって、
    前記第１処理における窒素源ガスの流量は、前記第２処理における窒素源ガスの流量よりも小さい、熱処理を行う方法。
  54. 前記第１処理及び前記第２処理は交互に行われる、請求項５３に記載された熱処理を行う方法。
  55. III族窒化物半導体の熱処理を行う方法であって、
    イオン注入されたIII族窒化物半導体を準備する工程と、
    前記III族窒化物半導体にとって窒素源となる窒素源ガスと、前記III族窒化物半導体を還元可能な還元性雰囲気を提供できる還元性ガスとを用いて、前記イオン注入されたIII族窒化物半導体に摂氏８００度以上摂氏１４５０度の範囲内の温度で熱処理する工程と、
    を備え、
    前記熱処理では、前記還元性ガスの流量及び前記窒素源ガスの流量を調整して、前記還元性ガスを含む還元性雰囲気に前記イオン注入されたIII族窒化物半導体を曝す第１処理を行うと共に、前記第１処理の後に、前記窒素源ガスを含む窒素源雰囲気に前記イオン注入されたIII族窒化物半導体を曝す第２処理を行う、熱処理を行う方法。
  56. 前記第１処理及び前記第２処理は交互に行われる、請求項５５に記載された熱処理を行う方法。
  57. III族窒化物半導体の熱処理を行う方法であって、
    ｐ型ドーパント及びｎ型ドーパントの少なくともいずれか一方のドーパントを含むIII族窒化物半導体を準備する工程と、
    還元性ガス及び窒素源ガスを用いて前記III族窒化物半導体の処理を行う工程と、
    を備え、
    前記処理は、
    第１流量の還元性ガス及び第２流量の窒素源ガスを含む第１処理ガスを処理装置に供給しながら、前記III族窒化物半導体の第１熱処理を行う工程と、
    前記第１熱処理を行った後に、第３流量の還元性ガス及び第４流量の窒素源ガスを含む第２処理ガスを前記処理装置に供給して、前記III族窒化物半導体の第２熱処理を行う工程と、
    を含み、
    前記第１熱処理では、前記第１流量はゼロより大きく、前記第２流量はゼロ以上で、
    前記第２熱処理では、前記第４流量はゼロより大きく、前記第３流量はゼロ以上で、
    前記第２流量は前記第４流量よりも小さく、熱処理を行う方法。
  58. 前記第１処理及び前記第２処理は交互に行われる、請求項５７に記載された熱処理を行う方法。
  59. III族窒化物半導体装置であって、
    III族窒化物半導体領域を備え、
    前記III族窒化物半導体領域の一部分には、ｐ型ドーパントが選択的に注入されており、
    該注入されたｐ型ドーパントが、請求項５７に記載された方法によって活性化されている、III族窒化物半導体装置。
  60. III族窒化物半導体装置であって、
    前記III族窒化物半導体装置は、ｐ型ガードリングを有するショットキーバリアダイオードを含み、
    前記ｐ型ガードリングのｐ型ドーパントが、請求項５７に記載された方法によって活性化されている、III族窒化物半導体装置。
  61. III族窒化物半導体装置であって、
    当該III族窒化物半導体装置は、ウエルのためのｐ型半導体及びｎ型コンタクトのためのｎ型半導体を有する縦型トランジスタを含み、
    前記ｐ型半導体およびｎ型半導体の各ドーパントが、請求項５７に記載された方法によって活性化されている、III族窒化物半導体装置。
  62. III族窒化物半導体装置であって、
    第１部分及び第２部分を有するIII族窒化物半導体領域を備え、
    前記III族窒化物半導体領域の前記第１部分には、Ｍｇが選択的にイオン注入されると共に、前記III族窒化物半導体領域の前記第２部分には、イオン注入されておらず、
    該注入されたＭｇが活性化しており、かつ、該第１部分の表面が、前記第２部分の表面と異なる表面モフォロジを有する、III族窒化物半導体装置。
  63. III族窒化物半導体装置であって、
    当該III族窒化物半導体装置は、ｐ型ガードリング及びｎ型半導体領域を有するショットキーバリアダイオードを含み、
    前記ｐ型ガードリングのｐ型ドーパントが活性化しており、
    前記ｐ型ガードリングの表面の少なくとも一部が前記ｎ型半導体領域の表面モフォロジと異なる表面モフォロジを有する、III族窒化物半導体装置。
  64. III族窒化物半導体装置であって、
    当該III族窒化物半導体装置は、ウエルのためのｐ型半導体領域及びｎ型コンタクトのためのｎ型半導体領域を有する縦型トランジスタを含み、
    前記ｐ型半導体領域のドーパントおよび前記ｎ型半導体領域のドーパントが活性化しており、
    前記ｐ型半導体領域及び前記ｎ型半導体領域のいずれかの表面の少なくとも一部の表面が他の部分の表面モフォロジと異なる表面モフォロジを有する、III族窒化物半導体装置。
JP2012183350A 2012-08-22 2012-08-22 Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法 Active JP6047995B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012183350A JP6047995B2 (ja) 2012-08-22 2012-08-22 Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法
US13/972,263 US20140054680A1 (en) 2012-08-22 2013-08-21 Method of forming group iii nitride semiconductor, method of fabricating semiconductor device, group iii nitride semiconductor device, method of performing thermal treatment
CN201310369936.7A CN103632958A (zh) 2012-08-22 2013-08-22 制作iii族氮化物半导体和半导体元件的方法、iii族氮化物半导体装置、进行热处理的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012183350A JP6047995B2 (ja) 2012-08-22 2012-08-22 Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法

Publications (3)

Publication Number Publication Date
JP2014041917A true JP2014041917A (ja) 2014-03-06
JP2014041917A5 JP2014041917A5 (ja) 2015-06-18
JP6047995B2 JP6047995B2 (ja) 2016-12-21

Family

ID=50147245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012183350A Active JP6047995B2 (ja) 2012-08-22 2012-08-22 Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法

Country Status (3)

Country Link
US (1) US20140054680A1 (ja)
JP (1) JP6047995B2 (ja)
CN (1) CN103632958A (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015146757A1 (ja) * 2014-03-25 2015-10-01 住友重機械工業株式会社 半導体装置の製造方法
JP2016181580A (ja) * 2015-03-24 2016-10-13 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP2017183333A (ja) * 2016-03-28 2017-10-05 豊田合成株式会社 半導体装置の製造方法
JP2018010892A (ja) * 2016-07-11 2018-01-18 富士電機株式会社 半導体装置の製造方法および半導体装置
JP6327378B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018117081A (ja) * 2017-01-20 2018-07-26 豊田合成株式会社 半導体装置の製造方法
JP2018170334A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
JP2018170335A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
US10332966B2 (en) 2015-09-10 2019-06-25 Toyoda Gosei Co., Ltd. Semiconductor device, method of manufacturing the same and power converter
US10332754B2 (en) 2015-09-30 2019-06-25 Toyoda Gosei Co., Ltd. Method of manufacturing nitride semiconductor device
US10636663B2 (en) 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region
JP2021513228A (ja) * 2018-02-12 2021-05-20 クロミス，インコーポレイテッド 窒化ガリウム材料中の拡散によりドープ領域を形成するための方法およびシステム
JP7434234B2 (ja) 2021-09-16 2024-02-20 株式会社東芝 半導体装置の製造方法及び半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015973A1 (ja) * 2013-07-31 2015-02-05 富士電機株式会社 半導体装置の製造方法および半導体装置
CN104517832B (zh) * 2013-09-27 2017-09-29 无锡华润上华半导体有限公司 功率二极管的制备方法
CN104576359B (zh) * 2013-10-23 2017-10-27 无锡华润上华科技有限公司 功率二极管的制备方法
CN104119887B (zh) * 2014-06-30 2016-02-24 苏州科技学院 一种注入稀土元素的白光发射氮化铝材料、制备方法及应用
CN112098481B (zh) * 2018-03-30 2021-08-27 厦门大学 一种用于氮化物半导体材料除氢激活的装置
CN109285774B (zh) * 2018-09-12 2023-03-24 江苏能华微电子科技发展有限公司 一种基于氮化镓的结势垒肖特基二极管及其形成方法
US11251295B1 (en) * 2020-03-10 2022-02-15 Odyssey Semiconductor, Inc. Vertical field effect transistor device and method of fabrication

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574707A (ja) * 1991-09-17 1993-03-26 Nippondenso Co Ltd 非晶質半導体薄膜の製造方法
JP2002025928A (ja) * 2000-07-07 2002-01-25 Hitachi Cable Ltd Ｐ型窒化ガリウム系化合物半導体結晶の熱処理方法
JP2003031509A (ja) * 2001-07-18 2003-01-31 Sumitomo Electric Ind Ltd 化合物半導体の製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
JP2004356257A (ja) * 2003-05-28 2004-12-16 Toyota Central Res & Dev Lab Inc ｐ型ＩＩＩ族窒化物半導体の製造方法
JP2005183668A (ja) * 2003-12-19 2005-07-07 Hitachi Cable Ltd 化合物半導体素子の作製方法
JP2007311661A (ja) * 2006-05-19 2007-11-29 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体を成長する方法、およびｉｉｉ族窒化物半導体装置を作製する方法
JP2008103636A (ja) * 2006-10-20 2008-05-01 Sumitomo Electric Ind Ltd 縦型トランジスタ、および縦型トランジスタを作製する方法
JP2008177487A (ja) * 2007-01-22 2008-07-31 Sumitomo Electric Ind Ltd 半導体デバイスを形成する方法
JP2009170604A (ja) * 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd ｐ型窒化ガリウム系半導体領域を形成する方法
JP2009184836A (ja) * 2008-02-01 2009-08-20 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体の結晶成長方法、発光デバイスの製造方法および電子デバイスの製造方法
JP2010212651A (ja) * 2009-09-08 2010-09-24 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体素子を作製する方法
JP2011139084A (ja) * 2004-09-01 2011-07-14 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574707A (ja) * 1991-09-17 1993-03-26 Nippondenso Co Ltd 非晶質半導体薄膜の製造方法
JP2002025928A (ja) * 2000-07-07 2002-01-25 Hitachi Cable Ltd Ｐ型窒化ガリウム系化合物半導体結晶の熱処理方法
JP2003031509A (ja) * 2001-07-18 2003-01-31 Sumitomo Electric Ind Ltd 化合物半導体の製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
JP2004356257A (ja) * 2003-05-28 2004-12-16 Toyota Central Res & Dev Lab Inc ｐ型ＩＩＩ族窒化物半導体の製造方法
JP2005183668A (ja) * 2003-12-19 2005-07-07 Hitachi Cable Ltd 化合物半導体素子の作製方法
JP2011139084A (ja) * 2004-09-01 2011-07-14 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子
JP2007311661A (ja) * 2006-05-19 2007-11-29 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体を成長する方法、およびｉｉｉ族窒化物半導体装置を作製する方法
JP2008103636A (ja) * 2006-10-20 2008-05-01 Sumitomo Electric Ind Ltd 縦型トランジスタ、および縦型トランジスタを作製する方法
JP2008177487A (ja) * 2007-01-22 2008-07-31 Sumitomo Electric Ind Ltd 半導体デバイスを形成する方法
JP2009170604A (ja) * 2008-01-15 2009-07-30 Sumitomo Electric Ind Ltd ｐ型窒化ガリウム系半導体領域を形成する方法
JP2009184836A (ja) * 2008-02-01 2009-08-20 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体の結晶成長方法、発光デバイスの製造方法および電子デバイスの製造方法
JP2010212651A (ja) * 2009-09-08 2010-09-24 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体素子を作製する方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185693A (ja) * 2014-03-25 2015-10-22 住友重機械工業株式会社 半導体装置の製造方法
WO2015146757A1 (ja) * 2014-03-25 2015-10-01 住友重機械工業株式会社 半導体装置の製造方法
US10115595B2 (en) 2014-03-25 2018-10-30 Sumitomo Heavy Industries, Ltd. Method of manufacturing semiconductor device and semiconductor device
US9905432B2 (en) 2015-03-24 2018-02-27 Toyoda Gosei Co., Ltd. Semiconductor device, method for manufacturing the same and power converter
JP2016181580A (ja) * 2015-03-24 2016-10-13 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US10332966B2 (en) 2015-09-10 2019-06-25 Toyoda Gosei Co., Ltd. Semiconductor device, method of manufacturing the same and power converter
US10332754B2 (en) 2015-09-30 2019-06-25 Toyoda Gosei Co., Ltd. Method of manufacturing nitride semiconductor device
JP2017183333A (ja) * 2016-03-28 2017-10-05 豊田合成株式会社 半導体装置の製造方法
US10749003B2 (en) 2016-07-11 2020-08-18 Fuji Electric Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
JP2018010892A (ja) * 2016-07-11 2018-01-18 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2018117081A (ja) * 2017-01-20 2018-07-26 豊田合成株式会社 半導体装置の製造方法
JP2018170334A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
JP2018170335A (ja) * 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法
US10636663B2 (en) 2017-03-29 2020-04-28 Toyoda Gosei Co., Ltd. Method of manufacturing semiconductor device including implanting impurities into an implanted region of a semiconductor layer and annealing the implanted region
JP2018181891A (ja) * 2017-04-03 2018-11-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6327378B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021513228A (ja) * 2018-02-12 2021-05-20 クロミス，インコーポレイテッド 窒化ガリウム材料中の拡散によりドープ領域を形成するための方法およびシステム
JP7328234B2 (ja) 2018-02-12 2023-08-16 クロミス，インコーポレイテッド 窒化ガリウム材料中の拡散によりドープ領域を形成するための方法およびシステム
JP7434234B2 (ja) 2021-09-16 2024-02-20 株式会社東芝 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
JP6047995B2 (ja) 2016-12-21
CN103632958A (zh) 2014-03-12
US20140054680A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
JP6047995B2 (ja) Ｉｉｉ族窒化物半導体を作製する方法、半導体素子を作製する方法、ｉｉｉ族窒化物半導体装置、熱処理を行う方法
US9136116B2 (en) Method and system for formation of P-N junctions in gallium nitride based electronics
JP6260145B2 (ja) 半導体装置の製造方法
JP6052420B2 (ja) 半導体装置の製造方法
JP5266679B2 (ja) Ｉｉｉ族窒化物電子デバイス
JP2008103636A (ja) 縦型トランジスタ、および縦型トランジスタを作製する方法
JP5358955B2 (ja) ｐ型窒化ガリウム系半導体領域を形成する方法
JP6847573B2 (ja) ＧａＮを主成分とする半導体をドープするための方法
JP2006100801A (ja) エピタキシャル基板および半導体素子
JP2011139084A (ja) エピタキシャル基板および半導体素子
JP2008135700A (ja) Ｉｉｉ族窒化物膜の製造方法及びｉｉｉ族窒化物半導体素子
JP7119350B2 (ja) 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
JP2009266871A (ja) 炭化珪素半導体装置およびその製造方法
JP2009094337A (ja) 半導体素子の製造方法
US20230106300A1 (en) GaN VERTICAL-CHANNEL JUNCTION FIELD-EFFECT TRANSISTORS WITH REGROWN p-GaN BY METAL ORGANIC CHEMICAL VAPOR DEPOSITION (MOCVD)
JP5170859B2 (ja) 基板及びその製造方法
JP2004356257A (ja) ｐ型ＩＩＩ族窒化物半導体の製造方法
JP2008078332A (ja) ｐ型のＩＩＩ族窒化物半導体の製造方法、およびｐ型のＩＩＩ族窒化物半導体用の電極の製造方法
JP4852786B2 (ja) Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体素子
JP2007258578A (ja) ＩＩＩ族窒化物系化合物半導体のｐ型化方法、絶縁分離方法、ＩＩＩ族窒化物系化合物半導体、及びそれを用いたトランジスタ
JP2008171867A (ja) ｐ型のＩＩＩ族窒化物半導体の形成方法
WO2017180633A1 (en) Method to achieve active p-type layer/layers in iii-nitride epitaxial or device structures having buried p-type layers
US9917170B2 (en) Carbon based contact structure for silicon carbide device technical field
JP5679915B2 (ja) 窒化物半導体層のエッチング方法及びこれを用いた窒化物半導体装置の製造方法
US20170062220A1 (en) Method of manufacturing nitride semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150424

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150424

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160506

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161107

R150 Certificate of patent or registration of utility model

Ref document number: 6047995

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250