JP5679915B2 - 窒化物半導体層のエッチング方法及びこれを用いた窒化物半導体装置の製造方法 - Google Patents
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Description
本発明は、窒化物半導体層のエッチング方法と、これを用いたヘテロ接合電界効果型トランジスタ（以下、ヘテロ接合ＦＥＴ）の製造方法に関するものである。
窒化物を含む半導体からなるヘテロ接合ＦＥＴでは、ソース／ドレイン電極のコンタクト抵抗が大きいという課題がある。
コンタクト抵抗を低減する方法として、例えば特許文献１では、ソース／ドレイン電極下の半導体層にｎ型不純物をイオン注入して活性化熱処理を行う方法が示されている。
また、非特許文献１では、ソース／ドレイン電極を形成する領域をリセスエッチングすることにより、コンタクト抵抗が低減されることを示しており、特許文献２では、ソース／ドレイン電極をリセス構造とした上で、ソース／ドレイン電極下にｎ型ドーパントを注入した構造を示している。
D.Buttari他, Systematic Characterization of Cl2 Reactive Ion Etching for Improved Ohmics in AlGaN/GaN HEMTs，IEEE Electron Device Letters, vol.23, No.2, Februray 2002.
しかし、イオン注入法によれば高エネルギーのイオン注入工程で半導体層に高抵抗なダメージ層が形成されてしまい、コンタクト抵抗を低減することが出来ない。
又、ソース／ドレイン電極をリセス構造にする場合は、ＧａＮなどの窒化物半導体材料は化学安定性が高くウェットエッチングが困難であるため、一般にプラズマを用いたドライエッチングでソース／ドレイン電極下のリセスエッチングを行う。しかし、ドライエッチング法では半導体層に高抵抗なダメージ層が形成されてしまい、コンタクト抵抗を低減することが出来ない。
このように、いずれの方法によっても、十分に低いコンタクト抵抗を得ることは困難であった。
本発明は上述の問題点に鑑み、高抵抗なダメージ層を形成しない窒化物半導体層のエッチング方法と、これを用いた低抵抗なオーミック電極を備える窒化物半導体装置の製造方法の提供を目的とする。
本発明の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域を形成する工程と、（ｂ）前記不純物領域を熱処理する工程と、（ｃ）前記不純物領域の前記表面側の所定領域をウェットエッチングで除去する工程とを備え、工程（ａ）は、深さ方向に不純物濃度を段階的又は連続的に減少させて前記不純物領域を形成する工程である。
また、本発明の窒化物半導体装置の製造方法は、本発明の窒化物半導体層のエッチング方法を利用した窒化物半導体装置の製造方法であって、（ａ）本発明の窒化物半導体層のエッチング方法を用いて、表面側の所定領域が除去された前記不純物領域を有する窒化物半導体層を形成する工程と、（ｂ）前記所定領域にソース電極及びドレイン電極を形成する工程とを備える。
本発明の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域を形成する工程と、（ｂ）前記不純物領域を熱処理する工程と、（ｃ）前記不純物領域の前記表面側の所定領域をウェットエッチングで除去する工程とを備えるので、低抵抗な不純物領域として形成することが可能である。また、工程（ａ）では、深さ方向に不純物濃度を段階的又は連続的に減少させて前記不純物領域を形成するため、後のウェットエッチング工程では不純物濃度の違いに基づき、選択的にダメージ領域のみを除去することができる。
また、本発明の窒化物半導体装置の製造方法は、（ａ）本発明の窒化物半導体層のエッチング方法を用いて、表面側の所定領域が除去された前記不純物領域を有する窒化物半導体層を形成する工程と、（ｂ）前記所定領域にソース電極及びドレイン電極を形成する工程とを備える。ソース電極及びドレイン電極は低抵抗な不純物領域上に形成されるので、これらのコンタクト抵抗が低減する。また、ソース電極及びドレイン電極はリセス電極として形成されるので、これらのコンタクト抵抗が低減する。
（実施の形態１）
＜構成＞
図１は、本発明の窒化物半導体装置の一例であるヘテロ接合電界効果型トランジスタ（以下、ヘテロ接合ＦＥＴ）の構造を示す断面図である。
＜構成＞
図１は、本発明の窒化物半導体装置の一例であるヘテロ接合電界効果型トランジスタ（以下、ヘテロ接合ＦＥＴ）の構造を示す断面図である。
このヘテロ接合ＦＥＴでは、半絶縁性基板１０上にバッファ層２０、電子走行層であるチャネル層３０、電子供給層であるバリア層４０が順に窒化物半導体層として形成されている。バリア層４０からチャネル層３０にかけて連続的に形成されたリセス構造内には、ソース電極７０とドレイン電極８０がそれぞれ形成されている。また、ソース電極７０とドレイン電極８０の下にはそれぞれｎ型不純物領域６０が形成されている。
ソース電極７０とドレイン電極８０の間のバリア層４０上にはゲート電極９０が形成されている。また、トランジスタ形成領域外のバリア層４０からチャネル層３０にかけては、素子分離領域５０が形成されている。
このヘテロ接合ＦＥＴではｎ型不純物領域６０が低抵抗領域として形成され、さらにソース／ドレイン電極７０，８０がリセス電極として形成されているので、ソース／ドレイン電極７０，８０のコンタクト抵抗が低減される。
＜動作＞
図２〜図６を用いて、図１に示したヘテロ接合ＦＥＴの製造工程を説明する。
図２〜図６を用いて、図１に示したヘテロ接合ＦＥＴの製造工程を説明する。
まず、ＳｉＣの半絶縁性基板１０上にＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル成長法を適用して、バッファ層２０、ＧａＮからなるチャネル層３０、ＡｌＧａＮからなるバリア層４０をそれぞれ下から順にエピタキシャル成長させる。
ＭＯＣＶＤ法でＧａＮ層（チャネル層３０）を作製する場合は、１０００℃以上に昇温した環境の下、キャリアガスの水素または窒素に加え、ガリウムの原料ガスとしてトリメチルガリウム（ＴＭＧ）、窒素の原料ガスとしてアンモニアを用いて結晶成長を行う。ＭＯＣＶＤ法でＡｌＧａＮ層（バリア層４０）を作製する場合は、ＴＭＧやアンモニアの他に、アルミニウムの原料ガスとしてトリメチルアルミニウム（ＴＭＡ）を加える。
続いて、バリア層４０上に酸化膜あるいは窒化膜からなる表面保護層２００を形成する。そして、表面保護層２００上にレジストマスク２１０を選択的に形成し、レジストマスク２１０の開口からｎ型不純物として例えばＳｉイオンを注入する。注入ドーズ量は１×１０13〜１×１０17ｃｍ-2、注入エネルギーは１０〜１０００ｋｅＶとする。これにより、表面保護層２００からバリア層４０、さらにはチャネル層３０の一部にかけて、選択的にｎ型不純物領域２２０が形成される（図２）。
レジストマスク２１０を除去した後、熱処理を行うことにより、ｎ型不純物領域２２０の注入イオンを活性化し、さらにその表面側以外の領域をイオン注入のダメージから回復する。こうしてｎ型不純物領域２２０は、ダメージ領域２３０とイオン注入のダメージから回復したｎ型不純物領域６０とに区別される。その後、表面保護層２００を除去する（図３）。
続いて、ダメージ領域２３０をウェットエッチングにより除去する（図４）。一般的に、ＧａＮやＡｌＧａＮなどの窒化物半導体は化学的安定性が高いためにウェットエッチングが困難である。しかしダメージ領域２３０については、不純物の注入量、注入深さ、及び熱処理条件を調整することで選択的なウェットエッチングが可能となることを出願人は見出した。
ダメージ領域２３０のウェットエッチングには、硫酸、硝酸、塩酸等の酸性溶液、あるいはこれらの混合溶液、あるいはこれらと過酸化水素水の混合溶液、あるいはＮａ4ＯＨ、ＫＯＨなどのアルカリ性溶液を用いることができる。例えば、注入ドーズ量１×１０15ｃｍ-2、注入エネルギー３００ｋｅＶでＳｉを注入して熱処理を行った後、ダメージが残存した状態で硫酸と過酸化水素水の混合溶液を用いることで、半導体結晶中に概ね１×１０17ｃｍ-3以上の濃度でＳｉが導入された注入深さ４００ｎｍ程度の領域をウェットエッチングできる。ここでエッチングする深さは、イオン注入後の熱処理条件によって調整することが出来る。
上述したｎ型不純物のイオン注入工程では、注入エネルギーを適宜変えながらイオン注入を行うことにより、深さ方向において段階的又は連続的に変化するドーピング濃度分布を有するｎ型不純物領域２２０が形成される。ウェットエッチング工程では、このドーピング濃度の差を用いて所望の深さのエッチングを行う事も可能である。
上記の説明では、イオン注入後、ウェットエッチング前に熱処理を行うことによりＳｉイオンの活性化とダメージの回復を行うものとしたが、この熱処理工程はウェットエッチングの後に行っても良い。あるいは、ウェットエッチングの前に加えて後にも高温の熱処理を行い、注入したＳｉイオンを活性化させても良い。
ウェットエッチング工程では、イオン注入時に生じた半導体結晶のダメージ領域（ダメージ領域２３０）や、導入した不純物がイオン化せずに高抵抗となっている不純物注入領域（ダメージ領域２３０）を除去するので、低抵抗なｎ型不純物領域６０のみが残される。
なお、この工程には位置合わせのためのリソグラフィプロセスによるパターニングが不要であるので、製造工程が簡素化される。
続いて、例えばＴｉ／Ａｌから成るソース電極７０及びドレイン電極８０を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図５）。その後、ソース電極７０とドレイン電極８０のコンタクト抵抗を低減するために、例えば窒素雰囲気において約６００℃の温度でアニール処理を行ってもよい。
こうしてソース電極７０及びドレイン電極８０は低抵抗なｎ型不純物領域６０上に形成されるので、コンタクト抵抗が低減される。また、ソース電極７０及びドレイン電極８０は清浄な半導体表面と接触することから、コンタクト抵抗が低減される。また、ソース電極７０及びドレイン電極８０下のバリア層４０の膜厚が小さくなることによりトンネル電流が増加することからも、コンタクト抵抗が低減される。
図５にはソース電極７０とドレイン電極８０が窒化物半導体層（チャネル層３０、バリア層４０）のリセス構造の内壁に略接触した状態を示している。しかしソース電極７０とドレイン電極８０は、図７に示すようにリセス構造から露出した部分がリセス幅より大きく形成されていても良いし、図８に示すように全体がリセス幅より小さく形成されていても良い。
次に、トランジスタを作製する領域外のチャネル層３０からバリア層４０にかけて、例えばレジストパターン２４０をマスクとし、Ｚｎ、Ａｒ、Ｆｅなどをイオン注入して高抵抗な素子分離領域５０を形成する（図６）。なお、図６にはイオン注入により形成した素子分離領域５０を示しているが、エッチングにより素子分離を行っても良い。
次に、例えばＮｉ／Ａｕを蒸着法やスパッタ法を用いて堆積し、リフトオフ法などによりソース電極７０とドレイン電極８０の間にゲート電極９０を形成する。
以上の方法により、図１に示す構造のヘテロ接合ＦＥＴが作製できる。以上の説明では、トランジスタとして動作する必要最小限の要素にしか触れていないが、最終的には配線、バイアホール、表面保護膜等の形成プロセスを経てデバイスとして用いられる。
＜変形例＞
なお、上記では代表的な条件について述べたが、ソース電極７０、ドレイン電極８０、ゲート電極９０、及び素子分離領域５０の形成プロセスの順序を入れ替えても良い。例えば、ソース電極７０やドレイン電極８０を形成する前に、素子分離領域５０を形成しても構わない。
なお、上記では代表的な条件について述べたが、ソース電極７０、ドレイン電極８０、ゲート電極９０、及び素子分離領域５０の形成プロセスの順序を入れ替えても良い。例えば、ソース電極７０やドレイン電極８０を形成する前に、素子分離領域５０を形成しても構わない。
また、半絶縁性基板１０としてＳｉＣの代わりにＳｉ、サファイア、ＧａＮなどを用いてもよい。
また、チャネル層３０としてＧａＮを用いる代わりに、Ｉｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１≦１、０≦ｙ１≦１、０≦ｘ１＋ｙ１≦１）で表される窒化物半導体、バリア層４０としてＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦１、０≦ｙ２≦１、０≦ｘ２＋ｙ２≦１）で表される窒化物半導体を用いてもよい。
また、図９に示すように、バリア層４０の上にエピタキシャル成長により形成されたＩｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦１、０≦ｙ３≦１、０≦ｘ３＋ｙ３≦１）で表される窒化物半導体からなるキャップ層１００を形成しても良い。また、キャップ層１００は異なる組成で表される多層構造であっても良い。
またチャネル層３０、バリア層４０、キャップ層１００の少なくとも一部には、ｎ型あるいはｐ型の不純物が導入されていても良く、この導入方法はイオン注入法でも、ＭＯＣＶＤによるエピタキシャル成長時の原料ガスにn型ドーパントとしてシラン（ＳｉＨ4）、p型ドーパントとしてＣｐ2Ｍｇ（シクロペンタジエチルマグネシウム）などを用いる方法でもよい。
また、ソース電極／ドレイン電極７０，８０は、Ｔｉ／Ａｌに代えて、例えばＳｉ、Ｇｅ、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ、もしくはこれらから構成される多層膜、もしくはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。
またゲート電極９０は、Ｎｉ／Ａｕに代えて、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、或いはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2等のシリサイド、或いはＴｉＮ、ＷＮ等の窒化物金属、もしくはこれらから構成される多層膜、もしくはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。
さらにその形状は、図１に示すように断面が四角形である必要はない。例えば図１０に示すような、バリア層４０と接触する領域を小さくしたＴ型構造のゲート電極９１でも良いし、Ｙ型構造のゲート電極でも良い。このような構造のゲート電極９１は、通常形状のゲート電極９０（図１参照）と比べてバリア層４０と接触する面積を維持したまま、ゲート抵抗を低減することができる。
図１においてｎ型不純物領域６０はバリア層４０からチャネル層３０にかけて形成されているが、ｎ型不純物領域６０の形成領域は必ずしもこの領域に限らない。例えば図１１に示すようにｎ型不純物領域６０はバリア層４０にのみ形成されていても良いし、あるいは図１に示すよりも深くバリア層４０からチャネル層３０にまで形成されていても良い。いずれにせよ、ソース電極７０及びドレイン電極８０の下側の少なくとも一部の半導体層内にｎ型不純物領域６０が形成されていれば、コンタクト抵抗を低減することが可能である。
＜効果＞
本実施の形態の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域（ｎ型不純物領域２２０）を形成する工程と、（ｂ）ｎ型不純物領域２２０を熱処理する工程と、（ｃ）、ｎ型不純物領域２２０の表面側の所定領域（ダメージ領域２３０）をウェットエッチングで除去する工程とを備えるので、ドライエッチングのようにｎ型不純物領域２２０にダメージを与えることなく、かつダメージ領域２３０のみを除去して低抵抗なｎ型不純物領域６０を残すことが可能である。
本実施の形態の窒化物半導体層のエッチング方法は、（ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域（ｎ型不純物領域２２０）を形成する工程と、（ｂ）ｎ型不純物領域２２０を熱処理する工程と、（ｃ）、ｎ型不純物領域２２０の表面側の所定領域（ダメージ領域２３０）をウェットエッチングで除去する工程とを備えるので、ドライエッチングのようにｎ型不純物領域２２０にダメージを与えることなく、かつダメージ領域２３０のみを除去して低抵抗なｎ型不純物領域６０を残すことが可能である。
また、前記工程（ａ）では、深さ方向に不純物濃度を段階的、または連続的に減少させてｎ型不純物領域２２０を形成することにより、後のウェットエッチング工程では不純物濃度の違いに基づき、選択的にダメージ領域２３０のみを除去することができる。
本実施の形態の窒化物半導体装置の製造方法は、（ａ）本実施の形態の窒化物半導体層のエッチング方法を用いて、表面側の所定領域（ダメージ領域２３０）が除去された不純物領域（ｎ型不純物領域６０）を有する窒化物半導体層を形成する工程と、（ｂ）ダメージ領域２３０を除去した領域にソース電極７０及びドレイン電極８０を形成する工程とを備える。低抵抗なｎ型不純物領域６０上にソース電極７０及びドレイン電極８０を形成するため、これらのコンタクト抵抗を低減することが出来る。また、ソース電極７０及びドレイン電極８０は、ダメージ領域２３０を除去した領域にリセス電極として形成されることからも、コンタクト抵抗が低減する。
１０ 半絶縁性基板、２０ バッファ層、３０ チャネル層、４０ バリア層、５０ 素子分離領域、６０，２２０ ｎ型不純物領域、７０ ソース電極、８０ ドレイン電極、９０，９１ ゲート電極、１００ キャップ層、２００ 表面保護層、２１０ レジストパターン、２３０ ダメージ領域。
Claims (2)
- （ａ）窒化物半導体層に不純物イオンを注入し、その表面から所定深さまで不純物領域を形成する工程と、
（ｂ）前記不純物領域を熱処理する工程と、
（ｃ）前記不純物領域の表面側の所定領域をウェットエッチングで除去する工程とを備え、
前記工程（ａ）は、深さ方向に不純物濃度を段階的又は連続的に減少させて前記不純物領域を形成する工程である、
窒化物半導体層のエッチング方法。 - 請求項１に記載の窒化物半導体層のエッチング方法を利用した窒化物半導体装置の製造方法であって、
（ａ）請求項１に記載の窒化物半導体層のエッチング方法を用いて、表面側の所定領域が除去された前記不純物領域を有する窒化物半導体層を形成する工程と、
（ｂ）前記所定領域にソース電極及びドレイン電極を形成する工程とを備える、
窒化物半導体装置の製造方法。
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