JP2014039050A - パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム - Google Patents

パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム Download PDF

Info

Publication number
JP2014039050A
JP2014039050A JP2013194148A JP2013194148A JP2014039050A JP 2014039050 A JP2014039050 A JP 2014039050A JP 2013194148 A JP2013194148 A JP 2013194148A JP 2013194148 A JP2013194148 A JP 2013194148A JP 2014039050 A JP2014039050 A JP 2014039050A
Authority
JP
Japan
Prior art keywords
state
sample
plasma
pulsed
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013194148A
Other languages
English (en)
Other versions
JP5774071B2 (ja
Inventor
Tae Won Kim
テ, ウォン キム,
Kyeong-Tae Lee
ギョン−テ リー,
Paterson Alexander
アレクサンダー パターソン,
Valentin N Todorov
ヴァレンティン, エヌ. トドロウ,
Shashank C Deshmukh
シャシャンク, シー. デシュムーク,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2014039050A publication Critical patent/JP2014039050A/ja
Application granted granted Critical
Publication of JP5774071B2 publication Critical patent/JP5774071B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Analytical Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】半導体構造を構造密度に依存せず一定のエッチング速度でエッチングするためのパルス化プラズマシステムを提供する。
【解決手段】パルス化プラズマ・エッチング・プロセスは複数のデューティサイクルから成り、各デューティサイクルはプラズマのオン状態とオフ状態の組合せを表す。プラズマは反応ガスから生成され、反応ガスはプラズマのオン状態の間でなくオフ状態の間に補充される。別の実施形態では、サンプルの第1部分は連続プラズマ・エッチング・プロセスを適用して除去される。次に連続エッチング・プロセスは終了され、そしてサンプルの第2部分はパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを適用することにより除去される。
【選択図】図3

Description

本発明は半導体構造及び半導体装置の分野に関する。
ここ数年間、集積回路(IC)、例えば計算のための論理回路及び情報記憶のためのメモリ回路の性能及び能力は、半導体構造の形状構成をこれまでより小さい寸法に縮小することによって非常に強化された。しかしながら、ICの製造に用いられる装置及びプロセスに寸法の問題が生じないことはめったにない。半導体プロセス技術と、このようなプロセスの実行に使用される装置の両方が進歩し続けていることにより、半導体産業によるスケーリングの厳しい追求の存続を確かなものにしている。
半導体スタックを意味のある構造にパターン化するために、リソグラフィー/エッチング・プロセスが通常使用される。最新のエッチング・プロセスは、イオン化ガス、すなわちプラズマを備えるシステムを用いて半導体スタックをエッチングする工程を含む。プラズマ・エッチング・プロセスは、微細な形状構成を有する複数の隣接する構造をエッチングするのに特に有用である。しかしながら、形状及び間隔に対する要求が厳しくなるにつれて、プラズマ・エッチング・プロセスの制約が生じてきた。
プラズマ・エッチングの1つの潜在的制約は、単一のサンプル中の、さまざまな半導体構造の間に多様な間隔を有するICを製作することに関する。例えば、エッチング速度は、パターン密度に対する依存を示す、「マイクロ・ローディング」と呼ばれる現象を呈することがある。非常に小さい寸法と特に高アスペクト比を用いて、高密度(すなわち形状間の間隔が小さい)でパターン化された材料のエッチング速度は、低密度(すなわち形状間の間隔が大きい)でパターン化された同一材料のエッチング速度より遅いことがありうる。従って、単一のサンプルの中のさまざまな構造の全てを完全にエッチングするためには「オーバー・エッチング」が必要な場合があり、すなわち、最初に完全にエッチングされる領域は、完全にエッチングされなかった領域がエッチング・プロセスを完了するまでエッチング・プロセスを受け続ける。場合によっては、このオーバー・エッチングは、結果として生じる半導体構造に有害な影響を及ぼすことがある。
図1は、特定の半導体材料のエッチング速度を、マイクロ・ローディングが発生する単一のサンプルのさまざまな半導体構造の密度(すなわち形状間の間隔)の関数として示すグラフである。右下がりの相関線が示すように、エッチング速度は密度の増加と共に減少する。図2Aに示すように、半導体スタック200は、基板202、半導体層204、及びマスク206から成る。図2Bに示すように、マスク206のパターンはプラズマ・エッチング・プロセスで半導体層204にエッチングされる。半導体スタック200のエッチング・プロセス中にマイクロ・ローディングが発生することがあり、そのため図2Bに示す半導体層204のエッチング速度は、中密度領域210及び高密度領域212よりも、低密度領域208で大きい。図2Cに示すように、半導体スタック200で実行されるエッチング・プロセスは、中密度領域210及び高密度領域212より低密度領域208の方が早く完了する。従って、エッチングが密度の高い領域において完了する間、低密度領域208の構造はオーバー・エッチングされる。図2Dに示すように、低密度領域の構造にはオーバー・エッチングの間に有害なアンダーカット214が起こることがある。アンダーカットは、図2Dに示すように、特定領域が受けるオーバー・エッチングの程度に応じて、密度によって変化しうる。
従って、本願明細書では、半導体構造をエッチングする方法が、この方法を実行できるシステムと共に開示される。
先行技術による、構造密度に対するエッチング速度の相関プロットを示す。 先行技術による、半導体スタックに実行されるエッチング・プロセスの間のマイクロ・ローディングの効果を表す断面図を示す。 先行技術による、半導体スタックに実行されるエッチング・プロセスの間のマイクロ・ローディングの効果を表す断面図を示す。 先行技術による、半導体スタックに実行されるエッチング・プロセスの間のマイクロ・ローディングの効果を表す断面図を示す。 先行技術による、半導体スタックに実行されるエッチング・プロセスの間のマイクロ・ローディングの効果を表す断面図を示す。 本発明の実施形態による、構造密度に対するエッチング速度の相関プロットを示す。 本発明の実施形態による、半導体スタックに実行されるパルス化したサンプルバイアスを用いたパルス化エッチング・プロセスの間のマイクロ・ローディングの著しい減少の効果を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行されるパルス化したサンプルバイアスを用いたパルス化エッチング・プロセスの間のマイクロ・ローディングの著しい減少の効果を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行されるパルス化したサンプルバイアスを用いたパルス化エッチング・プロセスの間のマイクロ・ローディングの著しい減少の効果を表す断面図を示す。 本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスの一連の工程を表すフローチャートである。 本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスの一連の工程を表す波形である。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図5Aのフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行されるパルス化したサンプルバイアスを用いた連続/パルス化プラズマ・エッチング・プロセスを表す断面図を示す。 本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスの一連の工程を表しているフローチャートである。 本発明の実施形態による、半導体スタックに実行される図8のフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図8のフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図8のフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、半導体スタックに実行される図8のフローチャートの一工程を表す断面図を示す。 本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスが実施されるシステムを示す。 AとBは、本発明の実施形態による図10のシステムのチャンバの、それぞれプラズマ・オン状態とプラズマ・オフ状態を示す。 本発明の実施形態による、図10のシステムのチャンバのプラズマ・オン/バイアス・オフ状態を示す。 本発明の実施形態による、図10のシステムのチャンバのプラズマ・オン/バイアス・オン状態を示す。 本発明の実施形態による、図10のシステムのチャンバのプラズマ・オフ/バイアス・オン状態を示す。 本発明の実施形態による、図10のシステムのチャンバのプラズマ・オフ/バイアス・オフ状態を示す。
半導体構造をエッチングするための方法及びシステムについて説明する。以下の説明では、本発明についての理解を完全にするために、特定の寸法及び化学レジームのような多数の特定の詳細な説明を行う。本発明がこれらの特定の詳細なしで実践できることは、当業者にとって明らかである。他の例において、周知の処理工程、例えばパターニング工程又はウエット化学洗浄は、本発明を不必要にわかりにくくしないために詳述しない。さらにまた、図示されるさまざまな実施形態は解説用の表現であり、必ずしも一定の比率で描画されているというわけではない。
半導体構造をエッチングするためのパルス化プラズマ法及び対応するシステムが本願明細書に開示される。パルス化プラズマ・プロセスを適用することによってサンプルの一部を除去することができ、この場合パルス化プラズマ・プロセスは複数のデューティサイクルから成る。本発明の実施形態に従って、各デューティサイクルのオン状態の間にサンプルに負のバイアスが印加され、各デューティサイクルのオフ状態の間にサンプルにゼロバイアスが印加される。特定の実施形態では、連続プラズマ・プロセスを適用することによりサンプルの第1部分が除去される。そして連続プラズマ・プロセスは終了され、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスを適用することによりサンプルの第2部分が除去される。
エッチング・プロセスの間にプラズマを繰り返しパルス化することによって、構造密度へのエッチング速度の依存を緩和することができる。プラズマのオン状態の間に(すなわち、プラズマがイオン化ガスの形であるときに)、つまりプラズマ・エッチング・プロセスの半導体材料の主要なエッチング段階の間に、エッチング副産物は形成される。エッチング・プロセスが密度の高い領域で進行するとき、これらの副産物はサンプルの密度の低い領域におけるより遅い速度でサンプルから離れて移動できる。従って、連続オン状態において、エッチング副産物は、エッチング・プロセスがマイクロ・ローディングに進むのを妨げることができる。しかしながら、オフ状態では、これらの副産物はエッチング・プロセスに抵抗することなくすべての領域から除去される。複数のデューティサイクル(すなわち、オン/オフ状態のサイクル)の適用は、構造密度に関係なく、サンプル全体にわたってほぼ同じエッチング速度で半導体材料をエッチングするために実行されうる。図3は、本発明の実施形態による、パルス化プラズマ・エッチング・プロセスにおける構造密度に対するエッチング速度の相関プロットを示す。相関線の傾斜が殆ど無いことにより示されるように、エッチング速度は密度が増大してもほぼ同じである。エッチング・プロセスがサンプルのすべての部分においてほぼ同じ時間に完了できるので、このようにエッチングされる半導体材料はオーバー・エッチングによる損害を少なくすることができる。
パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の間に、エッチング対象のサンプルに対して正電荷を付与する。場合によっては、サンプルの正電荷は、プラズマから発せられる正に帯電したエッチング種を部分的に偏向させるのに実質的に十分でありうる。エッチング種のこのような偏向により、有害なアンダーカットを有するという特徴が特定のサンプルにエッチングされてしまうことがある。エッチング・プロセスの間に負電荷によりサンプルにバイアスをかけることにより、正に帯電した粒子の偏向を緩和することができる。一方では、サンプルに負のバイアスがかかっていると、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態からオフ状態への移行の間に、プラズマからの負に帯電した粒子の放出を抑制することができる。デューティサイクルのオフ状態の間にサンプルにゼロバイアスをかけ、従ってプラズマ放出として発せられる負に帯電した粒子をはねつけないことにより、プラズマ放出の時間を短縮することができる。加えて、負電荷の粒子はエッチング・プロセスに寄与し、よってエッチング・プロセスを強化する。このように、本発明の一実施形態によれば、パルス化プラズマ・プロセスと並行してパルス化バイアス・プロセスが実行される。すなわち、サンプルには、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の間に負のバイアスをかけ、オフ状態の間にゼロバイアスをかける。
半導体スタックは、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスによってエッチングされうる。図4A〜Cは、本発明の実施形態による、半導体スタックに実行されるパルス化したサンプルバイアスを用いたパルス化エッチング・プロセスの間のマイクロ・ローディングの著しい減少の効果を表す断面図を示す。
図4Aに示すように、半導体スタック400は、基板402、エッチング層404、及びマスク406から成る。マスク406は、低密度領域408、中密度領域410、及び高密度領域412でパターン化される。半導体スタック400は、更に複雑な材料層及び/又はパターン・タイプを有するスタックから成ることがあるが、説明の便宜上本願明細書のように示す。
基板402は、製造プロセスに耐えることができて、半導体層が適切に存在できるあらゆる材料から作製することができる。ある実施形態では、基板402はIV族ベースの材料、例えば結晶シリコン、ゲルマニウム、又はシリコン/ゲルマニウムなどから成る。一実施形態では、基板402のシリコン原子の原子濃度は99%より大きい。他の実施形態では、基板402は、III―V材料、例えば、窒化ガリウム、ガリウム・リン化物、ヒ化ガリウム、インジウム・リン化物、アンチモン化インジウム、インジウム・ヒ化ガリウム、アルミニウム・ヒ化ガリウム、インジウム・ガリウム・リン化物、又はそれらの組み合わせから成るが、それらに限定されない。代替実施形態では、基板402は、異なった結晶質の基板上に成長したエピタキシャル層、例えばホウ素ドープ・バルクシリコン単結晶基板上に成長したシリコン・エピタキシャル層から成る。基板402はまた、例えばシリコン・オン・インシュレータ基板を形成するために、バルク結晶基板とエピタキシャル層の間に絶縁層を含むとよい。一実施形態では、絶縁層は、二酸化シリコン、窒化シリコン、シリコン酸化窒化物、及び高誘電率誘電層からなる群から選択される材料から成る。別の実施形態では、基板402は直接エッチング層404と隣接する表面絶縁層を含む。
基板402は電荷担体ドーパント不純物原子をさらに含むことができる。例えば、本発明の実施形態に従って、基板402はシリコン及び/又はゲルマニウムから成り、そして電荷担体ドーパント不純物原子はホウ素、ヒ素、インジウム、アンチモン、又はリンからなる群から選択される。別の実施形態では、基板402はIII〜V材料から成り、そして電荷担体ドーパント不純物原子は、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレニウム、又はテルルからなる群から選択される。
エッチング層404は、明確に画定された半導体構造のアレイに適切にパターン化され得るあらゆる材料から作製することができる。本発明の実施形態に従って、エッチング層404は、基板402に関連して上に説明したような、IV族ベースの材料又はIII〜V材料から成る。加えて、エッチング層404は明確に画定された半導体構造のアレイに適切にパターン化され得るあらゆる形態を有することができる。ある実施形態では、エッチング層404の形態はアモルファスである単結晶及び多結晶からなる群から選択される。一実施形態では、エッチング層404は基板402に関連して上記したような電荷担体ドーパント不純物原子から成る。
エッチング層404の構成それ自体は必ずしも半導体材料に限定されない。本発明の代替実施形態に従って、エッチング層404は、金属層、例えば限定的ではないが、銅、アルミニウム、タングステン、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、又は導電性金属酸化物、例えば酸化ルテニウムから成る。本発明のさらに別の実施形態では、エッチング層404は絶縁層から成る。一実施形態では、エッチング層404は、二酸化シリコン、酸窒化シリコン、及び窒化シリコンからなる群から選択された絶縁材料から成る。別の実施形態では、エッチング層404は、酸化ハフニウム、ハフニウム・ケイ酸塩、酸化ランタン、酸化ジルコニウム、珪酸ジルコニウム、酸化タンタル、バリウム・チタン酸ストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、スカンジウム・タンタル酸鉛、及び亜鉛ニオブ酸塩鉛から選択される高誘電率誘電層から成る。
マスク406は、リソグラフィー又は直接書き込みプロセスによってパターン化するのに適したあらゆる材料から作製することができる。一実施形態では、マスク406はフォトレジスト材料から成る。特定の実施形態では、フォトレジスト材料はリソグラフィー・プロセスで用いられて、ポジ型フォトレジスト及びネガ型フォトレジストからなる群から選択される。マスク406はさらに、プラズマ・エッチング・プロセス、例えばエッチング層404をパターン化するために用いるプラズマ・エッチング・プロセスを抑止することに適した材料から作製することができる。このように、本発明の別の実施形態によれば、マスク406は、例えば二酸化シリコン、酸窒化シリコン、窒化シリコン、及び金属膜からなる群から選択されるハード・マスク層などのハード・マスク層からも構成される。
図4Bに示すように、マスク406のパターンは、部分的にパターン化されたエッチング層414を形成するために、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスでエッチング層404にエッチングされる。適当な条件の下で、そして本発明の実施形態によれば、すべての密度領域408、410、及び412のエッチング速度は、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスが用いられる場合に、図4Bに示すように実質的に同程度である。パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスは複数のデューティサイクルから成り、この場合各デューティサイクルはエッチング・プラズマのオン状態とオフ状態の組合せを表す。デューティサイクルのオン状態の間にサンプルに負のバイアスをかけ、デューティサイクルのオフ状態の間にサンプルにゼロバイアスをかける。デューティサイクルは1つのオン状態及び1つのオフ状態から成り、オン状態及びオフ状態の持続時間は、密度領域408、410、及び412の実質的に同程度のエッチング速度でマスク406のパターンをエッチング層404に転写するのに適切である。本発明の実施形態に従って、前記オン状態から成る各デューティサイクルの部分はデューティサイクルの5〜95%の範囲である。特定の実施態様において、前記オン状態から成る各デューティサイクルの部分は デューティサイクルの65〜75% の範囲である。別の実施形態では、複数のデューティサイクルの周波数は1Hz〜200kHzの範囲であり、すなわち各デューティサイクルは5マイクロ秒〜1秒の範囲の期間を有する。特定の実施形態において、複数のデューティサイクルの周波数は50kHzであり、そして前記オン状態から成る各デューティサイクルの部分は70%である。デューティサイクルのオン状態の間に半導体スタック400に印加される負のバイアスは、プラズマから発せされる正に帯電したエッチング種の偏向を緩和するのに十分でなければならない。本発明の一実施形態によれば、デューティサイクルのオン状態の間に半導体スタック400に印加される負のバイアスは、5−1000ワットである。特定の実施形態では、デューティサイクルのオン状態の間に半導体スタック400に印加される負のバイアスは100−200ワットである。
エッチング層404をエッチングするためにパルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスで使用するプラズマを生成する方法は、デューティサイクルのオン状態の持続時間を満たすのに十分な期間の間にプラズマを当てて維持するのに適切な、あらゆる方法を含むことができる。例えば、本発明の実施形態に従って、プラズマを生成する方法は、電子サイクロトロン発振(ECS)プラズマ、ヘリコン波プラズマ、誘導結合プラズマ(ICP)、及び表面波プラズマからなる群から選択されるプラズマを生成する工程を含む。特定の実施形態では、プラズマを生成する方法は、本出願人(商標)のアドバントエッジG3(AdvantEdge G3)エッチャーにおいて、誘導結合プラズマを生成する工程を含む。
パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスのために発生するプラズマは、イオン及び反応ラジカルを生成することによりマスク406のパターンに有害な影響を与えることなしにエッチング層404の部分を除去するのに適切な、あらゆる反応ガスから構成することができる。例えば、本発明の実施形態によれば、反応ガスはハロゲン化種から成り、そしてシリコン系材料をエッチングするために用いられる。特定の実施態様において、反応ガスは、それぞれ、大体300:50:12の比率の種HBr、He、及び70%/30%のHe/O2の混合から成り、そしてパルス化プラズマはアモルファスシリコン、ポリシリコン、又は単結晶シリコンをエッチングするために用いられる。別の実施形態では、反応ガスはフルオロカーボン種から成り、そして誘電層をエッチングするために用いられる。特定の実施形態では、反応ガスは種CF4から成り、そしてパルス化プラズマは二酸化シリコン又は炭素ドープ・シリコン酸化物をエッチングするために用いられる。反応ガスはエッチング速度を制御するのに適切な圧力を有することができる。ある実施形態では、圧力は1〜100mトールの範囲である。他の実施形態では、圧力は3〜100mトールの範囲である。特定の実施形態では、反応ガスはHBr、He、及びO2から成り、反応ガスの圧力は30〜50mトールの範囲であり、そしてポリシリコンのエッチング速度は500〜6000オングストローム/分の範囲である。
図4Cに示すように、上述のパルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスは、部分的にパターン化されたエッチング層414がパターン化されたエッチング層424になるまで続けられる。エッチング層404のエッチングが完了するまで上述のパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを使用することにより、密度領域408、410、及び412のエッチング・プロセスはほぼ同じ時に完了する。従って、パターン化エッチング層424の形成には、ごくわずかな量のオーバー・エッチングしか必要とされない。このように、図4Cではアンダーカットが示されていないように、パターン化エッチング層424のさまざまな構造の有害なアンダーカットは著しく減る。
パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態及びオフ状態をエッチング副産物の形成及び除去に対応させることを目標とするとよい。図5Aのフローチャートと図5Bの波形は共に、本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスにおけるこの種の目標とされた一連の工程を表す。図6A〜Dは、半導体スタックに実行される図5Aのフローチャートの工程を表す断面図を示す。
フローチャート500の工程502及び対応する図6Aに示すように、半導体スタック600は、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの開始時に、基板602、エッチング層604、及びマスク606から成る。マスク606は、低密度領域608、中密度領域610、及び高密度領域612でパターン化される。基板602、エッチング層604、及びマスク606は、図4Aの基板402、エッチング層404、及びマスク406にそれぞれ関連して記載したいかなる材料からも作製することができる。半導体スタック600は、より複雑な材料層及び/又はパターン・タイプのスタックから成ることがあるが、説明の便宜上本願明細書のように示す。
フローチャート500の工程504及び対応する図6Bに示すように、マスク606のパターンは、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の間にエッチング層604に部分的にエッチングされて、部分的にパターン化されたエッチング層614Aを形成する。図6Bに示すように、エッチング層604のマスクをしていない部分はプラズマ・エッチング種620によってアクセス可能であるのに対し、マスク606によってカバーされるエッチング層604のマスクされた部分は、プラズマ・エッチング種620から保護される。エッチング副産物616は半導体スタック600の反応領域618内で生成される。
エッチング種620は、パルス化プラズマ・エッチング・プロセスで使用されるプラズマから放出されるいかなる荷電種及び中性粒子から成ってもよい。例えば、本発明の実施形態に従って、エッチング種620は正に帯電したイオン及びラジカルから成る。一実施形態では、反応ガスはHBr、He、及びO2から成り、そしてエッチング種620はH+、Br+、He+、O+、H、Br、及びOからなる群から選択される。別の実施形態では、反応ガスはフルオロカーボンから成り、そしてエッチング種620はF+、CF+、CF2+、及びCF3+、F、CF、CF2、及びCF3からなる群から選択される。エッチング副産物616は、半導体層604及びエッチング種620に由来する原子のいかなる組合せからも成ることができる。特定の実施形態において、エッチング種620はハロゲン化陽イオンX+及び/又はハロゲン化ラジカルX(X=F、Cl、Br)から成り、半導体層604はシリコン原子から成り、そしてエッチング副産物620は中性種SiXnからなる群から選択される副産物から成り、この場合nは、1、2、3、又は4である。
デューティサイクルのオン状態の持続時間は、部分的にパターン化されたエッチング層614Aのすべての密度領域608、610、及び612についてほぼ同程度のエッチング速度を維持しながら、エッチング効率を最大にするように選択することができる。図6Bに示すように、エッチング副産物616は形成されて、少なくともしばらく、部分的にパターン化されたエッチング層614Aの部分的にエッチングされた形状構成の間に、すなわち反応領域618内に存在する。反応領域618は、形成されるエッチング副産物616がプラズマ・エッチング種620を妨げることができる、半導体スタック600に隣接する領域である。すなわち、エッチング副産物616の量がオンサイクルの期間を通して反応領域618内で増加するので、部分的にパターン化されたエッチング層604のマスクをされない部分へのプラズマ・エッチング種620の接近が妨げられる。プラズマ・エッチング種620についてのこの種の妨害は、低構造密度領域より高構造密度領域において強いので、低密度領域のエッチング速度より高密度領域のエッチング速度が遅くなる。従って、本発明の実施形態によれば、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態は、充分な量のエッチング副産物が低密度領域のエッチング速度より高密度領域のエッチング速度を遅くするために生成される時間以下となるように選択される。一実施形態では、オン状態の持続時間は、部分的にパターン化されたエッチング層614Aのエッチング速度がマスク606のパターンの密度に依存するようになる時間とほぼ一致するように選択される。別の実施形態では、オン状態の持続時間は、反応領域618内でマイクロ・ローディングを実質的に禁止するのに十分に短い。ある実施形態では、オン状態の持続時間は、図4Bに関連して説明したデューティサイクルのオン状態について記載した範囲内にある。デューティサイクルのオン状態の間に半導体スタック600に印加される負のバイアスは、プラズマから発せられる正に帯電したエッチング種の偏向を緩和するのに十分でなければならない。本発明の一実施形態では、デューティサイクルのオン状態の間に半導体スタック600に印加される負のバイアスは、5−1000ワットである。特定の実施形態では、デューティサイクルのオン状態の間に半導体スタックに印加される負のバイアスは、100−200ワットである。
フローチャート500の工程506及び対応する図6Cに示すように、プラズマはオフ状態にあり、従ってエッチング種620は半導体スタック600の反応領域618に存在しない。図6Cに示すように、エッチング副産物616は、反応領域618から除去され、半導体スタック600にはゼロバイアスがかけられる。
デューティサイクルのオフ状態の持続時間は、エッチング副産物616が反応領域618から除去される(すなわち放散されるか、又は排出される)のに充分に長く選択することができる。オン状態の間に、上述のように反応領域618内にエッチング副産物616が形成される。加えて、プラズマのオン状態からオフ状態への移行の間にプラズマが中和すると、負に帯電したイオンがプラズマから放出されて、エッチング種の新規なセットを生成する。これらの新しいエッチング種はさらに反応領域618に存在するエッチング副産物の量に寄与しうる。
デューティサイクルのオフ状態の開始時に、反応領域618の外側より反応領域618内で副産物616の濃度がかなり大きい場合がある。従って、自然の拡散勾配が生じ、エッチング副産物616が反応領域618の外側に拡散する。このプロセスは付加的な気圧勾配により強化されうる。すなわち、オン状態の間のエッチング副産物616の増加とともに、反応領域618内の圧力が反応領域618の外側の圧力より大きくなり、エッチング副産物616の押出を強化する。従って、本発明の実施形態によれば、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスのデューティサイクルのオフ状態の持続時間は、反応領域618からのエッチング副産物616のセットの除去を実質的に可能にするために十分に長く選択される。別の実施形態では、除去されるエッチング副産物の量は、反応領域618内に残るエッチング副産物の総量が、次のデューティサイクルのオン状態の間にエッチング種を実質的に妨げなくなるのに充分である。そのような実施形態において、オフ状態の持続時間は、エッチング副産物616の50%以上が反応領域618から除去される時間にほぼ一致するように選択される。別の実施形態では、オフ状態の持続時間は、エッチング副産物616の75%以上が反応領域618から除去される時間にほぼ一致するように選択される。代替実施形態では、オフ状態の持続時間は、図4Bに関連して説明したデューティサイクルのオフ状態について記載した範囲内にある。
フローチャート500の工程508及び対応する図6D〜Eに示すように、マスク606のパターンは、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの次のデューティサイクル中にエッチング層604にエッチングされ続け、より広範囲にエッチングされた部分的にパターン化されたエッチング層614Bを形成する。所望の量のエッチング層604がエッチングされるまで、デューティサイクル(すなわち工程508)は繰り返されうる。従って、本発明の実施形態によれば、エッチング層604の一部は、複数のデューティサイクルを含むパルス化プラズマ・エッチング・プロセスで除去される。デューティサイクルのオン状態の間にサンプルに負のバイアスが印加され、デューティサイクルのオフ状態の間にサンプルにゼロバイアスが印加される。図5Bはデューティサイクルの時系列を波形で示す。
フローチャート500の工程510及び対応する図6Fに示すように、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスは、所望の量のエッチング層604を除去した後に終了する。エッチング層604のエッチングの完了まで上述のパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを用いて、エッチング・プロセスは密度領域608、610、及び612でほぼ同じ時に完了する。従って、パターン化エッチング層624を形成するために必要なオーバー・エッチングは殆ど無い。このように、パターン化エッチング層624のさまざまな構造の有害なアンダーカットは、図6Fにアンダーカットが見られないように、著しく低減される。いつパルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスを終了するべきかの決定は、あらゆる適切な要因により行うことができる。例えば、本発明の実施形態に従って、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスの終了は、デューティサイクルの繰り返しを所定時間に終えることにより決定される。代替実施形態では、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの終了は、エッチング層604のエッチングの完了時におけるエッチング副産物612の変化及び基板602の上面の対応する露出を検出することにより決定される。別の実施形態では、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの終了は、干渉法を用いてトレンチの深さを測定することにより決定される。
パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスは、連続プラズマ・エッチング・プロセスと組み合わせることができる。例えば、エッチング・プロセスが、パターンの増加したアスペクト比によってより激しいマイクロ・ローディングを受けることがあるので、半導体スタックの異なる密度領域のエッチング速度の差は、半導体スタックの一部がすでにエッチングされるまで有意でないことがある。従って、特定の深さに達するまで、半導体スタックの第1部分をエッチングするために連続プラズマを適用し、次に半導体スタックの第2部分を除去するためにパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを適用することは、より効率的でありうる。本発明の実施形態に従って、半導体スタックは、所望の深さに達するまで連続プラズマ・エッチング・プロセスによってエッチングされる。次に半導体スタックのエッチングは、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを利用することによって完了する。一実施形態において、パルス化したサンプルバイアスを用いる連続/パルス化プラズマ・エッチング・プロセスは、単一ウェーハ処理ツールのウェーハのスループットを増加させるために利用される。このパルス化したサンプルバイアスを用いる連続/パルス化プラズマ・エッチング・プロセスは、本発明の実施形態に従って図7A〜Cに例示されている。マスク712(図7A)によりパターン化されるエッチング層704は、連続プラズマ・エッチング・プロセス(図7B)で部分的にパターン化される。その後でパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスが用いられ、図7Cに示すように、エッチングがエッチング停止層706で停止すると、エッチング層704のエッチングが完了する。ある実施形態において、プラズマ・エッチング・プロセスが連続からパルス化へ変化する深さは、最高構造密度の領域の間隔幅の0.5〜4倍に選択される。一実施形態では、1のアスペクト比が最高密度構造の中で達成されたとき、深さは最高構造密度の領域の間隔幅、すなわち1にほぼ等しく選択される。
図8は、本発明の実施形態によるフローチャートであり、連続プラズマ・エッチング・プロセスを次のパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスと組み合わせる一連の工程を表している。図9A〜Dは、より複雑な半導体スタックに実行される図8のフローチャートの工程を表す断面図を例示する。
フローチャート800の工程802及び対応する図9Aに示すように、半導体スタック900は、連続/パルス化プラズマ・エッチング・プロセスの開始時に、基板902、2つのエッチング層904及び908、2つの誘電層906及び910、ならびにマスク912から成る。基板902、エッチング層904及び908、ならびにマスク912は、図4Aの、それぞれ基板402、エッチング層404、ならびにマスク406に関連して記載したあらゆる材料から作製することができる。半導体スタック900は、程度の差はあれ複雑な材料層のスタックから成りうるが、説明の便宜上本願明細書のように示す。一実施形態において、半導体スタック900は、典型的なフラッシュ・メモリ・スタックに見られるように、ポリシリコン/Siオン/ポリシリコン/SiO2から成る。
誘電層906及び910は、半導体スタックの導電部分を絶縁するのに適切なあらゆる材料から作製することができる。一実施形態において、誘電層906及び910は、二酸化シリコン、酸窒化シリコン、及び窒化シリコンからなる群から選択される絶縁材料から成る。別の実施形態において、誘電層906及び910は、酸化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウム・チタン酸ストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、及び亜鉛ニオブ酸鉛からなる群から選択される高誘電率誘電層から成る。
フローチャート800の工程804及び対応する図9Bに示すように、マスク912のパターンは、連続プラズマ・エッチング・プロセスでエッチング層904にエッチングされ、パターン化エッチング層914を形成する。連続プラズマ・エッチング・プロセスは、半導体スタック900の第1部分の異なる密度領域のエッチング速度の差が有意でない場合、エッチング層904をエッチングするのに充分でありうる。パターン化エッチング層914を形成するために連続プラズマ・プロセス用にプラズマを生成する方法は、連続エッチング・プロセスの持続時間を満たすのに十分な期間の間にプラズマを当てて維持するのに適切なあらゆる方法を含むことができる。例えば、本発明の実施形態に従って連続プラズマを生成する方法は、電子サイクロトロン発振(ECS)プラズマ、ヘリコン波プラズマ、誘導結合プラズマ(ICP)、及び表面波プラズマからなる群から選択されるプラズマを生成する工程を含む。特定の実施形態では、連続プラズマを生成する方法は、本出願人(商標)のアドバントエッジG3(AdvantEdge G3)エッチャーにおいて誘導結合プラズマを生成する工程を含む。
フローチャート800の工程806及び対応する図9Bに示すように、いつ連続プラズマ・プロセスを終了するべきかの決定は、あらゆる適切な要因により行うことができる。例えば、本発明の実施形態に従って、連続プラズマ・エッチング・プロセスの終了は、エッチングされている材料の特徴に基づく所定時間に終了することにより決定される。代替実施形態では、連続プラズマ・エッチング・プロセスの終了は、エッチング層904のエッチングの完了時におけるエッチング副産物の変化及び誘電層906の上面の対応する露出を検出することによって、すなわちエンドポイントを検出することにより決定される。一実施形態において、連続プラズマ・エッチング・プロセスの終了は、連続エッチング・プロセスの間に生成される化学種のセットのリアルタイム組成により決定される。図9Cに示すように、誘電層906の露出部は、エッチング層904のパターン化の後にパターン化された誘電層916を形成するために除去される。本発明の実施形態に従って、誘電層906の露出部は、湿式エッチング・プロセス、連続プラズマ・エッチング・プロセス、及びパルス化プラズマ・エッチング・プロセスからなる群から選択されるエッチング・プロセスにより除去される。
フローチャート800の工程808、810、及び812ならびに対応する図9C〜Dに示すように、マスク912のパターンは半導体スタック900にエッチングされ続ける。この時点で、半導体スタック900の第1部分がすでにエッチングされたので、エッチング層908の異なる密度領域のエッチング速度の差は有意であり、パルス化プラズマ・エッチング・プロセスの適用が必要となる。従って、本発明の実施形態によれば、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスが、エッチング層908をパターン化して、パターン化エッチング層918を形成するために利用される。所望の量のエッチング層908がエッチングされるまで、デューティサイクル(すなわちステップ812)が繰り返される。従って、本発明の実施形態によれば、半導体スタック900の第1部分は連続エッチング・プラズマ・プロセスでパターン化され、そして半導体スタック900の第2部分は複数のデューティサイクルから成るパルス化プラズマ・エッチング・プロセスでパターン化される。デューティサイクルのオン状態の間にサンプルに負のバイアスが印加され、デューティサイクルのオフ状態の間にサンプルにゼロバイアスが印加される。
フローチャート800の工程814及び対応する図9Dに示すように、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスは、所望の量のエッチング層908を除去した後に終了する。エッチング層908のエッチングが完了するまで上述のパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを用いて、エッチング・プロセスはさまざまな密度領域でほぼ同じ時に完了する。従って、パターン化エッチング層918を形成するために必要なオーバー・エッチングは殆ど無い。このように、図9Dにアンダーカットが見られないように、パターン化エッチング層918のさまざまな構造の有害なアンダーカットは著しく低減される。いつパルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを終了するべきかの決定は、あらゆる適切な要因により行うことができる。例えば、本発明の実施形態に従って、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの終了は、所定時間にデューティサイクルの反復を終了することにより決定される。代替実施形態では、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスの終了は、エッチング層908のエッチングの完了時におけるエッチング副産物の変化及び誘電層910の上面の対応する露出を検出することにより決定される。
連続プラズマ・エッチング・プロセスとパルス化プラズマ・エッチング・プロセスを組み合わせる方法は、上記のように、周期的な連続/パルス化プラズマ・エッチング・プロセスを適用することによってより複雑な材料スタックに適用できる。例えば、本発明の実施形態に従って、半導体スタックの第1部分は第1連続プラズマ・エッチング・プロセスでパターン化され、半導体スタックの第2部分は第1パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスでパターン化され、半導体スタックの第3部分は第2連続プラズマ・エッチング・プロセスでパターン化され、そして半導体スタックの第4部分は第2パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスでパターン化される。特定の実施形態において、半導体スタック900のエッチング層904は、第1連続プラズマ・エッチング・プロセスに続いて第1パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを行うことによってもパターン化される。次にエッチング層908は、第2の連続プラズマ・エッチング・プロセスに続いてパルス化したサンプルバイアスを用いる第2のパルス化プラズマ・エッチング・プロセスを行うことによりパターン化される。
パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスは、エッチングのためにサンプルに近接してエッチング・プラズマを形成するのに適切なあらゆる処理器材において実行できる。図10は、本発明の実施形態による、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスが実施されるシステムを示す。
図10に示すように、パルス化プラズマ・エッチング・プロセスを実行するシステム1000は、サンプル・ホルダー1004を備えたチャンバ1002を含む。排出デバイス1006、ガス注入デバイス1008、及びプラズマ・イグニション・デバイス1010はチャンバ1002に連結している。電圧源1014はサンプル・ホルダー1004に連渇している。コンピューティング・デバイス1012は、プラズマ・イグニション・デバイス1010、及び電圧源1014に連結している。システム1000は、チャンバ1002に連結した検出器1016をさらに含む。コンピューティング・デバイス1012は、図10に示すように、排出デバイス1006、ガス注入デバイス1008、及び検出器1016にも連結できる。
チャンバ1002及びサンプル・ホルダー1004は、イオン化ガス、すなわちプラズマを封じ込め、そしてそこから放出されるイオン化ガス又は帯電した種に近接してサンプルを持ってくるのに適切な、あらゆる反応チャンバ及びサンプル位置決めデバイスから作製することができる。排出デバイス1006は、チャンバ1002を空にして減圧するのに適切ないかなるデバイスであってもよい。ガス注入デバイス1008は、チャンバ1002に反応ガスを注入するのに適切ないかなる装置であってもよい。プラズマ・イグニション・デバイス1010は、ガス注入デバイス1008によって、チャンバ1002に注入される反応ガスから誘導されるプラズマに点火するのに適切ないかなる装置であってもよい。検出デバイス1016は、処理工程のエンドポイントを検出するのに適切ないかなる装置であってもよい。一実施形態において、システム1000は、本出願人(商標)のアドバントエッジG3(AdvantEdge G3)エッチャーに含まれるものと同様であるか、又は同じである、チャンバ1002、サンプル・ホルダー1004、排出デバイス1006、ガス注入デバイス1008、プラズマ・イグニション・デバイス1010、及び検出器1016を備える。
コンピューティング・デバイス1012はプロセッサ及びメモリを備える。本発明の実施形態に従って、コンピューティング・デバイス1012のメモリは、パルス化したサンプルバイアスを用いるパルス化プラズマ・プロセスにおいて、プラズマ・イグニション・デバイス1010を制御してプラズマのオン状態とオフ状態の間を切り換えるための命令セットを含む。ある実施形態では、前記命令セットは複数のデューティサイクルを実行できる機械動作可能コードを含み、この場合各デューティサイクルはプラズマの1つのオン状態と1つのオフ状態の組合せを表す。コンピューティング・デバイス1012のメモリはまた、電圧源1014を制御して負のバイアスとゼロバイアスを切り換えるための命令セットも含む。プラズマのオン状態の間に前記サンプル・ホルダー1004には負のバイアスが印加され、プラズマのオフ状態の間にサンプル・ホルダー1004にはゼロバイアスが印加される。特定の実施形態では、プラズマ・イグニション・デバイス1010を制御するための命令セットは、各デューティサイクルがデューティサイクルの期間の5〜95%の範囲のオン状態を有するようにタイミング命令を含む。ある実施形態では、プラズマ・イグニション・デバイス1010を制御するための命令セットは、各デューティサイクルがデューティサイクルの期間の65〜75%の範囲のオン状態を有するようにタイミング命令を含む。別の実施形態では、プラズマ・イグニション・デバイス1010を制御するための命令セットは、複数のデューティサイクルの周波数が1Hz〜200kHzとなるように、すなわち各デューティサイクルが5マイクロ秒〜1秒の期間を有するように、タイミング命令を含む。特定の実施形態では、プラズマ・イグニション・デバイス1010を制御するための命令セットは、複数のデューティサイクルの周波数が50kHzであり、そして前記オン状態から成る各デューティサイクルの部分が70%となるようにタイミング命令を含む。一実施形態では、デューティサイクルのオン状態の間に電圧源1014によってサンプル・ホルダー1004に印加される負のバイアスは5−1000ワットである。特定の実施形態では、デューティサイクルのオン状態の間に電圧源1014によってサンプル・ホルダー1004に印加される負のバイアスは100−200ワットである。
図11A〜Bは、本発明の実施形態による図10のシステムのチャンバの、それぞれプラズマ・オン状態及びプラズマ・オフ状態を示す。図11Aに示すように、システム1000のチャンバ1002は、サンプル・ホルダー1004上のサンプル1102に近接するオン状態のプラズマ1100を含む。反応領域1104はサンプル1102と直接隣接している。エッチング・プロセスの間、エッチング副産物が形成されて少なくともしばらくは反応領域1102の中に留まることができる。従って、本発明の実施形態によれば、プラズマ・イグニション・デバイス1010を制御するための命令セットは、オン状態の持続時間が、反応領域1104の中でマイクロ・ローディングを実質的に抑止するために十分に短くなるようにタイミング命令を含む。図11Bに示すように、システム1000のチャンバ1002はオフ状態のプラズマ(すなわち中性の反応ガス)を含む。本発明の実施形態に従って、プラズマ・イグニション・デバイス1010を制御するための命令セットは、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオフ状態の持続時間が、反応領域1104からのエッチング副産物のセットの除去を実質的に可能にするのに十分に長くなるように選択されるようなタイミング命令を含む。
パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の間に、正電荷がエッチングされているサンプルに与えられうる。場合によっては、サンプルの正電荷は、プラズマから放出された正に帯電したエッチング種を部分的に偏らせるのに十分でありうる。エッチング種のこの種の偏向は、特定のサンプルにエッチングされる形状構成の有害なアンダーカットを生じる場合がある。エッチング・プロセスの間に負電荷でサンプルにバイアスを掛けることによって、正に帯電した粒子の偏向は緩和されうる。一方では、パルス化プラズマ・エッチング・プロセスのデューティサイクルがオン状態からオフ状態へ移行する間に、サンプルが負にバイアスされる場合、プラズマ由来の負に帯電した粒子の放出は抑制されうる。デューティサイクルのオフ状態の間にサンプルにゼロバイアスを掛けることによって、従ってプラズマ放電として放出される負に帯電した粒子をはね返さないことにより、プラズマ放電の時間を短縮することができる。加えて、負に帯電した種はエッチング・プロセスに寄与し、従ってそれを強化できる。従って、本発明の実施形態によれば、パルス化サンプル・バイアス・プロセスは、パルス化プラズマ・プロセスと並行して実行される。すなわち、サンプルは、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の間に負にバイアスされ、オフ状態の間にゼロバイアスされる。
図12A〜Dは、本発明の実施形態による図10のシステム1000のチャンバ1002の、それぞれプラズマ・オン/バイアス・オフ状態、プラズマ・オン/バイアス・オン状態、プラズマ・オフ/バイアス・オン状態、及びプラズマ・オフ/バイアス・オフ状態を示す。電圧源1014はサンプル・ホルダー1004に連結し、デューティサイクルのオン状態の間にサンプル・ホルダー1004、従ってサンプル1102にバイアスを掛けるために用いられる。図12Aに示すように、電圧源1014はオフ状態であり、そしてプラズマ1100から放出される正に帯電したエッチング種はサンプル1102の表面の近くで部分的に偏向する。しかしながら、図12Bに示すように、電圧源1014がオン状態(すなわちサンプル・ホルダー1004に負のバイアスを掛ける)になると、プラズマ1100から放出される正に帯電したエッチング種はサンプル1102の表面の近くの直角軌道(すなわち異方性の軌道)に保持される。本発明の実施形態に従って、電圧源1014は、デューティサイクルのオン状態の間に、5−1000ワットの範囲の負のバイアスをサンプル・ホルダー1004に印加するために用いられる。特定の実施形態では、電圧源1014を使用して、デューティサイクルのオン状態の間に100−200ワットの範囲の負のバイアスをサンプル・ホルダー1004に印加する。パルス化エッチング・プロセスは(連続プラズマ・エッチング・プロセスと比較して)、エッチング・プロセスの間にサンプル1102上に形成される正電荷の範囲を減らすことができる。しかしながら、電圧源1014を用いてサンプル・ホルダー1004にバイアスを掛ける追加段階は、エッチング・プロセスの間に構造のアンダーカットを最適に緩和するために、パルス化プラズマ・エッチング・プロセスの一部としてさらに利用できる。従って、本発明の別の実施形態によれば、電圧源1014を用いてサンプル・ホルダー1004にバイアスを掛ける追加段階は、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の持続時間を延長するために用いられる。
図12Cでは電圧源1014はオン状態であり、そしてプラズマ・オン状態からプラズマ・オフ状態へ移行する間に放出される負に帯電した粒子は、サンプル1102の表面への接近を阻害されるので、プラズマ・オフ状態の段階を遅くする。しかしながら、図12Dに示すように、電圧源1014がオフ状態(すなわちサンプル・ホルダー1004にゼロバイアスを掛ける)になると、プラズマ・オン状態からプラズマ・オフ状態に移行する間に放出される負に帯電した粒子は、サンプル1102の表面への接近を阻害される。本発明の実施形態に従って、電圧源1014は、デューティサイクルのオフ状態の間にサンプル・ホルダー1004にゼロバイアスを加えるためにオフにされる。従って、本発明の実施形態によれば、サンプル・ホルダー1004は電圧源1014で負にバイアスされて、パルス化プラズマ・エッチング・プロセスのデューティサイクルのオン状態の持続時間を延長すると共に、サンプル・ホルダー1004は電圧源1014でゼロバイアスされて、デューティサイクルのオフ状態の持続時間を短縮する。
このように、半導体構造をエッチングするための、パルス化したサンプルバイアスを用いたパルス化プラズマシステムを開示した。一実施形態において、サンプルの一部はパルス化プラズマ・エッチング・プロセスを適用することにより除去され、この場合パルス化プラズマ・エッチング・プロセスは複数のデューティサイクルから成る。各デューティサイクルのオン状態の間にサンプルに負のバイアスが印加され、各デューティサイクルのオフ状態の間にサンプルにゼロバイアスが印加される。別の実施形態では、サンプルの第1部分は連続プラズマ・エッチング・プロセスを適用することにより除去される。次に連続プラズマ・エッチング・プロセスが終了されて、サンプルの第2部分は、パルス化したサンプルバイアスを用いるパルス化プラズマ・エッチング・プロセスを適用することにより除去される。パルス化サンプル・バイアス・プロセスは、パルス化プラズマ・プロセスに連結されなくてもよい。このように、本発明の別の実施形態に従って、パルス化プラズマ・デューティサイクルのオン状態及びパルス化サンプル・バイアスのオン状態は、互いから独立している。別の実施形態では、パルス化プラズマ・デューティサイクルのオフ状態及びパルス化サンプル・バイアスのオフ状態は互いから独立している。

Claims (23)

  1. サンプルのエッチング方法であって、
    パルス化プラズマ・プロセスを適用することによって前記サンプルの一部を除去する工程を含み、この場合前記パルス化プラズマ・プロセスは複数のデューティサイクルから成り、前記オン状態の間に前記サンプルに負のバイアスを印加し、前記オフ状態の間に前記サンプルにゼロバイアスを印加する、方法。
  2. 前記負のバイアスが5−1000ワットである、請求項1に記載の方法。
  3. 前記オン状態の持続時間が、前記サンプルに隣接した反応領域におけるマイクロ・ローディングを実質的に阻止するのに十分に短く、且つ前記オフ状態の持続時間が、前記サンプルに隣接した前記反応領域からのエッチング副産物のセットの除去を実質的に可能にするのに十分に長い、請求項1に記載の方法。
  4. 前記エッチング副産物のセットの少なくとも一部が前記プラズマのオン状態の間に生成される、請求項3に記載の方法。
  5. 前記オン状態から成る各デューティサイクルの部分を5〜95%の範囲とする、請求項1に記載の方法。
  6. 各デューティサイクルの持続時間が5−1000マイクロ秒である、請求項2に記載の方法。
  7. 前記プラズマの前記オフ状態の持続時間を、前記反応領域からエッチング副産物の50%超が除去されるまでの時間と一致するように選択する、請求項3に記載の方法。
  8. 不活性ガスを使用して、前記プラズマの前記オフ状態の間に前記エッチング副産物のセットの除去を強化する、請求項3に記載の方法。
  9. サンプルのエッチング方法であって、
    連続プラズマ・プロセスを適用することによって前記サンプルの第1部分を除去する工程と、
    前記連続プラズマ・プロセスを終了する工程と、
    パルス化プラズマ・プロセスを適用することによって前記サンプルの第2部分を除去する工程であって、前記パルス化プラズマ・プロセスが複数のデューティサイクルから成り、各デューティサイクルがプラズマのオン状態とオフ状態の組合せであり、前記オン状態の間に前記サンプルに負のバイアスを印加し、前記オフ状態の間に前記サンプルにゼロバイアスを印加する工程と
    を含む方法。
  10. 前記負のバイアスが5−1000ワットである、請求項9に記載の方法。
  11. 前記オン状態の持続時間が、前記サンプルに隣接した反応領域におけるマイクロ・ローディングを実質的に阻止するのに十分に短く、且つ前記オフ状態の持続時間が、前記反応領域からのエッチング副産物のセットの除去を実質的に可能にするのに十分に長い、請求項9に記載の方法。
  12. 前記オン状態から成る各デューティサイクルの部分が5〜95%の範囲である、請求項11に記載の方法。
  13. 各デューティサイクルの持続時間が5−1000マイクロ秒である、請求項12に記載の方法。
  14. 前記連続エッチング・プロセスを終了する工程がエンドポイントを検出する工程を含む、請求項9に記載の方法。
  15. 前記エンドポイントを、前記連続エッチング・プロセスの間に生成される化学種のセットのリアルタイム組成により決定する、請求項14に記載の方法。
  16. 前記エンドポイントを、干渉分光法によるリアルタイム膜厚測定よって決定する、請求項14に記載の方法。
  17. 前記連続エッチング・プロセスを終了する工程が、前記サンプルの特徴に基づく所定の時間に終了することを含む、請求項9に記載の方法。
  18. 第2連続プラズマ・プロセスを適用することによって前記サンプルの第3部分を除去する工程と、
    前記第2連続プラズマ・プロセスを終了する工程と、
    第2パルス化プラズマ・プロセスを適用することによって前記サンプルの第4部分を除去する工程であって、前記第2パルス化プラズマ・プロセスが第2の複数のデューティサイクルから成り、各デューティサイクルが第2プラズマの第2オン状態と第2オフ状態の組合せであり、前記第2音状態の間に前記サンプルに負のバイアスを印加し、前記第2オフ状態の間に前記サンプルにゼロバイアスを印加する工程と
    をさらに含む、請求項9に記載の方法。
  19. サンプルのエッチングに用いられるシステムであって、
    サンプル・ホルダーを備えたチャンバと、
    前記チャンバに連結する排出デバイスであって、前記チャンバを減圧するための排出デバイスと、
    前記チャンバに連結するガス注入デバイスであって、前記チャンバに反応ガスを注入するためのガス注入デバイスと、
    前記チャンバに連結するプラズマ・イグニション・デバイスであって、前記反応ガスから誘導されるプラズマに点火するためのプラズマ・イグニション・デバイスと、
    前記サンプル・ホルダーに連結される電圧源であって、前記サンプルにバイアスを印加するための電圧源と、
    前記プラズマ・イグニション・デバイスに連結するコンピューティング・デバイスであって、プロセッサ及びメモリを備え、この場合前記メモリは、パルス化プラズマ・プロセスにおいて前記プラズマ・イグニション・デバイスを制御することによりプラズマのオン状態とオフ状態の間を切り換えるための命令セットを含み、前記パルス化プラズマ・プロセスは複数のデューティサイクルから成り、各デューティサイクルは前記プラズマの1つのオン状態と1つのオフ状態の組合せであり、前記メモリは前記電圧源を制御することにより負のバイアスとゼロバイアスの間を切換えるための命令セットも含み、前記負のバイアスは前記オン状態の間に前記サンプルに印加され、前記ゼロバイアスは前記オフ状態の間に前記サンプルに印加されるコンピューティング・デバイスと
    を備えるシステム。
  20. 前記負のバイアスが5−1000ワットである、請求項19に記載のシステム。
  21. 前記チャンバに連結する検出デバイスをさらに備え、前記検出デバイスが処理工程のエンドポイントを検出する、請求項19に記載のシステム。
  22. 前記オン状態の持続時間が、サンプルに隣接する反応領域においてマイクロ・ローディングを実質的に抑止するのに十分に短く、且つ前記オフ状態の持続時間が、前記サンプルに隣接する前記反応領域からのエッチング副産物のセットの除去を実質的に可能にするのに十分に長い、請求項19に記載のシステム。
  23. 前記オン状態から成る各デューティサイクルの部分が5〜95%の範囲である、請求項22に記載のシステム。
JP2013194148A 2007-02-21 2013-09-19 パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム Expired - Fee Related JP5774071B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/677,472 2007-02-21
US11/677,472 US7718538B2 (en) 2007-02-21 2007-02-21 Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009550603A Division JP5374388B2 (ja) 2007-02-21 2008-02-21 パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム

Publications (2)

Publication Number Publication Date
JP2014039050A true JP2014039050A (ja) 2014-02-27
JP5774071B2 JP5774071B2 (ja) 2015-09-02

Family

ID=39705744

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009550603A Expired - Fee Related JP5374388B2 (ja) 2007-02-21 2008-02-21 パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム
JP2013194148A Expired - Fee Related JP5774071B2 (ja) 2007-02-21 2013-09-19 パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2009550603A Expired - Fee Related JP5374388B2 (ja) 2007-02-21 2008-02-21 パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム

Country Status (6)

Country Link
US (1) US7718538B2 (ja)
JP (2) JP5374388B2 (ja)
KR (1) KR101445299B1 (ja)
CN (2) CN101631897B (ja)
TW (1) TWI458008B (ja)
WO (1) WO2008103456A2 (ja)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9708707B2 (en) * 2001-09-10 2017-07-18 Asm International N.V. Nanolayer deposition using bias power treatment
US7713592B2 (en) 2003-02-04 2010-05-11 Tegal Corporation Nanolayer deposition process
US9121098B2 (en) 2003-02-04 2015-09-01 Asm International N.V. NanoLayer Deposition process for composite films
US7929798B2 (en) * 2005-12-07 2011-04-19 Micron Technology, Inc. Method and apparatus providing noise reduction while preserving edges for imagers
JP5547495B2 (ja) * 2007-02-21 2014-07-16 アプライド マテリアルズ インコーポレイテッド 半導体構造をエッチングするための、パルス化反応ガスを補充するパルス化プラズマシステム
US20080230008A1 (en) * 2007-03-21 2008-09-25 Alexander Paterson Plasma species and uniformity control through pulsed vhf operation
US9059116B2 (en) * 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
JP5395491B2 (ja) * 2009-03-31 2014-01-22 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US8404598B2 (en) * 2009-08-07 2013-03-26 Applied Materials, Inc. Synchronized radio frequency pulsing for plasma etching
US8658541B2 (en) * 2010-01-15 2014-02-25 Applied Materials, Inc. Method of controlling trench microloading using plasma pulsing
JP5662079B2 (ja) * 2010-02-24 2015-01-28 東京エレクトロン株式会社 エッチング処理方法
US8969210B2 (en) * 2010-09-15 2015-03-03 Tokyo Electron Limited Plasma etching apparatus, plasma etching method, and semiconductor device manufacturing method
JP2012129429A (ja) * 2010-12-17 2012-07-05 Hitachi High-Technologies Corp プラズマ処理方法
US8809199B2 (en) 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
US20120302065A1 (en) * 2011-05-26 2012-11-29 Nanya Technology Corporation Pulse-plasma etching method and pulse-plasma etching apparatus
US20120302070A1 (en) * 2011-05-26 2012-11-29 Nanya Technology Corporation Method and system for performing pulse-etching in a semiconductor device
TWI450308B (zh) * 2011-07-27 2014-08-21 Hitachi High Tech Corp Plasma processing method
CN102983099A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 半导体集成电路制造方法
CN102983076A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 半导体集成电路制造方法
CN103094180B (zh) * 2011-10-28 2015-04-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103094097A (zh) * 2011-10-28 2013-05-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9114666B2 (en) 2012-02-22 2015-08-25 Lam Research Corporation Methods and apparatus for controlling plasma in a plasma processing system
US9842725B2 (en) 2013-01-31 2017-12-12 Lam Research Corporation Using modeling to determine ion energy associated with a plasma system
US10157729B2 (en) 2012-02-22 2018-12-18 Lam Research Corporation Soft pulsing
US9197196B2 (en) 2012-02-22 2015-11-24 Lam Research Corporation State-based adjustment of power and frequency
US10128090B2 (en) 2012-02-22 2018-11-13 Lam Research Corporation RF impedance model based fault detection
US9462672B2 (en) 2012-02-22 2016-10-04 Lam Research Corporation Adjustment of power and frequency based on three or more states
KR101949503B1 (ko) * 2012-04-18 2019-02-18 에스케이하이닉스 주식회사 적층형 반도체 장치, 그 제조 방법 및 테스트 방법
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
GB2505685B (en) * 2012-09-07 2015-11-04 Univ Salford Method of coating and etching
CN103681451A (zh) * 2012-09-26 2014-03-26 南亚科技股份有限公司 沟槽结构的制造方法
CN103730349B (zh) * 2012-10-10 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种形成接触孔的方法
CN103021912B (zh) * 2012-12-24 2015-10-07 中微半导体设备(上海)有限公司 半导体刻蚀装置及半导体结构的刻蚀方法
JP6114622B2 (ja) * 2013-04-26 2017-04-12 東京エレクトロン株式会社 エッチング方法
CN104241355B (zh) * 2013-06-09 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
JP2015037091A (ja) 2013-08-12 2015-02-23 東京エレクトロン株式会社 エッチング方法
JP2015050433A (ja) 2013-09-04 2015-03-16 東京エレクトロン株式会社 プラズマ処理方法
JP5701958B2 (ja) * 2013-10-15 2015-04-15 東京エレクトロン株式会社 基板処理装置
US9472416B2 (en) 2013-10-21 2016-10-18 Applied Materials, Inc. Methods of surface interface engineering
CN104752181B (zh) * 2013-12-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 去除伪栅的方法
CN104752351B (zh) * 2013-12-30 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9594105B2 (en) 2014-01-10 2017-03-14 Lam Research Corporation Cable power loss determination for virtual metrology
GB201406135D0 (en) 2014-04-04 2014-05-21 Spts Technologies Ltd Method of etching
US10950421B2 (en) 2014-04-21 2021-03-16 Lam Research Corporation Using modeling for identifying a location of a fault in an RF transmission system for a plasma system
CN105097524B (zh) * 2014-05-04 2018-11-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法和cmos晶体管的形成方法
KR102222902B1 (ko) 2014-05-12 2021-03-05 삼성전자주식회사 플라즈마 장비 및 이를 이용한 반도체 소자의 제조 방법
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
US9583485B2 (en) 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9761459B2 (en) 2015-08-05 2017-09-12 Lam Research Corporation Systems and methods for reverse pulsing
US9978606B2 (en) 2015-10-02 2018-05-22 Applied Materials, Inc. Methods for atomic level resolution and plasma processing control
US9788405B2 (en) 2015-10-03 2017-10-10 Applied Materials, Inc. RF power delivery with approximated saw tooth wave pulsing
US9741539B2 (en) 2015-10-05 2017-08-22 Applied Materials, Inc. RF power delivery regulation for processing substrates
US9754767B2 (en) 2015-10-13 2017-09-05 Applied Materials, Inc. RF pulse reflection reduction for processing substrates
US9614524B1 (en) 2015-11-28 2017-04-04 Applied Materials, Inc. Automatic impedance tuning with RF dual level pulsing
KR20170097270A (ko) 2016-02-17 2017-08-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP6789721B2 (ja) * 2016-08-12 2020-11-25 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6697372B2 (ja) 2016-11-21 2020-05-20 キオクシア株式会社 ドライエッチング方法及び半導体装置の製造方法
JP6837886B2 (ja) * 2017-03-21 2021-03-03 株式会社日立ハイテク プラズマ処理装置およびプラズマ処理方法
US10510575B2 (en) 2017-09-20 2019-12-17 Applied Materials, Inc. Substrate support with multiple embedded electrodes
US10904996B2 (en) 2017-09-20 2021-01-26 Applied Materials, Inc. Substrate support with electrically floating power supply
US10763150B2 (en) 2017-09-20 2020-09-01 Applied Materials, Inc. System for coupling a voltage to spatially segmented portions of the wafer with variable voltage
US10811296B2 (en) 2017-09-20 2020-10-20 Applied Materials, Inc. Substrate support with dual embedded electrodes
US10714372B2 (en) 2017-09-20 2020-07-14 Applied Materials, Inc. System for coupling a voltage to portions of a substrate
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US10734245B2 (en) * 2018-10-19 2020-08-04 International Business Machines Corporation Highly selective dry etch process for vertical FET STI recess
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN118315254A (zh) 2019-01-22 2024-07-09 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
CN112447597A (zh) * 2019-09-02 2021-03-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
US11043387B2 (en) 2019-10-30 2021-06-22 Applied Materials, Inc. Methods and apparatus for processing a substrate
US11522050B2 (en) * 2020-01-30 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102020132562B4 (de) 2020-01-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US11387365B2 (en) 2020-04-01 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device for recessed fin structure having rounded corners
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883776A (ja) * 1994-09-13 1996-03-26 Aneruba Kk 表面処理装置
JPH0992645A (ja) * 1994-10-14 1997-04-04 Fujitsu Ltd 半導体装置の製造方法と製造装置
JP2000058292A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp プラズマ処理装置及びプラズマ処理方法
JP2001313284A (ja) * 2000-02-21 2001-11-09 Hitachi Ltd プラズマ処理方法および装置
JP2002050611A (ja) * 1999-07-23 2002-02-15 Applied Materials Inc 半導体ウェーハ処理の一部分中にパルス化プラズマを供給する方法
JP2002529913A (ja) * 1998-11-04 2002-09-10 サーフィス テクノロジー システムズ ピーエルシー 基板をエッチングするための方法と装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8516537D0 (en) 1985-06-29 1985-07-31 Standard Telephones Cables Ltd Pulsed plasma apparatus
JPH04110757U (ja) * 1991-03-11 1992-09-25 神港精機株式会社 断続プラズマ装置
JP2957403B2 (ja) * 1993-01-18 1999-10-04 日本電気株式会社 プラズマエッチング方法とその装置
JP3799073B2 (ja) * 1994-11-04 2006-07-19 株式会社日立製作所 ドライエッチング方法
US5683538A (en) 1994-12-23 1997-11-04 International Business Machines Corporation Control of etch selectivity
US6902683B1 (en) 1996-03-01 2005-06-07 Hitachi, Ltd. Plasma processing apparatus and plasma processing method
US20010051438A1 (en) * 1997-06-25 2001-12-13 Samsung Electronics Process and apparatus for dry-etching a semiconductor layer
US5877407A (en) 1997-07-22 1999-03-02 Lucent Technologies Inc. Plasma etch end point detection process
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6228241B1 (en) 1998-07-27 2001-05-08 Boundary Technologies, Inc. Electrically conductive anodized aluminum coatings
JP4153606B2 (ja) 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
US6255221B1 (en) * 1998-12-17 2001-07-03 Lam Research Corporation Methods for running a high density plasma etcher to achieve reduced transistor device damage
US20040224504A1 (en) 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
US6875700B2 (en) 2000-08-29 2005-04-05 Board Of Regents, The University Of Texas System Ion-Ion plasma processing with bias modulation synchronized to time-modulated discharges
US6891627B1 (en) 2000-09-20 2005-05-10 Kla-Tencor Technologies Corp. Methods and systems for determining a critical dimension and overlay of a specimen
DE10309711A1 (de) 2001-09-14 2004-09-16 Robert Bosch Gmbh Verfahren zum Einätzen von Strukturen in einem Ätzkörper mit einem Plasma
US6818562B2 (en) 2002-04-19 2004-11-16 Applied Materials Inc Method and apparatus for tuning an RF matching network in a plasma enhanced semiconductor wafer processing system
US20050112891A1 (en) * 2003-10-21 2005-05-26 David Johnson Notch-free etching of high aspect SOI structures using a time division multiplex process and RF bias modulation
US20050103620A1 (en) 2003-11-19 2005-05-19 Zond, Inc. Plasma source with segmented magnetron cathode
US7095179B2 (en) 2004-02-22 2006-08-22 Zond, Inc. Methods and apparatus for generating strongly-ionized plasmas with ionizational instabilities
US8404594B2 (en) 2005-05-27 2013-03-26 Freescale Semiconductor, Inc. Reverse ALD

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883776A (ja) * 1994-09-13 1996-03-26 Aneruba Kk 表面処理装置
JPH0992645A (ja) * 1994-10-14 1997-04-04 Fujitsu Ltd 半導体装置の製造方法と製造装置
JP2000058292A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp プラズマ処理装置及びプラズマ処理方法
JP2002529913A (ja) * 1998-11-04 2002-09-10 サーフィス テクノロジー システムズ ピーエルシー 基板をエッチングするための方法と装置
JP2002050611A (ja) * 1999-07-23 2002-02-15 Applied Materials Inc 半導体ウェーハ処理の一部分中にパルス化プラズマを供給する方法
JP2001313284A (ja) * 2000-02-21 2001-11-09 Hitachi Ltd プラズマ処理方法および装置

Also Published As

Publication number Publication date
JP5374388B2 (ja) 2013-12-25
WO2008103456A2 (en) 2008-08-28
WO2008103456A8 (en) 2009-10-15
US20080197110A1 (en) 2008-08-21
WO2008103456A3 (en) 2008-10-23
CN101631897B (zh) 2011-10-12
US7718538B2 (en) 2010-05-18
CN101636822A (zh) 2010-01-27
JP5774071B2 (ja) 2015-09-02
TW200845192A (en) 2008-11-16
KR101445299B1 (ko) 2014-09-26
JP2010519758A (ja) 2010-06-03
TWI458008B (zh) 2014-10-21
KR20100014502A (ko) 2010-02-10
CN101631897A (zh) 2010-01-20

Similar Documents

Publication Publication Date Title
JP5774071B2 (ja) パルス化したサンプルバイアスを用いる、半導体構造をエッチングするためのパルス化プラズマシステム
US7737042B2 (en) Pulsed-plasma system for etching semiconductor structures
US7771606B2 (en) Pulsed-plasma system with pulsed reaction gas replenish for etching semiconductors structures
JP2010045171A (ja) 半導体加工方法
KR20070089062A (ko) 높은 종횡비 애플리케이션들을 위한 이방성 피쳐들을형성하는 에칭 방법
US11398386B2 (en) Plasma etch processes
KR100291154B1 (ko) 폴리사이드막의드라이에칭방법
TW202226363A (zh) 用於電漿輔助蝕刻金屬氧化物的方法
JP5547495B2 (ja) 半導体構造をエッチングするための、パルス化反応ガスを補充するパルス化プラズマシステム
US20110171833A1 (en) Dry etching method of high-k film
US9966312B2 (en) Method for etching a silicon-containing substrate
US6544896B1 (en) Method for enhancing etching of TiSix
KR101133697B1 (ko) 반도체소자 가공방법
WO2008103454A2 (en) Pulsed plasma system for etching semiconductor structures
KR19980033895A (ko) 독립적으로 제어되는 3전극을 가진 에칭 챔버
JP2013225680A (ja) High−k膜のドライエッチング方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140729

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141117

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150630

R150 Certificate of patent or registration of utility model

Ref document number: 5774071

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees