JP2013140971A - 薄型基板による電子素子のパッケージ方法 - Google Patents

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Abstract

【課題】事前テストを可能とし、集積密度及び複雑度が高くても歩留りの向上や材料費の削減を可能とした薄型基板による電子素子のパッケージ方法を提供する。
【解決手段】キャリアを提供するＳ１０１工程と、少なくとも１つのパッケージユニットを含み、薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層をキャリアに形成するＳ１０２工程と、少なくとも１つのパッド層を薄型基板の表面に形成するＳ１０３工程と、薄型基板をキャリアから分離するＳ１０４工程と、薄型基板を検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択するＳ１０５工程と、各選択されたパッケージユニットをフリップチップボンディングによりチップと接続するＳ１０６工程とを含む。
【選択図】図４

Description

本発明は、薄型基板による電子素子のパッケージ方法に関し、特に極薄及び高密度のパッケージ基板を用いる多要素整合の複雑なパッケージのウエハーレベル（wafer level）パッケージ方法に関する。
ICチップの集積密度がムーアの法則の方向に迅速に発展するに伴い、対応するパッケージ技術は日増しに改良されている。多くのパッケージ技術において、ウエハーレベルパッケージ（Wafer Level Packaging：WLP or, Chip Scale Package：CSP）はICチップパッケージ技術の一種類であり、且つ最も代表性のある革命的な技術である。従来の技術と最大の相違点は、ウェーハを切り出した後それぞれのICチップを組み立てする従来のパッケージ工程ではなく、ウエハーレベルパッケージ技術がウェーハの上に直接に集積回路をパッケージする。ウエハーレベルパッケージ後に、ICチップのサイズは、ダイ（die）の元サイズと同じである。従って、それは、いわゆるウエハ・レベル・チップスケール・パッケージ（Wafer Level Chip Scale Package：WLCSP）と呼ばれる。
しかし、現在のWLPのサイズは、回路配置のファンアウト（Fan-out）範囲を限定している。従って、Fan-out WLPは発展され、例えば、infinionの eWLB（Embedded wafer level ball grid array）技術、或いはRenasasのSiWLP (System in Wafer-Level Package)とSMARFTI(SMArt chip connection with Feed-Through Interposer)技術である。
図１Ａ乃至図１Ｆを参照する。図１Ａ乃至図１Ｆは、従来のウエハーレベルパッケージ（WLP）を示す図である。現在の産業において、上述のFan-out WLPは標準的製造工程を持っておらず、各種の関連の技術の間には少し違いがあるものの、その基本的な技術概念が略同じである。
図1Ａに示すように、臨時のキャリア１００を提供する。WLPにおいて、この臨時のキャリアはウェーハでもよい。
図1Ｂに示すように、臨時のキャリア１００の上に形成される多層配線は、金属層１０２、１０６と誘電層１０４との配線を含む。金属層１０２、１０６及び誘電層１０４を製造した後、この多層配線（つまりICチップをパッケージする多層基板）を得る。図1Ｂは、説明を簡単化するために、多層基板の一部を示す。実際には、３〜５層が形成されてもよい。
図1Ｃに示すように、複数のパッド層（ボンドパッド層）１０８は、多層基板の表面に形成されている。図1Ｃに示すように、パッド層１０８は、ビア（via）金属によってその下の金属層１０６と接続している。
図1Ｄに示すように、パッド層１０８により、チップ１５０（裸片）に対してパッケージ１１２を行う。パッケージ１１２は、例えば周知のフリップチップバンプボンディング（Flip chip bump bonding）、マイクロバンプボンディング（micro bump bonding：MBB）又は表面実装（Surface Mount）ボールグリッドアレイ（Ball Grid Array）のパッケージである。
図1Ｅに示すように、次に、パッケージしたチップに対してモールディング（Molding）１５２を行う。
図1Ｆに示すように、モールディングしたチップ１５０及び多層配線を臨時のキャリア１００から分離した後、多層基板の底面にBGAボールマウンティング（ball mounting）１１４を行う。
上述したWLPは、僅かに簡単な説明だけである。しかし、その基本的な技術概念は、ウェーハ１００に多層基板を製造してチップ１５０をパッケージした後、多層基板を臨時のキャリア１００から分離し 、ダイス（Dice）又は個片切断（Singulation）を行い、別々のICチップ１５０のパッケージを得る。しかし、全体のパッケージの歩留り率は、別々の要素の歩留り率の総和により決定される。上述のWLPにとって、全体のウェーハ１００のウェーハモールディング（wafer molding）をしなければダイス又は個片切断を行うことができなかった。不可避的に、多層基板の欠陥は、多少のチップ１５０のパッケージの失敗を招き、しかし、ダイス又は個片切断を行わなければ合格したICチップを選択することができなかった。
更に、メモリチップ、システムオンチップ（System-On-a-Chip：SoC）またはロジックチップ（Logic Chip）に応用されるRenasasのSMARFTIパッケージ技術を例示する。
先ず、ウェーハの表面に多層配線（Feed-Through Interposer：FTI）、つまり中間層（intermediate layer）を製造する。
メモリチップに対してボンディング（bonding）を行う。
全体のウェーハに対してウェーハモールディング（wafer molding）を行う。
ウェーハを除去する。
中間層（Feed-Through Interposer：FTI）により、システムオンチップ（System-On-a-Chip：SoC）またはロジックチップ（Logic Chip）をに対してボンディングを行う。全体のパッケージした製品（パッケージしたメモリチップ及びシステムオンチップやロジックチップ）は、ボールグリッドアレイによって外部のシステム回路基板（PCB）と接続する。
全体のパッケージの歩留り率は、別々の要素の歩留り率の総和により決定される。前述の例において、その歩留り率は、１. 多層配線（Feed-Through Interposer：FTI）の製造、２.メモリチップのパッケージ及び ３. システムオンチップ又はロジックチップの歩留り率の総和により決定される。
前述のSMARFTIにおいて、多層配線（Feed-Through Interposer：FTI）の歩留り率は、全体のパッケージの歩留り率に影響を与える主要な原因である。多層配線（Feed-Through Interposer：FTI）を予め検査したとしても、ウェーハモールディング（wafer molding）を使用するため、別々のICチップを選択的にボンディング（bonding）或いはモールディング（Molding）を行うことができない。このため、全体のパッケージの歩留り率に影響を与え、それは更にコストを高める主要な原因である。
また、前述のWLP技術は、一つの種類の裸片に対してフリップチップボンディング（Flip chip bonding）を行うことに限定される。現在の産業において、複数の素子を薄いフレキシブル基板に整合してパッケージするための手段ではない。さらに、前述のWLPにおいて、多層基板は、システムオンチップ（SoC）またはロジックチップ（Logic Chip）をパッケージするために用いられている。次に、チップの反対の側はボールグリッドアレイ（BGA）により外部のシステム回路基板（PCB）と接続して、全部のパッケージ工程を完了する。パッケージ工程の集積密度及び複雑度が日増しに高まるに従って、フレキシブル多層基板を使用するパッケージ工程の可能性も次第に発展されて、次世代のパッケージ技術と考えている。もし上述した従来のウエハーレベルパッケージ（WLP）を使用する場合、多層配線（Feed-Through Interposer：FTI）を予め検査できない問題点がある。そのため、完全なテストもできない。従って、複数の素子を整合してパッケージするためにフレキシブル多層基板を使用するウエハーレベルパッケージ（WLP）のメリットを持ってなく、その歩留り率が良好でなく問題点もある。
従って、製品のためのテスト、パッケージ及びモールディング工程に対して、薄型基板のパッケージ工程の課題を全面に解決するための手段を発展して、薄型基板のパッケージ方法及びテスト方法を提供する必要がある。
本発明の一つの目的は、薄型基板の事前テストを実現することができ、集積密度及び複雑度が高いパッケージ工程に応用でき、パッケージ工程の全体の歩留り率を向上させて無意味な製造材料費を有効に削減することもできる薄型基板による電子素子のパッケージ方法を提供することを課題とする。
上記目的を達成するために、本発明の第１の実施形態における薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、前記薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、前記薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層を前記キャリアに形成する工程と、少なくとも１つのパッド層を前記薄型基板の表面に形成する工程と、前記薄型基板を前記キャリアから分離する工程と、前記薄型基板を検査して、欠陥があるパッケージユニットを取り除き、前記チップと接続するための前記パッケージユニットを選択する工程と、各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程と、前記薄型基板の上に接合されている前記チップに対して完全なモールディングを行って、前記電子素子を構築する工程とを含む。
本発明の第２の実施形態における薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、前記薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、前記薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層を前記キャリアに形成する工程と、少なくとも１つのパッド層を前記薄型基板の表面に形成する工程と、前記薄型基板を前記キャリアから分離する工程と、前記薄型基板を検査して、欠陥があるパッケージユニットを取り除き、前記チップと接続するための前記パッケージユニットを選択する工程と、選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程と、モールディングパネルのサイズに応じて前記薄型基板を切り離す工程と、フリップチップボンディングにより前記モールディングパネルの上に接合されている前記チップに対してモールディングを行って、前記電子素子を構築する工程とを含む。
本発明の第３の実施形態における薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層をキャリアに形成する工程と、少なくとも１つのパッド層を薄型基板の表面に形成する工程と、薄型基板をキャリアから分離する工程と、薄型基板を検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択する工程と、チップと接続するパッケージユニットを選択するために、モールディングパネルのサイズに応じて薄型基板を切り離す工程と、選択されたパッケージユニットをフリップチップボンディングによりチップと接続する工程と、フリップチップでモールディングパネルに接合されるチップに対してモールディングを行って、電子素子を構築する工程とを含む。
本発明の第４の実施形態における薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層をキャリアに形成する工程と、パッド層を薄型基板の表面に形成する工程と、薄型基板をキャリアから分離する工程と、薄型基板を検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択する工程と、各選択されたパッケージユニットをフリップチップボンディングによりチップと接続する工程と、複数の半田ボールをパッケージユニットと接続してボールグリッドアレイを形成する工程とを含む。
本発明の第５の実施形態における薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層をキャリアに形成する工程と、パッド層を薄型基板の表面に形成する工程と、薄型基板をキャリアから分離する工程と、薄型基板を検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択する工程と、チップと接続するパッケージユニットを選択するために、パッケージユニットのサイズに応じて薄型基板を切り離す工程と、モールディングパネルのサイズに応じて選択されたパッケージユニットを再組み立てし、各選択されたパッケージユニットをフリップチップボンディングでチップと接続する工程と、フリップチップでモールディングパネルに接合されるチップに対してモールディングを行う工程とを含む。
本発明の薄型基板による電子素子のパッケージ方法により、薄型基板の事前テストを実現することができ、集積密度及び複雑度が高いパッケージ工程にも応用できる。同時に、移転モールディング（transfer molding）は利用される。従来の技術に比べ、本発明によれば、パッケージ工程の全体の歩留り率を向上させることができ、無意味な製造材料費を有効に削減することもできる。
従来のウエハーレベルパッケージ（WLP）を示す図である。 本発明の薄型基板による電子素子のパッケージ方法の最前の４つの工程を示す概略図である。 本発明の薄型基板がパッケージされる前にプローブカード（probe card）によりテストを行う工程を示す概略図である。 本発明の第１の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。 本発明の第２の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。 本発明の第３の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。 本発明の第４の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。 本発明の第５の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。
図２Ａ乃至図２Ｄを参照する。図２Ａ乃至図２Ｄは、本発明の薄型基板による電子素子のパッケージ方法の最前の４つの工程を示す概略図である。図２Ａに示すように、キャリア２００が提供される。ウエハーレベルパッケージ（WLP）に対して、このキャリア２００はウェーハでもよい。
図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。本発明の薄い多層基板は、少なくとも１つのパッケージユニットを含む。薄型基板の一つのパッケージユニットは、図に示すように一つのICチップと接続するために用いられる。例えば、金属層２０２、２０６で表される電気線路は金属リフトオフ法(Metal Lift-off)の技術で形成され、誘電層２０４はポリイミド（polyimide）からなる。多層基板（つまりICチップと接続するための薄型基板）を製造するために、金属層２０２、２０６及び誘電層２０４は形成される。金属層２０２、２０６で表される電気線路は、ビア金属２０８によって相互に接続されている。
図２Ｃに示すように、複数のパッド層（ボンドパッド）２１０は、薄型基板の表面に形成されている。図２Ｄに示すように、製造した薄型基板をキャリア２００から分離した後、パッド層（ボンドパッド）２１０は、下方向に対向してい、フリップチップバンプボンディング（Flip chip bump bonding）でICチップと接続するために用いられる。ここで説明を要するのは、本発明の金属層２０２は、パッド層として用いることもできる。本発明において、回路設計の要求に応じて、金属層２０２は、フリップチップバンプボンディングにより、ICチップ、他のパッケージされた電子素子、受動素子又は外部の回路と接続するために用いられる。従来の技術に比べ、本発明のパッケージ工程は優れた可能性がある。本発明により、パッケージ回路設計もさらに適応性を持っている。
次に、薄型基板をキャリア２００から分離したので、完全な歩留り率テストを行うことができ、欠陥があるパッケージユニットを取り除いてマークする。欠陥があるパッケージユニットを取り除くため、ICチップと接続するための選択することができ、全体のパッケージ工程の歩留り率をさらに高めることもできる。
上述したように、歩留り率テストは、薄型基板が製造されてキャリア２００から分離された後に進行される。本発明の多層基板の厚みは、僅かに３０〜２００マイクロメータ(μm)だけであり、５０〜１００μmであることが好ましく、その生地が弾性力及び柔軟性を持っている。従って、そのテスト方法も従来のウエハーレベルパッケージ（WLP）のテスト方法と異なる。従来のウエハーレベルパッケージ（WLP）素子は、安定の形態及び構造があるため、簡単に固定されて周知のフライングプローブ(flying probe)又は周知のプローブカード（probe card）によって検査される。
しかし、基板のテストの目的は、2つの回路ネットの間のショート、回路ネットの開路、回路抵抗のオフセット及び回路構造の欠陥による潜在的な電気特性の欠陥を見つける。本発明において、進行される電気特性のテストは容量（capacitance）テスト及び抵抗（resistance）テストを含む。
容量テストは、1つのテスト端子だけを必要とする。容量テストにおいて、被検査回路ネットの容量と良好の回路ネットの容量とを比較する。もし2つの回路ネットの間のショートが発生した場合、被検査回路ネットの容量は回路ネットの容量より高い。もし回路ネットの開路が発生した場合、被検査回路ネットの容量は回路ネットの容量より低い。しかし、容量テストの欠点は、回路抵抗のオフセット及び回路構造の欠陥による潜在的な欠陥を測定することができない。
抵抗テストは、２つのテスト端子を必要とする。抵抗テストにおいて、被検査回路ネットの抵抗と良好の回路ネットの抵抗とを比較する。もし2つの回路ネットの間のショートが発生した場合、被検査回路ネットの断線抵抗が特定の抵抗値になる。もし回路ネットの開路が発生した場合、被検査回路ネットの抵抗が断線抵抗になる。もし回路抵抗のオフセットが発生した場合、被検査回路ネットの抵抗と良好の回路ネットの抵抗の間のオフセット値が測定される。もし潜在的な欠陥が発生した場合、高周波信号を入力することにより、高頻度の値の変化を検出することができる。言い換えると、多層基板の歩留まりを向上させるための完全なテストを実行することができる。従来の技術のウエハーレベルパッケージ（WLP）工程において、多層基板を使用して裸ダイをパッケージした後、多層基板は片面だけがカバーされない。もし独立したテストの必要がある場合、容量テストは、1つのテスト端子だけを必要とするため、唯一つのテスト方法である。これは、従来の技術のウエハーレベルパッケージ（WLP）工程における多層基板に対して完全に独立したテストを実行することができない理由である。多層基板に対して完全に独立したテストを実行するために、多層基板には、２つのテスト端子を有し、他の素子と接続せずに独立している必要がある。抵抗テストだけでは、上記の完全なテストを実現することができる。従って、本発明は、薄型基板による電子素子のパッケージ方法を提供する。
図３Ａ乃至図３Ｄを参照する。図３Ａ乃至図３Ｄは、本発明の薄型基板がパッケージされる前にプローブカード（probe card）により完全な歩留まりテストを行う工程を示す概略図である。図３Ａの平面図及び図３Ｂの側面図に示すように、上述したように、本発明の多層基板の厚みは僅かに３０〜２００マイクロメータ(μｍ)だけであり、５０〜１００μｍであることが好ましく、その生地が弾性力及び柔軟性を持っているため、図２Ｄの多層基板２０を検査する前に、クランプシステム（clamp system）３００を必要とする。クランプシステム３００は、外周部３１０、クランプ部３２０、調整スプリング３３０及び固定ネジ３４０を含む。外周部３１０は、薄型基板の形状に合わせて製造される治具である。クランプ部３２０は、多層基板２０の縁部をクランプするために用いられる。調整スプリング３３０は、外周部３１０の内部に固定された薄型基板の位置をさらに正確に調整することができる。調整スプリング３３０及び固定ネジ３４０により、薄型基板２０へ適切な張力を提供して、適切な張力でテストを行うことができる。クランプシステムにより薄型基板をクランプし、薄型基板２０の上表面及び底面にパッド層を露出させ、薄型基板への張力及び薄型基板の接触抵抗を所定の数値に制御することができる。
さらに、前述の張力は適切に制御される必要があり、テストを行う時に薄型基板２０に対して接触抵抗が５０ｏｈｍ以下であり、１０ｏｈｍ以下であることが好ましい。クランプシステム３００は、薄型基板２０に一定の張力を加える必要がある。しかし、薄型基板２０への張力は、０〜４００００Ｎ/ｍであり、０〜１０００Ｎ/ｍであることが好ましい。薄型基板２０への張力限界は、薄型基板２０の厚さ及びヤング率（Young's modules）に応じて変わる。その変形量は、プローブカード４００のプローブ４０１を薄型基板２０のパッド２０２と確実に接触させるために、１０００ｐｐｍ(１センチメートル当たりに変形量＜１０μｍ)以下である必要がある。張力を制御する目的は、テストを行う時に薄型基板２０に対して５０ｏｈｍ以下の接触抵抗を維持するだけでなく、１０ｏｈｍ以下であることが好ましい。また、もっと重要なことは、もし薄型基板２０への張力が前述の張力限界を超える場合、不可逆的な変形は発生する可能性があり、内部配線の損傷の可能性もある。また、薄型基板２０を検査した後、プローブマーク（probe mark）がパッド２０２の表面に残っている。違うテスト方法及び押圧力により、プローブマークのサイズは５〜５０μｍであり、その深さは１００ｎｍ〜３０００ｎｍである。薄型基板２０のパッド２０２と確実に接触させるために、そのようなプローブマークは、テストにおける不可避的な結果である。さらに、プローブマークを観察することによって簡単に理解することには、プローブマークが小さすぎると、接触不良でテストが失敗になる。また一方で、プローブマークが大きすぎると、パッドの表面に損傷を受け、細孔空間が損傷した表面に現われ、そのため、接続不良は次の接続プロセス中に発生する。さらに、損傷した表面に酸化物も生成され、その酸化接続面は接合強度を劣化する原因である。従って、本発明により、薄型基板のテストを行う時に前述の張力は適切に制御され、薄型基板のテストのために、電気特性、基板への張力、表面に損傷を防ぐこと等の技術的な要件をさらに満たすことができる。
また、図３Ｃの側面図に示すように、図３Ｃは、本発明の多層基板をクランプするためのもう一つのクランプシステム３０１を示す概略図である。クランプシステム３０１は、下保持板３１１、上保持板３１２及び固定ネジ３４１を含む。下保持板３１１は、吸引孔３１３を有する。薄型基板２０は、真空吸引で下保持板３１１と上保持板３１２との間に強固にクランプされている。
なお、図３Ｄの側面図に示すように、図３Ｄは、本発明の多層基板をクランプするためのもう一つのクランプシステム３０２を示す概略図である。クランプシステム３０２は、下保持板３１４、上保持板３１５及び固定ネジ３４１を含む。図３Ｃに示すクランプシステム３０１と異なり、クランプシステム３０２の下保持板３１４及び上保持板３１５は、保持板３１１と上保持板３１２ように薄型基板２０をクランプして完全な中空空間があるセットではない。下保持板３１４及び上保持板３１５には、薄型基板２０の切断領域、半田マスク領域やその他の無効な領域に対応して保持板の部分が残って、単に薄型基板２０を検査するための領域が露出される。下保持板３１４は、吸引孔３１３を有してもよい。薄型基板２０は、真空吸引で下保持板３１４と上保持板３１５との間に強固にクランプされている。
本発明の図３Ａ乃至図３Ｄには円形を例とし、しかし、これに限定されることなく、本発明のクランプシステムの形状は、薄型基板の形状要求に応じて製造される。本発明において、その形状は、長方形または矩形でもよく、特に限定されない。
図２Ａ乃至図２Ｄ、図３Ａ乃至図３Ｄ及び図４を参照する。図４は、本発明の第１の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。パッケージ方法は、主に裸片のボンディング及び部品のボンディングである2つの部分を含む。裸片のボンディングは、フリップチップ（Flip chip）或いはワイヤボンディング（Wire Bonding）を使用することができる。部品のボンディングは、例えばシンスモールアウトラインパッケージ（Small Outline Package）、クワッドフラットノーリード（Quad Flat No leads）、ボールグリッドアレイ等の表面実装技術を使用することができる。
本発明の薄型基板による電子素子のパッケージ方法の各工程の詳細な説明は以下に行われている。
工程Ｓ１０１には、図２Ａに示すように、キャリア２００が提供される。
工程Ｓ１０２には、図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。誘電層２０４は、回転塗布（spin coating）技術でポリイミド（polyimide）からなる。金属層２０２、２０６は、例えば金属リフトオフ法(Metal Lift-off)の技術で形成される。薄型基板は、少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含む。薄型基板により接続されるチップの数は1つまたは複数でもよい。多チップの接続は、２Ｄ平面の多チップモジュール（Multi Chip Module）又は３Ｄ重ねられた多チップパッケージ（Stacking Packaging）でもよい。本発明の実施例において、１つのチップの接続を例として説明している。
工程Ｓ１０３には、図２Ｃに示すように、複数のパッド層２１０は、薄型基板の表面に形成されている。図２Ａ乃至図２Ｄに示すパッケージユニットは、マイクロバンプボンディング（MBB）で図１Ｄ中のチップ１５０（裸片）と接続するように、パッド層２１０によりチップ１５０と接続することができる。
工程Ｓ１０４には、図２Ｄに示すように、薄型基板２０をキャリア２００から分離する。
工程Ｓ１０５には、図３Ａ乃至図３Ｄに示すように、薄型基板２０は複数のパッケージユニットを含み、薄型基板２０の各パッケージユニットを検査して、欠陥があるパッケージユニットを取り除き、ICチップと接続するためのパッケージユニットを選択することができる。
工程Ｓ１０６には、チップのフリップチップボンディング（Flip chip bonding）を行う場合、各選択されたパッケージユニットは、フリップチップボンディングでパッド層（ボンドパッド）によりICチップと接続され、良いICチップを欠陥があるパッケージユニットと接続することを防止することができる。前述のフリップチップボンディングは、高い実装密度であり、金バンプフリップチップボンディング（gold bump flip chip bonding）または銅ピラーフリップチップボンディング（copper pillar flip chip bonding）を選択することができる。金バンプフリップチップボンディングまたは金スタッドバンプフリップチップボンディング（gold stud bump flip chip bonding）は、半田付剤を必要とせず、接続するための温度（130℃〜200℃）が低く、フレキシブル薄型基板の変形を容易に起こすことではない。銅ピラーフリップチップボンディングは、半田付剤を必要とし、本発明にも応用される。
工程Ｓ１０７には、フリップチップボンディングにより薄型基板の上に接合されているチップに対して完全なモールディング（Wafer Level Compression Molding）を行って、電子素子を構築する。本発明の電子素子は、薄型基板と接続してモールディングしたチップ又は薄型基板と接続する周知のボールグリッドアレイ素子に定義される。本発明の実施形態において、この工程のモールディングは、製品になるために、ICチップをパッケージしてモールディングする。
工程Ｓ１０８には、薄型基板の対向した他方の一表面に位置してパッド層（ボンドパッド）を有する図２Ｄに示す金属層２０２に対してボールグリッドの実装（ball grid mounting）を行い、本発明の電子素子を得る。ボールグリッドの実装（ball grid mounting）は、少なくとも１つの半田ボールでパッケージユニットと接続してボールグリッドアレイを形成し、つまりボールグリッドアレイパッケージ（ball grid array package）を形成すること又は外部のボールグリッドアレイパッケージ部品と接続することである。この工程において、前述の半田ボール又は部品の接合のパッケージ技術は、パッケージ密度が低く、且つパッケージの前にソルダペースト（solder paste）或いは半田付剤を印刷する必要がある。この実施形態において、半田ボールのボールグリッドアレイは、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の対向した他方の一表面と接続し、しかしこれに限定されることはない。本発明によれば、裸片の接合を先に行って、次に半田ボールの接合を同じ表面に行う。なお、半田ボールの接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及び半田ボールの接合を同時に行うこともできる。
パッケージユニットと接続する前述のボールグリッドアレイパッケージ素子は、以下の構造変化でもよい。本発明によれば、ボールグリッドアレイパッケージ素子は、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の同じ表面に接続される。或いは、裸片の接合を行った後、次にボールグリッドアレイパッケージ素子の接合を違う表面に行ってもよい。なお、ボールグリッドアレイパッケージ素子の接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及びボールグリッドアレイパッケージ素子の接合を同時に行うこともできる。
工程Ｓ１０９には、ICチップを製品とするために、パッケージユニットのサイズに応じて電子素子を切り離す。
工程Ｓ１１０には、パッケージされた電子素子に対してＰＫＧテストを行う。ＰＫＧテストテストでは、ICチップ製品の最終テストである。
図２Ａ乃至図２Ｄ、図３Ａ乃至図３Ｄ及び図５を参照する。図５は、本発明の第２の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。裸片の接合は、例えばフリップチップ（Flip chip）或いはワイヤボンディング（Wire Bonding）を使用することができる。部品の接合は、例えばシンスモールアウトラインパッケージ（Small Outline Package）、クワッドフラットノーリード（Quad Flat No leads）、ボールグリッドアレイ等の表面実装技術を使用することができる。
本発明の薄型基板による電子素子のパッケージ方法の各工程の詳細な説明は以下に行われている。
工程Ｓ２０１には、図２Ａに示すように、キャリア２００が提供される。
工程Ｓ２０２には、図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。誘電層２０４は、回転塗布（spin coating）技術でポリイミド（polyimide）からなる。金属層２０２、２０６は、銅からなる、例えば金属リフトオフ法(Metal Lift-off)の技術で形成される。薄型基板は、少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含む。薄型基板により接続されるチップの数は1つまたは複数でもよい。多チップの接続は、２Ｄ平面の多チップモジュール（Multi Chip Module）又は３Ｄ重ねられた多チップパッケージ（Stacking Packaging）でもよい。本発明の実施例において、１つのチップの接続を例として説明している。
工程Ｓ２０３には、図２Ｃに示すように、少なくとも１つのパッド層２１０は、薄型基板の表面に形成されている。図２Ａ乃至図２Ｄに示すパッケージユニットは、マイクロバンプボンディング（MBB）で図１Ｄ中のチップ１５０（裸片）と接続するように、パッド層２１０によりチップ１５０と接続することができる。
工程Ｓ２０４には、図２Ｄに示すように、薄型基板２０をキャリア２００から分離する。本発明の薄い多層基板２０の単層の厚さは、２０μｍよりも小さく、さらに１０μｍ以下でもよい。全ての誘電層は同じ材料からなるため、各層の間のストレスが等しい。従って、キャリア２００から分離した後に薄型基板２０の反りが起こる問題を防止することができる。
工程Ｓ２０５には、図３Ａ乃至図３Ｄに示すように、薄型基板２０は複数のパッケージユニットを含み、薄型基板２０の各パッケージユニットを検査して、欠陥があるパッケージユニットを取り除き、ICチップと接続するためのパッケージユニットを選択することができる。
工程Ｓ２０６には、チップのフリップチップボンディング（Flip chip bonding）を行う場合、各選択されたパッケージユニットは、フリップチップボンディングでパッド層（ボンドパッド）によりICチップと接続され、良いICチップを欠陥があるパッケージユニットと接続することを防止することができる。前述のフリップチップボンディングは、高い実装密度であり、金バンプフリップチップボンディング（gold bump flip chip bonding）または銅ピラーフリップチップボンディング（copper pillar flip chip bonding）を選択することができる。金バンプフリップチップボンディングまたは金スタッドバンプフリップチップボンディング（gold stud bump flip chip bonding）は、半田付剤の必要がなく、接続するための温度（130℃〜200℃）が低く、フレキシブル薄型基板の変形を容易に起こすことではない。銅ピラーフリップチップボンディングは、半田付剤の必要があり、本発明にも応用される。
工程Ｓ２０７には、薄型基板を切り離し、即ちモールディングパネル（molding panel）のサイズに応じて本発明の電子素子を切り離す。図１Ｅに示すモールディング１５２を参照する。モールディングする場合、モールディング方法により樹脂材料でチップをカバーし、この時、各モールディングの工程における樹脂材料でカバーされた領域が異なる。本発明において、切り離された薄型基板（電子素子）は、特定のサイズの金属フレームの内に固定される。いわゆるモールディングパネルとは、この金属フレームである。金属フレームの領域は、モールディングパネルのサイズである。異なるモールディング工程により、モールディング板のサイズは異なる制限があり、モールディングパネルのサイズも異なっている。
工程Ｓ２０８には、フリップチップボンディングによりモールディングパネルの上に接合されているチップに対してモールディングを行って、電子素子を構築する。この工程において、移転モールディング（transfer molding）は利用される。移転モールディングは、ICチップを製品とするためのパッケージモールディング（package molding）である。従来のウエハーレベルパッケージ（WLP）工程には、一次のモールディング（Wafer Level Compression Molding）を使用するため、フレキシブル基板（特に薄型基板）の反り問題が容易に起こる。さらに、大面積の成形樹脂にも基板の反りが容易に起こり、パッケージ本体が歪んで無価値になることに至る。本発明には、モールディングパネルを提供し、高精度な移転モールディング（transfer molding）を利用することができる。そのため、反りが非常に小さい範囲で制御することができる。一般的に、薄型基板の反りは６０〜５００μｍの範囲内に制御され、１０〜３００μｍの範囲内に制御されることが好ましい。
工程Ｓ２０９には、薄型基板の対向した他方の一表面に位置してパッド層（ボンドパッド）を有する図２Ｄに示す金属層２０２に対してボールグリッドの実装（ball grid mounting）を行い、本発明の電子素子を得る。ボールグリッドの実装（ball grid mounting）は、少なくとも１つの半田ボールでパッケージユニットと接続してボールグリッドアレイを形成し、つまりボールグリッドアレイパッケージ（ball grid array package）を形成すること又は外部のボールグリッドアレイパッケージ部品と接続することである。この工程において、前述の半田ボール又は部品の接合のパッケージ技術は、パッケージ密度が低く、且つパッケージの前にソルダペースト（solder paste）或いは半田付剤を必要とする。この実施形態において、半田ボールのボールグリッドアレイは、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の対向した他方の一表面と接続し、しかしこれに限定されることない。本発明によれば、裸片の接合を先に行って、次に半田ボールの接合を同じ表面に行う。なお、半田ボールの接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及び半田ボールの接合を同時に行うこともできる。
パッケージユニットと接続する前述のボールグリッドアレイパッケージ素子は、以下の構造変化でもよい。本発明によれば、ボールグリッドアレイパッケージ素子は、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の同じ表面に接続される。或いは、裸片の接合を行った後、次にボールグリッドアレイパッケージ素子の接合を違う表面に行ってもよい。なお、ボールグリッドアレイパッケージ素子の接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及びボールグリッドアレイパッケージ素子の接合を同時に行うこともできる。
工程Ｓ２１０には、ICチップを製品とするために、パッケージユニットのサイズに応じて電子素子を切り離す。
工程Ｓ２１１には、パッケージされた電子素子に対してＰＫＧテストを行う。ＰＫＧテストテストでは、ICチップ製品の最終テストである。
図２Ａ乃至図２Ｄ、図３Ａ乃至図３Ｄ及び図６を参照する。図６は、本発明の第３の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。裸片の接合は、例えばフリップチップ（Flip chip）或いはワイヤボンディング（Wire Bonding）を使用することができる。部品の接合は、例えばシンスモールアウトラインパッケージ（Small Outline Package）、クワッドフラットノーリード（Quad Flat No leads）、ボールグリッドアレイ等の表面実装技術を使用することができる。
本発明の薄型基板による電子素子のパッケージ方法の各工程の詳細な説明は以下に行われている。
工程Ｓ３０１には、図２Ａに示すように、キャリア２００が提供される。
工程Ｓ３０２には、図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。誘電層２０４は、回転塗布（spin coating）技術でポリイミド（polyimide）からなる。金属層２０２、２０６は、銅からなる、例えば金属リフトオフ法(Metal Lift-off)の技術で形成される。薄型基板は、少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含む。薄型基板により接続されるチップの数は1つまたは複数でもよい。多チップの接続は、２Ｄ平面の多チップモジュール（Multi Chip Module）又は３Ｄ積層多チップパッケージ（Stacking Packaging）でもよい。本発明の実施例において、１つのチップの接続を例として説明している。
工程Ｓ３０３には、図２Ｃに示すように、少なくとも１つのパッド層２１０は、薄型基板の表面に形成されている。図２Ａ乃至図２Ｄに示すパッケージユニットは、マイクロバンプボンディング（MBB）で図１Ｄ中のチップ１５０（裸片）と接続するように、パッド層２１０によりチップ１５０と接続することができる。
工程Ｓ３０４には、図２Ｄに示すように、薄型基板２０をキャリア２００から分離する。本発明の薄い多層基板２０の単層の厚さは、２０μｍよりも小さく、さらに１０μｍ以下でもよい。全ての誘電層は同じ材料からなるため、各層の間のストレスが等しい。従って、キャリア２００から分離した後に薄型基板２０の反りが起こる問題を防止することができる。
工程Ｓ３０５には、図３Ａ乃至図３Ｄに示すように、薄型基板２０は複数のパッケージユニットを含み、薄型基板２０の各パッケージユニットを検査して、欠陥があるパッケージユニットを取り除き、ICチップと接続するためのパッケージユニットを選択することができる。
工程Ｓ３０６には、本発明の実施例のこの工程において、ICチップと接続するパッケージユニットを選択するために、モールディングパネル（molding panel）のサイズに応じて薄型基板を切り離す。
工程Ｓ３０７には、チップのフリップチップボンディング（Flip chip bonding）を行う場合、各選択されたパッケージユニットは、フリップチップボンディングでパッド層（ボンドパッド）によりICチップと接続される。前述のフリップチップボンディングは、高い実装密度であり、金バンプフリップチップボンディング（gold bump flip chip bonding）または銅ピラーフリップチップボンディング（copper pillar flip chip bonding）を選択することができる。金バンプフリップチップボンディングまたは金スタッドバンプフリップチップボンディング（gold stud bump flip chip bonding）は、半田付剤を必要とせず、接続するための温度（130℃〜200℃）が低く、フレキシブル薄型基板の変形を容易に起こすことではない。銅ピラーフリップチップボンディングは、半田付剤を必要とし、本発明にも応用される。
工程Ｓ３０８には、フリップチップでモールディングパネルに接合されるチップに対してモールディングを行って、電子素子を構築する。この工程において、移転モールディング（transfer molding）は利用される。移転モールディングは、ICチップを製品とするためのパッケージモールディング（package molding）である。従来のウエハーレベルパッケージ（WLP）工程には、一次のモールディング（Wafer Level Compression Molding）を使用するため、フレキシブル基板（特に薄型基板）の反りの問題が容易に起こる。さらに、大面積の成形樹脂にも基板の反りが容易に起こり、パッケージ本体が歪めて無価値になることに至る。本発明には、モールディングパネルを提供し、高精度な移転モールディング（transfer molding）を利用することができる。そのため、反りが非常に小さい範囲で制御することができる。
工程Ｓ３０９には、薄型基板の対向した他方の一表面に位置してパッド層（ボンドパッド）を有する図２Ｄに示す金属層２０２に対してボールグリッドの実装（ball grid mounting）を行い、本発明の電子素子を得る。ボールグリッドの実装（ball grid mounting）は、少なくとも１つの半田ボールでパッケージユニットと接続してボールグリッドアレイを形成し、つまりボールグリッドアレイパッケージ（ball grid array package）を形成すること又は外部のボールグリッドアレイパッケージ部品と接続することである。この工程において、前述の半田ボール又は部品の接合のパッケージ技術は、パッケージ密度が低く、且つパッケージの前にソルダペースト（solder paste）或いは半田付剤を必要とする。この実施形態において、半田ボールのボールグリッドアレイは、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の対向した他方の一表面と接続し、しかしこれに限定されることない。本発明によれば、裸片の接合を先に行って、次に半田ボールの接合を同じ表面に行う。なお、半田ボールの接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及び半田ボールの接合を同時に行うこともできる。
パッケージユニットと接続する前述のボールグリッドアレイパッケージ素子は、以下の構造変化でもよい。本発明によれば、ボールグリッドアレイパッケージ素子は、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の同じ表面に接続される。或いは、裸片の接合を行った後、次にボールグリッドアレイパッケージ素子の接合を違う表面に行ってもよい。なお、ボールグリッドアレイパッケージ素子の接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及びボールグリッドアレイパッケージ素子の接合を同時に行うこともできる。
工程Ｓ３１０には、モールディングパネルを切り離し、即ちパッケージユニットのサイズに応じて本発明における電子素子を切り離す。
工程Ｓ３１１には、パッケージされた電子素子に対してＰＫＧテストを行う。ＰＫＧテストテストでは、ICチップ製品の最終テストである。
図２Ａ乃至図２Ｄ、図３Ａ乃至図３Ｄ及び図７を参照する。図７は、本発明の第４の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。裸片の接合は、例えばフリップチップ（Flip chip）或いはワイヤボンディング（Wire Bonding）を使用することができる。部品の接合は、例えばシンスモールアウトラインパッケージ（Small Outline Package）、クワッドフラットノーリード（Quad Flat No leads）、ボールグリッドアレイ等の表面実装技術を使用することができる。
本発明の薄型基板による電子素子のパッケージ方法の各工程の詳細な説明は以下に行われている。
工程Ｓ３０１１には、図２Ａに示すように、キャリア２００が提供される。
工程Ｓ３０２１には、図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。誘電層２０４は、回転塗布（spin coating）技術でポリイミド（polyimide）からなる。金属層２０２、２０６は、銅からなる、例えば金属リフトオフ法(Metal Lift-off)の技術で形成される。薄型基板は、少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含む。薄型基板により接続されるチップの数は1つまたは複数でもよい。多チップの接続は、２Ｄ平面の多チップモジュール（Multi Chip Module）又は３Ｄ重ねられた多チップパッケージ（Stacking Packaging）でもよい。本発明の実施例において、１つのチップの接続を例として説明している。
工程Ｓ３０３１には、図２Ｃに示すように、少なくとも１つのパッド層２１０は、薄型基板の表面に形成されている。図２Ａ乃至図２Ｄに示すパッケージユニットは、マイクロバンプボンディング（MBB）で図１Ｄ中のチップ１５０（裸片）と接続するように、パッド層２１０によりチップ１５０と接続することができる。
工程Ｓ３０４１には、図２Ｄに示すように、薄型基板２０をキャリア２００から分離する。本発明の薄い多層基板２０の単層の厚さは、２０μｍよりも小さく、さらに１０μｍ以下でもよい。全ての誘電層は同じ材料からなるため、各層の間のストレスが等しい。従って、キャリア２００から分離した後に薄型基板２０の反りが起こる問題を防止することができる。
工程Ｓ３０５１には、図３Ａ乃至図３Ｄに示すように、薄型基板２０は複数のパッケージユニットを含み、薄型基板２０の各パッケージユニットを検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択することができる。
工程Ｓ３０６１には、チップと接続するパッケージユニットを選択するために、モールディングパネル（molding panel）のサイズに応じて薄型基板を切り離す。本発明の実施例において、この工程では多くの選択がある。工程Ｓ３０５１の後に工程Ｓ３０６１を省略して工程Ｓ３０７１を進行することができる。或いは、工程Ｓ３０６１は工程Ｓ３０８１の後に進行される。
工程Ｓ３０７１には、チップのフリップチップボンディング（Flip chip bonding）を行う場合、各選択されたパッケージユニットは、フリップチップボンディングでパッド層（ボンドパッド）によりICチップと接続される。前述のフリップチップボンディングは、高い実装密度であり、金バンプフリップチップボンディング（gold bump flip chip bonding）または銅ピラーフリップチップボンディング（copper pillar flip chip bonding）を選択することができる。金バンプフリップチップボンディングまたは金スタッドバンプフリップチップボンディング（gold stud bump flip chip bonding）は、半田付剤を必要とせず、接続するための温度（130℃〜200℃）が低く、フレキシブル薄型基板の変形を容易に起こすことではない。銅ピラーフリップチップボンディングは、半田付剤を必要とし、本発明にも応用される。
工程Ｓ３０８１には、各々のパッケージユニットに対してボールグリッドの実装（ball grid mounting）を行う。ボールグリッドの実装は、少なくとも１つの半田ボールでパッケージユニットと接続してボールグリッドアレイを形成し、つまりボールグリッドアレイパッケージ（ball grid array package）を形成すること又は外部のボールグリッドアレイパッケージ部品と接続することである。この工程において、前述の半田ボール又は部品の接合のパッケージ技術は、パッケージ密度が低く、且つパッケージの前にソルダペースト（solder paste）或いは半田付剤を必要とする。この実施形態において、半田ボールのボールグリッドアレイは、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の対向した他方の一表面と接続する。
図２Ａ乃至図２Ｄ、図３Ａ乃至図３Ｄ及び図８を参照する。図８は、本発明の第５の実施形態による薄型基板を使用して電子素子のパッケージ方法を示すフロチャートである。裸片の接合は、例えばフリップチップ（Flip chip）或いはワイヤボンディング（Wire Bonding）を使用することができる。部品の接合は、例えばシンスモールアウトラインパッケージ（Small Outline Package）、クワッドフラットノーリード（Quad Flat No leads）、ボールグリッドアレイ等の表面実装技術を使用することができる。
本発明の薄型基板による電子素子のパッケージ方法の各工程の詳細な説明は以下に行われている。
工程Ｓ４０１には、図２Ａに示すように、キャリア２００が提供される。
工程Ｓ４０２には、図２Ｂに示すように、少なくとも１つの金属層及び少なくとも１つの誘電層はキャリア２００に形成される。本発明の実施例において、本発明の薄い多層基板を製造するために、複数の金属層２０２、２０６及び複数の誘電層２０４はキャリア２００に交互に形成される。誘電層２０４は、回転塗布（spin coating）技術でポリイミド（polyimide）からなる。金属層２０２、２０６は、銅からなる、例えば金属リフトオフ法(Metal Lift-off)の技術で形成される。薄型基板は、少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含む。薄型基板により接続されるチップの数は1つまたは複数でもよい。多チップの接続は、２Ｄ平面の多チップモジュール（Multi Chip Module）又は３Ｄ積層多チップパッケージ（Stacking Packaging）でもよい。本発明の実施例において、１つのチップの接続を例として説明している。
工程Ｓ４０３には、図２Ｃに示すように、少なくとも１つのパッド層２１０は、薄型基板の表面に形成されている。図２Ａ乃至図２Ｄに示すパッケージユニットは、マイクロバンプボンディング（MBB）で図１Ｄ中のチップ１５０（裸片）と接続するように、パッド層２１０によりチップ１５０と接続することができる。
工程Ｓ４０４には、図２Ｄに示すように、薄型基板２０をキャリア２００から分離する。本発明の薄い多層基板２０の単層の厚さは、２０μｍよりも小さく、さらに１０μｍ以下でもよい。全ての誘電層は同じ材料からなるため、各層の間のストレスが等しい。従って、キャリア２００から分離した後に薄型基板２０の反りが起こる問題を防止することができる。
工程Ｓ４０５には、図３Ａ乃至図３Ｄに示すように、薄型基板２０は複数のパッケージユニットを含み、薄型基板２０の各パッケージユニットを検査して、欠陥があるパッケージユニットを取り除き、ICチップと接続するためのパッケージユニットを選択することができる。
工程Ｓ４０６には、チップと接続するパッケージユニットを選択するために、パッケージユニットのサイズに応じて薄型基板を切り離す。
工程Ｓ４０７には、モールディングパネルのサイズ（つまりパッケージユニットのサイズ）に応じて選択されたパッケージユニットを再組み立てする。次に、各選択されたパッケージユニットは、フリップチップボンディングでチップと接続される。再組み立てするために、選択されたパッケージユニットは、例えば耐熱性粘着テープ又は接着剤を有する金属板の上に貼り付けられる。前述の再組み立てする工程は以下の工程のために使用される。前述のフリップチップボンディングは、高い実装密度であり、金バンプフリップチップボンディング（gold bump flip chip bonding）または銅ピラーフリップチップボンディング（copper pillar flip chip bonding）を選択することができる。金バンプフリップチップボンディングまたは金スタッドバンプフリップチップボンディング（gold stud bump flip chip bonding）は、半田付剤を必要とせず、接続するための温度（130℃〜200℃）が低く、フレキシブル薄型基板の変形を容易に起こすことではない。銅ピラーフリップチップボンディングは、半田付剤を必要とし、本発明にも応用される。
工程Ｓ４０８には、フリップチップでモールディングパネルに接合されるチップに対してモールディングを行って、電子素子を構築する。この工程において、移転モールディング（transfer molding）は利用される。移転モールディングは、ICチップを製品とするためのパッケージモールディング（package molding）である。本発明には、高精度な移転モールディング（transfer molding）を利用することができる。そのため、フレキシブル基板（特に薄型基板）の反り問題を効果的に制御することができる。
工程Ｓ４０９には、薄型基板の対向した他方の一表面に位置してパッド層（ボンドパッド）を有する図２Ｄに示す金属層２０２に対してボールグリッドの実装（ball grid mounting）を行い、本発明の電子素子を得る。ボールグリッドの実装（ball grid mounting）は、少なくとも１つの半田ボールでパッケージユニットと接続してボールグリッドアレイを形成し、つまりボールグリッドアレイパッケージ（ball grid array package）を形成すること又は外部のボールグリッドアレイパッケージ部品と接続することである。この工程の前に、薄型基板を有するモールディングされたチップを耐熱性粘着テープ又は接着剤を有する金属板から分離することができる。この工程において、前述の半田ボール又は部品の接合のパッケージ技術は、パッケージ密度が低く、且つパッケージの前にソルダペースト（solder paste）或いは半田付剤を必要とする。この実施形態において、半田ボールのボールグリッドアレイは、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の対向した他方の一表面と接続し、しかしこれに限定されることない。本発明によれば、裸片の接合を先に行って、次に半田ボールの接合を同じ表面に行う。なお、半田ボールの接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及び半田ボールの接合を同時に行うこともできる。
パッケージユニットと接続する前述のボールグリッドアレイパッケージ素子は、以下の構造変化でもよい。本発明によれば、ボールグリッドアレイパッケージ素子は、フリップチップボンディングによりチップ（裸片）をパッケージする薄型基板（パッケージユニット）の同じ表面に接続される。或いは、裸片の接合を行った後、次にボールグリッドアレイパッケージ素子の接合を違う表面に行ってもよい。なお、ボールグリッドアレイパッケージ素子の接合を先に行って、次に裸片の接合を行ってもよい。或いは、裸片及びボールグリッドアレイパッケージ素子の接合を同時に行うこともできる。
工程Ｓ４１０には、モールディングパネルを切り離し、即ちパッケージユニットのサイズに応じて本発明における電子素子を切り離す。
工程Ｓ４１１には、パッケージされた電子素子に対してＰＫＧテストを行う。ＰＫＧテストテストでは、ICチップ製品の最終テストである。
上述したことから分かるように、全体のパッケージの歩留り率は、別々の要素の歩留り率の総和により決定される。しかし、薄型基板の集積密度及び複雑度が日増しに高まるに従って、薄型基板の欠陥によってチップを有するパッケージが合格しない可能性も高まる。従来のウエハーレベルパッケージ（WLP）において、薄型基板（例えばSMARFTI中の中間層）はメモリチップ及びロジックチップ（Logic Chip）と接続する重要な要素である。しかし、従来のウエハーレベルパッケージ（WLP）の制限によって、薄型基板を予め検査することができない。ウエハーをモールディングした後にダイス又は個片切断を行わなければ合格したICチップを選択することができない。コストに鑑みて、薄型基板の製造コストは、パッケージモールディング（package molding）のコストの1/10又はチップのコストの1/３である。しかし、もし薄型基板の欠陥によってチップを有するパッケージが失敗した場合、支払われるコストは薄型基板の製造コストだけでない。そのため、ウエハーレベルパッケージ工程の全体の歩留り率を向上させて無意味な製造材料費を有効に削減する必要がある。
さらに、前述の裸片及び部品の接合を実施する順序は特に限定されない。一般的には、裸片の接合は、部品を接合する前に進行される。その理由は、多くの裸片接合技術が不可逆なパッケージプロセスであり、後続の工程中の加熱による半田が離脱することもない。上述したことから分かるように、部品を接合するパッケージの前にソルダペースト或いは半田付剤を必要とする。若し裸片及び部品の接合を薄型基板の同一面上に行う場合、パッケージした裸片を回避するために、３Ｄ半田付剤印刷(3D solder paste printing)を行う必要がある。３Ｄ半田付剤印刷は、半田付剤印刷がパッケージした裸片と接触することを防ぐために、裸片を覆う三次元のプリント板を利用する。パッケージ密度が十分に低い場合、部品の接合は、裸片を接合する前に進行されてもよく、３Ｄ半田付剤印刷の工程を省略することができ、パッケージ工程を簡略化することができる。さらに、若し半田バンプ（solder bumps）又は頂に半田を有する銅ピラーバンプ（copper pillar bumps）を使用して裸片を接合する場合、一回のリフロー（reflow）工程で裸片及び部品の接合を薄型基板の同一面上に行うことができる。言い換えると、裸片及び部品を薄型基板上に配置する（まだ接合しない）後に、一回のリフロー（reflow）工程により、裸片及び部品は薄型基板上に接合され、パッケージ方法を簡素化することができ、パッケージの効率を向上させることもできる。
なお、全ての前述の実施形態のパッケージ工程において、薄型基板の固定方法は、図３Ａ乃至図３Ｄに示すクランプシステム（clamp system）３００‐３０２を使用することができる。パッケージ工程において、薄型基板を固定する要求は、接触抵抗、張力等の厳しい要求を満たす必要がない。薄型基板を十分に固定するだけで、パッケージのプロセスを実行することができる。
要するに、薄型基板を得てキャリア（シリコンウェハ）から分離した後、薄型基板の事前テストを実現することができる。本発明によれば、優れた歩留り率を得ることができ、テスト及びパッケージの手配は、適応性を有し、従来のウエハーレベルパッケージ（WLP）技術とは大きく異なっている。そのため、ウェハ上にパッケージプロセスを行う制限の欠点を解消することができる。本発明のパッケージ及びテストの方法によれば、パッケージの回路設計が適応性を持つことができる。従って、本発明は薄いフレキシブル基板のための手段を提供する。本発明のパッケージ及びテストの方法は、現在に集積密度及び複雑度が日増しに高まっているパッケージ工程に応用でき、ウエハーレベルパッケージ工程の全体の歩留り率を向上させて無意味な製造材料費を有効に削減することもできる。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
２０ 薄型基板
１００、２００ キャリア
１０２、１０６、２０２、２０６ 金属層
１０４、２０４ 誘電層
１０８、２１０ パッド層
１１２ パッケージ
１１４ ボールマウンティング
１５０ チップ
２０８ ビア金属
３００、３０１、３０２ クランプシステム
３１０ 外周部
３１１、３１４ 下保持板
３１２、３１５ 上保持板
３１３ 吸引孔
３２０ クランプ部
３３０ 調整スプリング
３４０、３４１ 固定ネジ

Claims (23)

  1. 薄型基板による電子素子のパッケージ方法であって、
    キャリアを提供する工程と、
    前記薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、前記薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層を前記キャリアに形成する工程と、
    少なくとも１つのパッド層を前記薄型基板の表面に形成する工程と、
    前記薄型基板を前記キャリアから分離する工程と、
    前記薄型基板を検査して、欠陥があるパッケージユニットを取り除き、前記チップと接続するための前記パッケージユニットを選択する工程と、
    各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程と、
    前記薄型基板の上に接合されている前記チップに対して完全なモールディングを行って、前記電子素子を構築する工程とを含むことを特徴とするパッケージ方法。
  2. 前記薄型基板を検査する工程において、クランプシステムにより前記薄型基板をクランプし、前記薄型基板の上表面及び底面に前記パッド層を露出させる工程をさらに含むことを特徴とする請求項１に記載のパッケージ方法。
  3. 前記薄型基板をクランプする工程において、前記薄型基板への張力及び前記薄型基板の接触抵抗を所定の数値に制御する工程をさらに含むことを特徴とする請求項２に記載のパッケージ方法。
  4. 前記パッケージユニットはフリップチップボンディングにより前記パッド層で前記チップと接続されることを特徴とする請求項１に記載のパッケージ方法。
  5. 前記完全なモールディングを行う工程の後に、複数の半田ボールを前記パッケージユニットと接続してボールグリッドアレイを形成し、前記電子素子を得ることを特徴とする請求項１に記載のパッケージ方法。
  6. 前記ボールグリッドアレイを形成する工程の後に、前記パッケージユニットのサイズに応じて前記電子素子を切り離す工程をさらに含むことを特徴とする請求項５に記載のパッケージ方法。
  7. 前記完全なモールディングを行う工程の前に、前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含むことを特徴とする請求項１に記載のパッケージ方法。
  8. 各前記パッケージユニットを前記ボールグリッドアレイ素子と接続する工程の前に、前記パッケージユニットにソルダペースト或いは半田付剤を印刷する工程をさらに含むことを特徴とする請求項７に記載のパッケージ方法。
  9. 前記各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程の前に、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含むことを特徴とする請求項１に記載のパッケージ方法。
  10. 各前記パッケージユニットを前記ボールグリッドアレイ素子と接続する工程は、前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に実行されることを特徴とする請求項９に記載のパッケージ方法。
  11. 各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程において、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含み、前記ボールグリッドアレイ素子と接続する工程は前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に実行されることを特徴とする請求項１に記載のパッケージ方法。
  12. 薄型基板による電子素子のパッケージ方法であって、
    キャリアを提供する工程と、
    前記薄型基板は少なくとも１つのチップと接続するための少なくとも１つのパッケージユニットを含み、前記薄い多層基板を製造するために、少なくとも１つの金属層及び少なくとも１つの誘電層を前記キャリアに形成する工程と、
    少なくとも１つのパッド層を前記薄型基板の表面に形成する工程と、
    前記薄型基板を前記キャリアから分離する工程と、
    前記薄型基板を検査して、欠陥があるパッケージユニットを取り除き、前記チップと接続するための前記パッケージユニットを選択する工程と、
    選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程と、
    モールディングパネルのサイズに応じて 前記薄型基板を切り離す工程と、
    フリップチップボンディングにより前記モールディングパネルの上に接合されている前記チップに対してモールディングを行って、前記電子素子を構築する工程とを含むことを特徴とするパッケージ方法。
  13. 前記薄型基板を検査する工程において、クランプシステムにより前記薄型基板をクランプし、前記薄型基板の上表面及び底面に前記パッド層を露出させる工程をさらに含むことを特徴とする請求項１２に記載のパッケージ方法。
  14. 前記薄型基板をクランプする工程において、前記薄型基板への張力及び前記薄型基板の接触抵抗を所定の数値に制御する工程をさらに含むことを特徴とする請求項１３に記載のパッケージ方法。
  15. 前記パッケージユニットはフリップチップボンディングにより前記パッド層で前記チップと接続されることを特徴とする請求項１に記載のパッケージ方法。
  16. 前記モールディングは移転モールディングであることを特徴とする請求項１２に記載のパッケージ方法。
  17. 前記完全なモールディングを行う工程の後に、複数の半田ボールを前記パッケージユニットと接続してボールグリッドアレイを形成し、前記電子素子を得ることを特徴とする請求項１２に記載のパッケージ方法。
  18. 前記ボールグリッドアレイを形成する工程の後に、前記パッケージユニットのサイズに応じて前記電子素子を切り離す工程をさらに含むことを特徴とする請求項１７に記載のパッケージ方法。
  19. 前記モールディングを行う工程の前に、前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含むことを特徴とする請求項１２に記載のパッケージ方法。
  20. 各前記パッケージユニットを前記ボールグリッドアレイ素子と接続する工程の前に、前記パッケージユニットにソルダペースト或いは半田付剤を印刷する工程をさらに含むことを特徴とする請求項１９に記載のパッケージ方法。
  21. 前記選択されたパッケージユニットをフリップチップボンディングにより前記チップと接続する工程の前に、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含むことを特徴とする請求項１２に記載のパッケージ方法。
  22. 各前記パッケージユニットを前記ボールグリッドアレイ素子と接続する工程は、前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に実行されることを特徴とする請求項２１に記載のパッケージ方法。
  23. 各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程において、各前記パッケージユニットをボールグリッドアレイ素子と接続する工程をさらに含み、前記ボールグリッドアレイ素子と接続する工程は前記パッケージユニットをフリップチップボンディングにより前記チップと接続する表面に実行されることを特徴とする請求項１２に記載のパッケージ方法。
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