JP2013138214A - コンプライアンスを有する超小型電子アセンブリ - Google Patents

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Abstract

【課題】電気的相互接続の形成を保障するコンプライアントなウェーハレベルまたはチップパッケージを提供する。
【解決手段】第１の面と、第１の面においてアクセス可能なコンタクトとを有する、半導体ウェーハまたは半導体チップ等の超小型電子素子と、該超小型電子素子の第１の面を覆うコンプライアントな層とを含み、コンプライアントな層は、該超小型電子素子のコンタクトと実質的に位置合わせされた開口部を有する。該アセンブリは、望ましくは、コンプライアントな層の上にあり、かつ超小型電子素子の第１の面から突出する導電性ポスト３８を含み、導電性ポスト３８は、コンタクトと導電性ポスト３８との間に伸びる細長い導電性要素３２によって、超小型電子素子のコンタクトと電気的に相互接続されている。
【選択図】図１Ｄ

Description

［関連出願の相互参照］
本出願は、２００５年２月２５日に出願された米国仮特許出願第６０／６５６，４８０
号の出願日の利益を主張し、本開示を参照により本明細書に組み込む。
［発明の分野］
本発明は、ウェーハレベル及び半導体チップのパッケージングに関する。より具体的に
は、本発明は、改良されたコンプライアントなウェーハ及びコンプライアントな半導体パ
ッケージ構造及びそれらを形成及び検査する方法に関する。
半導体チップ等の超小型電子デバイスは、典型的には、他の電子部品に対する多数の入
力及び出力接続を必要とする。半導体チップまたは他の類似のデバイスの入力及び出力接
点は、通常、（一般的に、「エリアアレイ」と呼ばれる）該デバイスの表面を実質的に覆
う格子状パターンで、または、該デバイスの前面の各縁部と平行に、かつ該縁部に隣接し
て伸びることが可能な細長い列状で、あるいは、該前面の中心に配置される。典型的には
、チップ等のデバイスは、プリント配線板等の基板上に物理的に取り付けなければならず
、また、該デバイスの接点は、該配線板の導電性部材に電気的に接続しなければならない
。
半導体チップは、一般に、製造中、および回路基板または他の回路パネル等の外部基板
への該チップの実装中に、該チップの処理を容易にするパッケージ内に設けられる。例え
ば、多くの半導体チップは、表面実装に適したパッケージ内に設けられる。この一般型の
多数のパッケージは、様々な用途のために提案されている。通常、このようなパッケージ
は、誘電体素子上のめっきされたまたはエッチングされた金属構造部として端子が形成さ
れた、一般に「チップキャリヤ」と呼ばれる該誘電体素子を含む。これらの端子は、典型
的には、該チップキャリヤ自体に沿って伸びる薄いトレース等の部材により、および該チ
ップの接点と、該端子またはトレースとの間に伸びる微細なリードまたはワイヤにより、
該チップ自体の接点に接続される。表面実装工程においては、該パッケージは、該パッケ
ージ上の各端子が回路基板上の対応する接触パッドと位置合わせされるように、該回路基
板上に配置される。はんだまたは他の接合材料は、該端子と該接触パッドとの間に設けら
れる。該パッケージは、該はんだを溶融または「リフロー」するように、または他の方法
で該接合材料を活性化するように該アセンブリを加熱することにより、定位置に恒久的に
接合することができる。
多くのパッケージは、該パッケージの端子に付着された、典型的には、直径が約０．１
ｍｍ〜約０．８ｍｍ（５〜３０ミル）のはんだボールの形態のはんだの塊を含む。その底
面から突出するはんだボールのアレイを有するパッケージは、一般に、ボールグリッドア
レイまたは「ＢＧＡ」パッケージと呼ばれる。ランドグリッドアレイまたは「ＬＧＡ」パ
ッケージと呼ばれる他のパッケージは、薄層または、はんだから形成されたランドによっ
て該基板に固着される。この種のパッケージは、非常にコンパクトにすることができる。
「チップスケールパッケージ」と一般に呼ばれる特定のパッケージは、該パッケージに含
まれるデバイスの面積と等しいか、またはそれよりもわずかに小さい該回路基板の面積を
占める。このことは、該アセンブリの全体のサイズを低減し、また、該基板上の様々なデ
バイス間での短い配線の使用を可能にするという点で利点であり、該短い配線は、デバイ
ス間の信号伝播時間を限定し、またそれに伴って、該アセンブリの高速での工程を容易に
する。
パッケージを含むアセンブリは、該デバイス及び基板の熱膨張差及び熱収縮差による応
力を受ける可能性がある。動作中、ならびに製造中に、半導体チップは、回路基板の膨張
量及び収縮量とは異なる量の膨張及び収縮をする傾向がある。該パッケージの端子が、例
えば、はんだを使用して該チップまたは他のデバイスに対して固定されている場合、それ
らの影響は、該端子を該回路基板上の接触パッドに対して動かす傾向がある。このことは
、該端子を、該回路基板上の該接触パッドに接続するはんだに応力を与える可能性がある
。本開示が参照により本明細書に組み込まれる、米国特許第５，６７９，９７７号明細書
、同第５，１４８，２６６号明細書、同第５，１４８，２６５号明細書、同第５，４５５
，３９０号明細書及び同第５，５１８，９６４号明細書の特定の好ましい実施形態におい
て開示されているように、半導体チップパッケージは、該チップまたは該パッケージに含
まれる他のデバイスに対して移動可能である端子を有することができる。そのような移動
は、膨張及び収縮の差に対して測定可能な程度に補正することができる。
パッケージ化されたデバイスの検査は、別の厄介な問題を引き起こす。いくつかの製造
プロセスにおいては、パッケージ化されたデバイスの端子と検査装置との間に一時的な接
続を形成し、該デバイスが完全に作動することを確認するために、それらの接続を介して
該デバイスを作動させる必要がある。通常、これらの一時的な接続は、該パッケージの端
子を該検査装置に接合することなく形成しなければならない。全ての端子は、該検査装置
の導電性要素に確実に接続されることが重要である。しかし、平坦な接触パッドを有する
通常の回路基板等の単純な検査装置に、該パッケージを押し付けることによって接続を形
成することは困難である。該パッケージの端子が平坦ではない場合、または、該検査装置
の導電性素子が同一平面上にない場合には、該端子のうちのいくつかは、該検査装置上の
それぞれの接触パッドに接触しないことになる。例えば、ＢＧＡパッケージにおいては、
該端子に付着されたはんだボールの直径の違い、および該チップキャリヤの非平面性が、
該はんだボールの一部を異なる高さで配置させる可能性がある。
これらの問題は、非平面性を補正するように配列された部材を有する特別に構成された
検査装置の使用によって軽減することができる。しかし、そのような部材は、該検査装置
のコストを追加し、場合によっては、該検査装置自体に信頼度の低下をもたらす。このこ
とは、該検査装置、および該デバイスの該検査装置との係合は、有意義な検査を実現する
ために、該パッケージ化されたデバイス自体よりも信頼性がなければならないため、特に
望ましくない。また、高周波動作を意図されたデバイスは、典型的には、高周波信号を印
加することによって検査しなければならない。この要件は、該検査装置内の信号経路の電
気的特性に対して制限を課し、該検査装置の構造をさらに複雑にする。
また、端子に接続されたはんだボールを有するウェーハ及びパッケージ化されたデバイ
スを検査する場合、はんだは、該はんだボールに係合する、該検査装置の該部分に蓄積す
る傾向がある。はんだ残留物のこの蓄積は、該検査装置の寿命を短くし、その信頼性を損
なう可能性がある。
上述した問題に対処するために、様々な解決策が出されてきた。上述した特許で開示さ
れているあるパッケージは、超小型電子デバイスに対して動くことができる端子を有する
。このような動きは、検査中の端子の非平面性に対して、ある程度まで補正することがで
きる。
共にＮｉｓｈｉｇｕｃｈｉ ｅｔ ａｌ．に対して発行された米国特許第５，１９６，
７２６号明細書及び同第５，２１４，３０８号明細書は、チップの表面のバンプリードが
、基板上のコップ状ソケット内に収容されて、低融点材料により、その中で接合されてい
るＢＧＡ型アプローチを開示している。Ｂｅａｍａｎ ｅｔ ａｌ．に対して発行された
米国特許第４，９７５，０７９号明細書は、検査基板上のドーム状コンタクトが円錐形ガ
イド内に配置されているチップ用検査ソケットを開示している。該チップは、はんだボー
ルが、該円錐形ガイドに入って、該基板上のドーム状ピンに係合するように、該基板に押
し付けられる。該ドーム状ピンが実際に該チップのはんだボールを変形させるように、十
分な力が加えられる。
ＢＧＡソケットの別の実施例は、１９９８年９月８日に発行された、同一出願人による
米国特許第５，８０２，６９９号明細書に見出すことができ、本開示を参照により本明細
書に組み込む。‘６９９号特許は、複数の穴を有するシート状コネクタを開示している。
各穴は、穴の上を内側に伸びる少なくとも１つの弾性層状コンタクトを備える。ＢＧＡデ
バイスのバンプリードは、該バンプリードが該コンタクトに係合するように該穴の中に入
れられる。該アセンブリは検査することができ、条件を満たしている場合、該バンプリー
ドは、該コンタクトに恒久的に接合することができる。
本開示を本明細書に組み込む、２００１年３月２０日に発行された、同一出願人による
米国特許第６，２０２，２９７号明細書は、バンプリードを有する超小型電子素子用コネ
クタと、該コネクタを製造及び使用する方法とを開示している。‘２９７号特許の一実施
形態において、誘電体基板は、前面から上方に伸びる複数のポストを有する。該ポストは
、各ポスト群が、それらの間にギャップを画定している該ポスト群からなるアレイ状に配
列することができる。概して層状のコンタクトは、各ポストの上部から伸びている。デバ
イスを検査するために、該デバイスのバンプリードは、各々がそれぞれのギャップ内に挿
入され、それによって該コンタクトに係合し、挿入されるのにつれて、該コンタクトは、
該バンプリードをこする。典型的には、該コンタクトの遠端部は、該バンプリードがギャ
ップ内に挿入されるのにつれて、該基板に向かって下方へ湾曲し、かつ該ギャップの中心
から離れて外側へ湾曲する。
本開示を参照により本明細書に組み込む、同一出願人による米国特許第６，１７７，６
３６号明細書は、超小型電子デバイスと支持基板との間に相互配線を設ける方法及び装置
を開示している。‘６３６号特許の一つの好ましい実施形態において、超小型電子デバイ
ス用の配線コンポーネントを製造する方法は、第１及び第２の面を有し、かつ導電性シー
トをチップキャリヤの該第１の面に結合するフレキシブルチップキャリヤを設けることを
含む。該導電性シートは、その後、複数の実質的に硬いポストを形成するために選択的に
エッチングされる。コンプライアントな層が該支持構造の第２の面に設けられ、半導体チ
ップ等の超小型電子デバイスは、該コンプライアントな層が該超小型電子デバイスと該チ
ップキャリヤとの間に位置するように該コンプライアントな層に係合し、該ポストを該チ
ップキャリヤの露出面から突出したままにしておく。該ポストは、該超小型電子デバイス
に電気的に接続される。該ポストは、ソケット内に係合することができる、または基板、
例えば、回路パネルの部材にはんだ接合することができる、突出パッケージ端子を形成す
る。該ポストは、該超小型電子デバイスに対して移動可能であるため、そのようなパッケ
ージは、該デバイスの使用時に、該デバイスと支持基板との間の熱膨張率の不整合に実質
的に適応する。また、これらのポストの先端は、同一平面上に、またはほぼ同一平面上に
することができる。
上述した当分野における全ての進歩にもかかわらず、ウェーハ及び超小型電子パッケー
ジの形成及び検査におけるさらなる改良が望ましい。
本発明の特定の好ましい実施形態において、超小型電子アセンブリは、第１の面と、該
第１の面においてアクセス可能なコンタクトとを有する、半導体ウェーハまたはチップ等
の超小型電子素子を含む。該アセンブリは、望ましくは、該超小型電子素子の該第１の面
を覆うコンプライアントな層を含み、該コンプライアントな層は、好ましくは、該超小型
電子素子のコンタクトと実質的に位置合わせされた開口部を有する。該超小型電子素子の
該第１の面と、該コンプライアントな層との間には、絶縁保護層を配置してもよい。また
、該アセンブリは、望ましくは、該コンプライアントな層を覆い、かつ該超小型電子素子
の該第１の面から離れて突出する導電性ポストを含み、それにより、該導電性ポストは、
該超小型電子素子のコンタクトと電気的に相互接続される。該導電性ポストの先端部が、
検査基板またはプリント配線板上の導電性パッド等の導電性パッドに当接すると、該導電
性ポストの先端は、非平面性に適応するように、該超小型電子素子上のコンタクトに対し
て移動可能になる。
特定の好ましい実施形態において、該コンプライアントな層は、好ましくは、低弾性率
を有する材料で形成される。該コンプライアントな層は、シリコーン、軟化したエポキシ
、ポリイミド、熱硬化性ポリマー、フッ素重合体及び熱可塑性ポリマー等の材料で形成し
てもよい。また別の好ましい実施形態においては、該コンプライアントな層は、平坦な上
部面等の上部面と、該コンプライアントな層の該上部面と、該超小型電子素子の第１の面
との間に拡がる傾斜面とを有することができる。該傾斜面は、少なくとも１つの湾曲面を
含んでもよい。特定の好ましい実施形態において、該傾斜面は、該超小型電子素子の第１
の面から伸びる第１の湾曲面と、該コンプライアントな層の上部面から伸びる第２の湾曲
面とを含む。
該超小型電子アセンブリは、望ましくは、上記導電性ポストと、該超小型電子素子のコ
ンタクトとを電気的に相互接続する細長い導電性要素を含む。該細長い導電性要素は、銅
、金、ニッケル及び合金、これらの組合せ及び複合物等の材料を含んでもよい。特定の好
ましい実施形態において、該細長い導電性要素は、接合リボンまたは導電性トレースとす
ることができる。該細長い導電性要素は、好ましくは、該コンプライアントな層の上を伸
びる。
本発明の特定の好ましい実施形態において、該コンプライアントな層は、該超小型電子
素子の第１の面を覆う複数のコンプライアントなバンプを含む。該導電性ポストのうちの
少なくとも１つは、少なくとも１つの該コンプライアントなバンプの上に配置することが
できる。他の好ましい実施形態において、各導電性ポストは、該コンプライアントなバン
プの上に配置される。さらに他の好ましい実施形態においては、２つ以上の導電性ポスト
を単一のコンプライアントなバンプの上に配置することができる。各導電性ポストは、望
ましくは、該コンプライアントな層の近傍にベースを、該コンプライアントな層から離れ
たところに先端部を有する。該導電性ポストは、好ましくは、該ポストが、該超小型電子
アセンブリ上の最も高い／最も丈が高い構造物となるように、はんだマスクの厚さよりも
高い高さを有する。その結果として、該超小型電子アセンブリの検査中には、該導電性ポ
ストの先端は、検査基板上の導電性パッドに係合する第１の要素となる。特定の好ましい
実施形態において、該導電性ポストは、望ましくは、約５０〜３００μｍの高さを有する
。特定の好ましい実施形態において、該導電性ポストのうちの少なくとも１つは、約１０
０〜６００μｍの直径を有するベースと、約４０〜２００μｍの直径を有する先端とを備
えた円錐台形状を有する。該導電性ポストは、銅、銅合金、金及びこれらの組合せ等の導
電性材料で形成することができる。
本発明の他の好ましい実施形態において、超小型電子アセンブリは、第１の面において
アクセス可能なコンタクトを有する該第１の面と、該超小型電子素子の該第１の面を覆う
コンプライアントな層とを有する半導体ウェーハまたはチップ等の超小型電子素子を含み
、該コンプライアントな層は、該超小型電子素子の第１の面から離間した上面を有する。
また、該アセンブリは、望ましくは、該コンプライアントな層の上面を覆い、かつ該超小
型電子素子の第１の面から離れて突出する導電性ポストと、該導電性ポストと該超小型電
子素子のコンタクトとを電気的に相互接続する細長い導電性要素とを含む。
該コンプライアントな層は、各導電性ポストが、導電性バンプの１つの上に配置された
複数のコンプライアントなバンプを備えてもよい。該コンプライアントな層は、望ましく
は、該超小型電子素子のコンタクトと位置合わせされた開口部を有し、該開口部は、該超
小型電子素子の第１の面から該コンプライアントな層の上面まで拡がる該コンプライアン
トな層の傾斜面を画定する。該細長い導電性要素は、望ましくは、該コンプライアントな
層の該傾斜面を覆う。
本発明のさらに他の好ましい実施形態においては、超小型電子アセンブリは、第１の面
と該第１の面においてアクセス可能なコンタクトとを有する超小型電子素子と、該超小型
電子素子の該第１の面を覆う複数のコンプライアントなバンプとを含み、該コンプライア
ントなバンプの各々は、該超小型電子素子のコンタクトのうちの１つに隣接して配置され
ている。該アセンブリは、望ましくは、該超小型電子素子の上にあり、かつ該超小型電子
素子の該第１の面から離れて突出する導電性ポストと、該導電性ポストと該超小型電子素
子のコンタクトを電気的に相互接続する導電性トレースとを含み、それにより、該コンプ
ライアントなバンプは、該導電性ポストが、該超小型電子素子のコンタクトに対して移動
できるようにする。
該コンプライアントなバンプは、好ましくは、該超小型電子素子の第１の面から離間し
ている上面と、該コンプライアントなバンプの該上面と、該超小型電子素子の該第１の面
との間に拡がる傾斜面とを有する。該導電性トレースは、望ましくは、該コンプライアン
トなバンプの該傾斜面の上に伸びている。
本発明は、マイクロエレクトロニクス産業において利用可能性を有する。
１つ以上のコンタクトを有する超小型電子素子の断面図である。 超小型電子素子のコンタクト支持面を覆ってコンプライアントな層が形成された後の、図１Ａの超小型電子素子の断面図である。 コンプライアントな層の上に、細長い導電性トレースが形成された後の、図１Ｂに示す超小型電子サブアセンブリの断面図である。 図１Ｃに示す細長い導電性トレースの上に導電性ポストまたはピンが形成された後の、図１Ｃの超小型電子サブアセンブリの断面図である。 本発明の別の好ましい実施形態による超小型電子アセンブリの断面図を示す。 図１Ｄの超小型電子アセンブリを検査する方法を示す。 図１Ｄの超小型電子アセンブリを検査する方法を示す。 図２の超小型電子アセンブリを検査する方法を示す。 図２の超小型電子アセンブリを検査する方法を示す。 本発明の別の好ましい実施形態による超小型電子アセンブリを示す。
以下、本発明のこれら及び他の好ましい実施形態をさらに詳細に説明する。
図１Ａ〜図１Ｄは、コンプライアントな超小型電子アセンブリと電気的に相互接続され
た導電性ポストまたはピンを有する該コンプライアントな超小型電子アセンブリを作製す
るプロセスの側断面図を示す。
図１Ａは、複数のダイまたはチップを有する半導体ウェーハ２０を示す。該ウェーハは
、第１の面２２においてアクセス可能な１つ以上のコンタクト２４を備えた第１の面また
はコンタクト支持面２２を有する。該ウェーハは、本明細書で開示した製造プロセス中の
どの時点でも、個々のチップパッケージに個別化することができる。他の好ましい実施形
態においては、ウェーハ２０は、単一の超小型電子チップと置き換えてもよい。ウェーハ
２０のコンタクト支持面２２の上に、絶縁保護層（図示せず）を堆積または付着させても
よい。該保護層は、通常、半導体チップのコンタクト支持面上に見られるＳｉＯ2保護層
とすることができる。別の好ましい実施形態においては、エポキシ樹脂、ポリイミド樹脂
、感光性誘電体等の独立した絶縁保護層を用いることができる。該独立した保護層を用い
る場合、該保護層は、該表面に平坦なシート状形態に回転させて形成することができ、ま
たは、該誘電体シートは、既知の、通常、当業者が使用する電子グレード接着剤のうちの
いずれか１つを用いて、該表面に積層してもよい。該保護層は、好ましくは、該ウェーハ
のコンタクト支持面２２を覆い、以下に説明するように、後のステップで、細長い接合リ
ボン等の導電性要素をその上にめっきすることができるように、コンタクト２４は露出さ
せたままにする。
図１Ｂについて説明すると、コンプライアントな層２６が、保護層（図示せず）の露出
面上に堆積または積層される。該コンプライアントな層は、同一出願人による米国特許第
６，２１１，５７２号明細書、同第６，２８４，５６３号明細書、同第６，４６５，８７
８号明細書、同第６，８４７，１０１号明細書及び同第６，８４７，１０７号明細書、お
よび同時係属中の米国特許出願第０９／０２０，６４７号明細書及び同第１０／８７３，
８８３号明細書に開示されているように形成することができおよび／または該明細書に開
示されているような形状を有することができ、本開示を参照により本明細書に組み込む。
［ＴＥＳＳＥＲＡ社０７８訴訟事件のライン］。コンプライアントな層２６は、硬化時に
、保護層に付着する硬化性液体を用いて、該保護層上に、ステンシルで、スクリーンでま
たはトランスファ成形で形成することができる。別法として、コンプライアントな層２６
は、電子グレード接着剤を用いて、硬化したコンプライアントなパッドの形態で該保護層
の露出面に付着させることができる。コンプライアントな層２６は、好ましくは、実質的
に平坦な上部面２８と、ウェーハ２０のコンタクト支持面２２と、該コンプライアントな
層の上部面２８との間の段階的傾斜遷移面（sloping transition surface）３０とを有す
る。傾斜遷移面３０は、コンタクト支持面２６と実質的に平坦な上部面２８との間の曲率
線に追従し、または、傾斜面３０が、コンタクト支持面２２及び実質的に平坦な面２８に
対して鉛直になり過ぎないように、単純にある角度で傾斜させることができる。コンプラ
イアントな層２６は、低弾性率の材料等の様々な種類の材料で形成することができる。ま
た、該コンプライアントな層は、シリコーン、軟化したエポキシ、ポリイミド及び他の熱
硬化性ポリマー、フッ素重合体及び熱可塑性ポリマー等の重合体による材料及び他の材料
で製造することができる。
めっきシード層（図示せず）を、上述したアセンブリの上に堆積してもよい。該シード
層は、スパッタリング工程によって堆積することができる。典型的なめっきシード層材料
は、パラジウム（無電解めっきの場合）、チタン、ニッケルタングステン及びクロムを含
む。しかし、他の好ましい実施形態においては、主として、銅シード層が用いられる。
図１Ｃについて説明すると、フォトレジスト（図示せず）をコンプライアントな層２６
の露出した上部面に施した後、露光及び現像して、導電性パッドを形成する細長い導電性
接合リボンまたはトレース３２を形成することができる。該導電性接合リボンは、好まし
くは、チップコンタクト２４を導電性リボン３２の第１の端部近くに、および端子３４を
導電性接合リボン３２の第２の端部近くに電気的に相互接続する。該接合リボンは、コン
タクト２４上に直接めっきしてもよい。好ましい接合リボン材料は、銅、金、ニッケル及
び合金、これらの組合せ及び複合物を含む。
図１Ｄについて説明すると、マスキング層３６を端子３４のみが露出するように、該ア
センブリの上部を覆って堆積または積層することができる。該マスキング層は、誘電体材
料とすることができる。該はんだマスクは、スクリーン印刷され、露出及び現像された、
または積層されたシート、感光性レジスト材料を備えることができ、あるいは、該アセン
ブリ上に堆積または積層されるパラリンエポキシ樹脂、ポリイミド樹脂、フッ素重合体等
を備えることができる。
図１Ｄについて説明すると、導電性ポストまたはピン３８が、導電性端子３４の各々の
上に形成されている。該導電性ポストまたはピンは、それらが、半導体ウェーハ２０また
はチップのコンタクト支持面２２の上に突出するようにめっきまたは堆積することができ
る。特定の好ましい実施形態において、各導電性ポスト３８は、好ましくは、導電性トレ
ース３２の端子端部３４に接続される。該ポストの寸法は、有効な範囲に関して変化する
ことができる。特定の好ましい実施形態において、該ポストは、約５０〜３００μｍのコ
ンプライアントな層２６の上部面２８より上に高さｈpを有する。各ポストは、該コンプ
ライアントな層に隣接してベース４０を、該コンプライアントな層から離れたところに先
端部４２を有する。導電性ポスト３８は、何らかの導電性材料で形成することができるが
、望ましくは、銅、銅合金、金およびこれらの組合せ等の金属材料から形成される。例え
ば、導電性ポスト３８は、ポスト３８の表面に、金４４の層が設けられた状態で、銅から
形成することができる。
特定の好ましい実施形態において、めっき等の従来のプロセスは、上記導電性トレース
を形成することができ、また、上記導電性ポストは、同一出願人による米国特許第６，１
７７，６３６号明細書に開示されている方法を用いて形成することができ、本開示は、参
照により本明細書に組み込む。また他の好ましい実施形態においては、該導電性ポストは
、個々の要素として製造して、該導電性ポストを、導電性トレース３２の端子端部に接続
する何らかの適当な方法で、上記超小型電子アセンブリを作成することができる。さらに
他の好ましい実施形態において、該アセンブリは、シード層を堆積し、該超小型電子素子
のコンタクトと接続された第１の端部と、該コンプライアントな層の上に配置された第２
の端部とを有する導電性トレースをめっきし、該コンプライアントな層の上で該導電性ト
レースと接触させて該導電性ポストをめっきした後、該シード層を除去することにより、
形成することができる。また、該アセンブリは、該導電性ポストを無電解めっきすること
によっても形成することができる。該導電性ポストは、銅またはニッケルを用いて、該ポ
ストを無電解めっきすることによって形成してもよい。
図２について説明すると、本発明の他の好ましい実施形態において、超小型電子アセン
ブリは、チップコンタクト１２４に対するコンタクト支持面１２２を有する半導体チップ
１２０を含む。コンプライアントな材料１２６のうちの１つ以上のバンプが、半導体チッ
プ１２０のコンタクト支持面１２２の上に形成される。特定の好ましい実施形態において
、コンプライアントなバンプ１２６のうちの１つ以上は、実質的に平坦な上部面１２８と
、上部面１２８と半導体チップ１２０のコンタクト支持面１２２との間で遷移する傾斜面
１３０とを含むことができる。１つ以上の導電性接合リボン１３２が、該アセンブリの上
に形成される。各導電性接合リボン１３２は、コンタクト１２４と電気的に相互接続され
た第１の端部と、コンプライアントなバンプ１２６の実質的に平坦な上部面１２８の上に
ある第２の端子端部１３４とを有する。マスキング層１３６は、超小型電子サブアセンブ
リの上部を覆って設けることができる。マスキング層１３６は、開口部１３７を含む。導
電性トレース１３２の端子端部１３４は、開口部１３７を介して露出されている。該サブ
アセンブリの上部には、１つ以上の導電性ポスト１３８が形成される。各導電性ポスト１
３８は、好ましくは、導電性トレース１３２の端子端部１３４と電気的に相互接続される
。該導電性ポストは、金の層１４４で被覆してもよい。
図３Ａについて説明すると、図１Ｄの超小型電子アセンブリは、導電性パッド５２を有
する、プリント配線板等の基板５０を用いて検査することができる。図３Ａ及び図３Ｂに
示す超小型電子アセンブリの図は、明確にするために単純化されている。該超小型電子ア
センブリは、第１の面２２と、ウェーハ２０の第１の面２２を覆うコンプライアントな層
２６とを有するウェーハ２０を含む。導電性ポスト３８は、コンプライアントな層２６の
上部面２８から突出している。導電性ポスト３８は、ウェーハ２０上のコンタクトと電気
的に相互接続されている。
図３Ａ及び図３Ｂについて説明すると、上記超小型電子アセンブリを検査するために、
導電性ポスト３８の先端部４２は、回路化された基板５０の導電性パッド５２と近接して
並列に配置される。図３Ｂに示すように、該導電性ポストの先端部は、該導電性パッドに
押し付けられる。コンプライアントな層２６は、該導電性ポストの先端部が、該ウェーハ
上のコンタクトに対して移動して、該ポストと該導電性パッドとの間の非平面性ならびに
熱的な不整合に適応することを可能にする。該超小型電子アセンブリの検査が良好であっ
た場合、該アセンブリは、例えば、はんだまたは別の可融または導電性材料を用いて、プ
リント配線板等の基板に恒久的に取り付けることができる。
図４Ａについて説明すると、図２の超小型電子アセンブリは、導電性パッド１５２を有
する、検査基板等の基板１５０を用いて検査することができる。図４Ａ及び図４Ｂに示す
超小型電子アセンブリの描写は、図を明確にするために単純化されている。該超小型電子
アセンブリは、第１の面１２２と、ウェーハ１２０の第１の面１２２の上にあるコンプラ
イアントなバンプ１２６とを有するウェーハ１２０を含む。導電性ポスト１３８は、コン
プライアントなバンプ１２６の上面１２８から突出している。導電性ポスト１３８は、導
電性トレース１３２によって、ウェーハ１２０上のコンタクト１２４と電気的に相互接続
されている。該導電性トレースは、好ましくは、該コンプライアントなバンプの上にある
。該導電性トレースは、好ましくは、該コンプライアントなバンプと接触している。特定
の好ましい実施形態において、該導電性トレースは、該コンプライアントなバンプと接触
し、かつ該コンプライアントなバンプの傾斜縁部の上にある。該導電性ポストの先端部は
、好ましくは、該先端部が、該検査基板上の導電性パッドに係合する、該アセンブリの最
初の部分であるように、該超小型電子アセンブリの最も高い部分である。該導電性ポスト
は、その高さが該コンプライアントな層またはコンプライアントなバンプの上に形成され
たはんだマスクよりも高い限り、および／または該ポストの先端部が、該アセンブリの最
も高い箇所を画定する限り、どのような高さを有してもよい。その結果として、該導電性
ポストの先端部は、はんだまたは導電性リンク／ブリッジ等の追加的な材料を要すること
なく、検査工程中に、検査基板上の導電性パッドに直接係合することができる。
図４Ａ及び図４Ｂについて説明すると、上記超小型電子アセンブリを検査するために、
導電性ポスト１３８の先端部１４２は、回路化された基板１５０の導電性パッド１５２と
近接して並列に配置される。図４Ｂに示すように、導電性ポスト１３８の先端部は、該超
小型電子アセンブリと基板１５０との間に電気的相互接続を形成するために、導電性パッ
ド１５２に押し付けられる。コンプライアントなバンプ１２６は、導電性ポスト１３８が
、ウェーハ１２０上のコンタクト１２４に対して移動して、ポスト１３８と該検査基板上
の導電性パッド１５２との間の非平面性ならびに熱的不整合に適応できるようにする。該
超小型電子アセンブリの検査が良好であった場合、該アセンブリは、はんだまたは別の可
融性または導電性材料を用いて、プリント配線板等の基板に恒久的に取り付けることがで
きる。
図５について説明すると、本発明の特定の好ましい実施形態において、導電性ポスト２
３８は、概して円錐台形状とすることができ、それにより、各ポスト２３８のベース２４
０及び先端部２４２は、実質的に円形となる。これらの特定の好ましい実施形態において
、該ポストのベース２４０は典型的には、直径が約１００〜６００μｍであり、一方、先
端部２４２は、典型的には、直径が約４０〜２００μｍである。該導電性ポストの外面は
、必要に応じて、金、金／ニッケル、金／オスミウムまたは金／パラジウム等の高導電性
層でめっきしてもよく、あるいは別法として、該ポストがはんだ付けされ、または基板に
はめ込まれた際に、良好な接続が確実に形成されるように、オスミウム等の耐摩耗性の導
電性被覆をめっきしてもよい。
本発明の特定の好ましい実施形態において、上記ポストは、上記先端部が上記接触パッ
ドに係合したときに、各ポストの該先端部が対向する接触パッド全域をぬぐう傾斜動を容
易にする形状を有することができる。この傾斜動は、信頼性のある電気的接触を促進する
。本開示を参照により本明細書に組み込む、２００４年１１月１０日に出願された「ＭＩ
ＣＲＯ ＰＩＮ ＧＲＩＤ ＡＲＲＡＹ ＷＩＴＨ ＷＩＰＩＮＧ ＡＣＴＩＯＮ」とい
うタイトルの同時係属中の同一出願人による米国特許出願第１０／９８５，１２６号明細
書に詳細に論じられているように、該ポストには、そのようなワイピング動を促進し、さ
もなければ、該ポストとコンタクトの係合を容易にする部材を設けることができる。ワイ
ピングおよび／または良好な電気的接触を促進する他の形状及びデザインを有する導電性
ポストは、本開示を参照により本明細書に組み込む、２００４年１１月１０日に出願され
た「ＭＩＣＲＯ ＰＩＮ ＧＲＩＤ ＷＩＴＨ ＰＩＮ ＭＯＴＩＯＮ ＩＳＯＬＡＴＩ
ＯＮ」というタイトルの同時係属中の同一出願人による米国特許出願第１０／９８５，１
１９号明細書、および２００４年１２月１６日に出願された「ＭＩＣＲＯＥＬＥＣＴＲＯ
ＮＩＣ ＰＡＣＫＡＧＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＴＨＥＲＥＦＯＲ」というタイト
ルの同一出願人による米国特許第１１／０１４，４３９号明細書に詳細に開示されている
。
本発明の特定の好ましい実施形態において、本開示を参照により本明細書に組み込む、
米国特許第４，８０４，１３２号明細書及び同第５，０８３，６９７号明細書に開示され
ているような粒子コーティングを、超小型電子パッケージの１つ以上の導電性部分に設け
て、超小型電子素子間の電気的相互接続の形成をさらに良好にし、該超小型電子パッケー
ジの検査を容易にすることができる。該粒子コーティングは、好ましくは、導電性端子ま
たは導電性ポストの先端部等の導電性部分を覆って設けられる。一つの特に好ましい実施
形態において、該粒子コーティングは、標準的なフォトレジスト技術を用いて、超小型電
子素子の導電性部分に選択的に電気めっきされている金属化ダイヤモンド結晶コーティン
グである。動作中、該ダイヤモンド結晶コーティングを有する導電性部分は、対向する接
触パッドに押し付けて、該接触パッドの外面に存在する酸化物層を貫通することができる
。該ダイヤモンド結晶コーティングは、従来のワイピング動作に加えて、酸化物層の貫通
によって、信頼性のある電気的相互接続の形成を容易にする。
また、上記ポストは、本開示を参照により本明細書に組み込む、２００４年１０月６日
に出願された、「Ｆｏｒｍａｔｉｏｎ ｏｆ Ｃｉｒｃｕｉｔｒｙ Ｗｉｔｈ Ｍｏｄｉ
ｆｉｃａｔｉｏｎ ｏｆ Ｆｅａｔｕｒｅ Ｈｅｉｇｈｔ」というタイトルの同時係属中
の同一出願人による米国特許出願第１０／９５９，４６５号明細書に開示されているよう
なプロセスによって作製することができる。
本発明は、特定の動作理論によって限定されないが、本明細書に開示されているように
、コンプライアントな材料の上に導電性ポストを設けることが、熱的不整合に適応し、適
切な電気的相互接続の形成を保障するコンプライアントなウェーハレベルまたはチップパ
ッケージをもたらすと考えられる。また、導電性ピンまたはポストの使用は、該導電性ポ
ストの先端部を、検査基板上のコンタクトに直接、当接することにより、テストソケット
の使用を要することなく、該超小型電子アセンブリおよび／またはウェーハを検査できる
ようにする。
本開示は、本明細書に記載した超小型電子アセンブリ及びウェーハを形成する特定のシ
ーケンスを提供するが、該シーケンスの順序は変えてもよく、それでもなお、本発明の範
囲に含まれる。
特定の好ましい実施形態において、本明細書に開示した構造は、コンプライアントな層
と、該コンプライアントな層から突出する導電性ポストとを有する検査基板を形成するの
に用いることができる。むきだしのウェーハまたはダイ上のコンタクトは、該導電性ポス
トの先端部に当接させて、該ウェーハまたはダイを検査することができる。
本明細書における本発明を特定の実施形態に関して説明してきたが、これらの実施形態
は、単に、本発明の原理及び用途の例示であることを理解すべきである。従って、該例示
的実施形態に対して多くの変更を行うことができ、また、添付の特許請求の範囲によって
定義される本発明の趣旨及び範囲から逸脱することなく、他の構成を考案することができ
ることを理解すべきである。

Claims (35)

  1. 第１の面と、前記第１の面においてアクセス可能なコンタクトとを有する超小型電子素
    子と、
    前記超小型電子素子の前記第１の面を覆うコンプライアントな層と、
    前記コンプライアントな層の上にあり、かつ前記超小型電子素子の前記第１の面から突
    出する導電性ポストと、
    を備え、前記導電性ポストが、前記超小型電子素子の前記コンタクトと電気的に相互接
    続されている、超小型電子アセンブリ。
  2. 前記導電性ポストが、前記アセンブリ上で最も高い箇所を画定する先端部を有する、請
    求項１に記載のアセンブリ。
  3. 前記コンプライアントな層が、前記超小型電子素子の前記コンタクトと実質的に位置合
    わせされた開口部を有する、請求項１に記載のアセンブリ。
  4. 前記コンプライアントな層の前記開口部を通過して、前記導電性ポストと前記超小型電
    子素子の前記コンタクトとを電気的に相互接続する導電性トレースをさらに備える、請求
    項３に記載のアセンブリ。
  5. 前記超小型電子素子が半導体ウェーハである、請求項１に記載のアセンブリ。
  6. 前記超小型電子素子が半導体チップである、請求項１に記載のアセンブリ。
  7. 前記超小型電子素子の前記第１の面と前記コンプライアントな層との間に配置された絶
    縁保護層をさらに備える、請求項１に記載のアセンブリ。
  8. 前記コンプライアントな層が、低弾性率を有する材料を備える、請求項１に記載のアセ
    ンブリ。
  9. 前記コンプライアントな層が誘電性材料を備える、請求項１に記載のアセンブリ。
  10. 前記コンプライアントな層は、シリコーン、軟化したエポキシ、ポリイミド、熱硬化性
    ポリマー、フッ素重合体及び熱可塑性ポリマーからなる群から選択された材料を備える、
    請求項１に記載のアセンブリ。
  11. 前記コンプライアントな層は、上部面と、前記コンプライアントな層の前記上部面と前
    記超小型電子素子の前記第１の面との間に拡がる傾斜面とを有する、請求項１に記載のア
    センブリ。
  12. 前記コンプライアントな層の前記上部面が実質的に平坦である、請求項１１に記載のア
    センブリ。
  13. 前記コンプライアントな層は、前記コンプライアントな層の実質的に平坦な上部面と、
    前記超小型電子素子の前記第１の面との間に拡がる傾斜遷移面を有し、前記傾斜遷移面は
    、少なくとも１つの湾曲面を含む、請求項１２に記載のアセンブリ。
  14. 前記少なくとも１つの湾曲面は、前記超小型電子素子の前記第１の面から広がる湾曲面
    を含む、請求項１３に記載のアセンブリ。
  15. 前記少なくとも１つの湾曲面は、前記コンプライアントな層の前記上部面から伸びる湾
    曲面を含む、請求項１３に記載のアセンブリ。
  16. 前記導電性ポストと、前記超小型電子素子の前記コンタクトとを電気的に相互接続する
    細長い導電性要素をさらに備える、請求項１に記載のアセンブリ。
  17. 前記細長い導電性要素は、銅、金、ニッケル及び合金、これらの組合せ及び複合物から
    なる群から選択された材料を備える、請求項１６に記載のアセンブリ。
  18. 前記細長い導電性要素は、接合リボン及びトレースからなる群から選択される、請求項
    １６に記載のアセンブリ。
  19. 前記細長い導電性要素が、前記コンプライアントな層の上に伸びている、請求項１６に
    記載のアセンブリ。
  20. 前記コンプライアントな層は、前記超小型電子素子の前記第１の面の上にある複数のコ
    ンプライアントなバンプを備える、請求項１に記載のアセンブリ。
  21. 前記導電性ポストのうちの少なくとも１つは、前記コンプライアントなバンプのうちの
    少なくとも１つの上に配置されている、請求項２０に記載のアセンブリ。
  22. 前記導電性ポストが、前記コンプライアントなバンプの上に配置されている、請求項２
    ０に記載のアセンブリ。
  23. 前記導電性ポストの各々は、前記コンプライアントな層に隣接してベースを、前記コン
    プライアントな層から離れて先端部を有する、請求項１に記載のアセンブリ。
  24. 前記導電性ポストの各々は、約５０〜３００μｍの高さを有する、請求項１に記載のア
    センブリ。
  25. 前記導電性ポストのうちの少なくとも１つは、約１００〜６００μｍの直径を有するベ
    ースと、約４０〜２００μｍの直径を有する先端部とを備えた円錐台形状を有する、請求
    項２３に記載のアセンブリ。
  26. 前記導電性ポストが導電性材料を備える、請求項１に記載のアセンブリ。
  27. 前記導電性ポストは、銅、銅合金、金及びこれらの組合せからなる群から選択された材
    料を備える、請求項１に記載のアセンブリ。
  28. 第１の面と、前記第１の面においてアクセス可能なコンタクトとを有する超小型電子素
    子と、
    前記超小型電子素子の前記第１の面を覆い、前記超小型電子素子の前記第１の面から離
    間した上部面を有するコンプライアントな層と、
    前記コンプライアントな層の前記上部面の上にあり、かつ前記超小型電子素子の前記第
    １の面から突出する導電性ポストと、
    前記導電性ポストと、前記超小型電子素子の前記コンタクトとを電気的に相互接続する
    細長い導電性要素と、
    を備える、超小型電子アセンブリ。
  29. 前記超小型電子素子が半導体ウェーハである、請求項２８に記載のアセンブリ。
  30. 前記超小型電子素子が半導体チップである、請求項２８に記載のアセンブリ。
  31. 前記コンプライアントな層が複数のコンプライアントなバンプを備え、前記導電性ポス
    トの各々は、前記導電性バンプのうちの１つの上に配置されている、請求項２８に記載の
    アセンブリ。
  32. 前記コンプライアントな層は、前記超小型電子素子の前記コンタクトと位置合わせされ
    た開口部を有し、前記開口部は、前記超小型電子素子の前記第１の面から前記コンプライ
    アントな層の前記上部面まで伸びる、前記コンプライアントな層の傾斜面を画定し、前記
    細長い導電性要素は、前記コンプライアントな層の前記傾斜面の上にある、請求項２８に
    記載のアセンブリ。
  33. 第１の面と、前記第１の面においてアクセス可能なコンタクトとを有する超小型電子素
    子と、
    前記超小型電子素子の前記第１の面の上にある複数のコンプライアントなバンプであっ
    て、前記コンプライアントなバンプの各々が、前記超小型電子素子の前記コンタクトのう
    ちの１つに隣接して配置されている、複数のコンプライアントなバンプと、
    前記超小型電子素子の上にあり、かつ前記超小型電子素子の前記第１の面から突出する
    導電性ポストと、
    前記導電性ポストと、前記超小型電子素子の前記コンタクトとを電気的に相互接続する
    導電性トレースと、
    を備え、前記コンプライアントなバンプは、前記導電性ポストが、前記超小型電子素子
    の前記コンタクトに対して移動できるようにする、超小型電子アセンブリ。
  34. 前記コンプライアントなバンプは、前記超小型電子素子の前記第１の面から離間してい
    る上部面と、前記コンプライアントなバンプの前記上部面と前記超小型電子素子の前記第
    １の面との間に拡がる傾斜面とを有する、請求項３３に記載のアセンブリ。
  35. 前記導電性トレースが、前記コンプライアントなバンプの前記傾斜面の上に伸びている
    、請求項３４に記載のアセンブリ。
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