JP2013105763A - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

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Abstract

【課題】酸化物半導体膜と金属膜との接触抵抗を低減させ、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供する。
【解決手段】絶縁表面上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、を有し、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含む半導体装置とする。さらに、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含ませる方法として、フッ素を含む雰囲気におけるプラズマ処理を用いることができる。
【選択図】図１

Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器は全て半導体装置である。
トランジスタに適用可能な半導体薄膜の材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
表示装置には、製造技術の確立されている非晶質シリコンを用いたトランジスタを利用することが多いが、非晶質シリコンを用いたトランジスタは電界効果移動度が低く、表示装置の高精細化および低消費電力化などに課題がある。
また、非晶質シリコンを用いたトランジスタは、温度変化や繰り返しの動作に伴う電気特性の劣化が著しい（信頼性が低い）といった問題もある。
また、高い電界効果移動度を有する単結晶シリコンを用いたトランジスタを利用する半導体装置（半導体記憶装置など）は、スケーリング則に沿った高集積化や回路の複雑化に伴い、消費電力の増大が問題となっている。
酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較して、高い電界効果移動度を有することが知られている。また、スパッタリング法などにより、大面積であるマザーガラスへの成膜が容易であるため、表示装置への応用の検討が盛んになっている。
一方で、酸化物半導体とアルミニウム系合金配線とを直接接続すると、高抵抗のアルミニウム酸化物が生成し、接触抵抗が増大することが指摘されている（特許文献１参照。）。
また、比較的酸化しにくい金属や酸化物が導電性を有する金属を用いた場合にも、後の工程における加熱処理などにより酸化物半導体との界面に高抵抗の金属酸化物が形成され、少なからず接触抵抗が増大することがある。
このように、金属と酸化物半導体との接触抵抗が高いことで、トランジスタのオン特性が低下してしまうことが問題となっている。
また、接触抵抗を低減させるために、酸化物半導体と金属との間に低抵抗のバッファ層を設ける技術が開示されている。また、バッファ層として窒素を含む酸化物半導体が開示されている（特許文献２参照。）。
特開２０１１−４９５４２号公報 特開２０１１−９７２４号公報
上記のように、酸化物半導体膜を用いたトランジスタにおいて、金属膜および酸化物半導体膜間の接触抵抗によってトランジスタのオン特性の低下が起こるため、当該トランジスタを用いた半導体装置の性能を十分に引き出すことができなくなる可能性がある。
つまり、キャリアの移動を阻害する要因によって、本来得られるはずのトランジスタのオン特性に対し、３０％から７０％程度、場合によっては１０％以下までトランジスタのオン特性が低下することがある。
このように、酸化物半導体膜を用いたトランジスタにおいて、オン特性を低下させる要因となる、酸化物半導体膜と金属膜との接触抵抗を低減することが望まれている。
本発明の一態様では、酸化物半導体膜と金属膜との接触抵抗を低減することを課題の一とする。
また本発明の一態様では、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
本発明の一態様は、絶縁表面上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、を有し、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置である。
本発明の一態様は、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、を有し、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置である。
本発明の一態様は、絶縁表面上に一対の電極を形成し、一対の電極に対してハロゲン化処理を行った後、一対の電極と接する酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法である。
本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に一対の電極を形成し、一対の電極に対してハロゲン化処理を行った後、一対の電極と接する酸化物半導体膜を形成することを特徴とする半導体装置の作製方法である。
本発明の一態様は、上記ハロゲン化処理は、フッ素を含む雰囲気におけるプラズマ処理であることを特徴とする半導体装置の作製方法である。フッ素を含む雰囲気として、例えば三フッ化窒素ガスなどを用いることができる。プラズマ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置などを用いることができる。また、高密度プラズマ装置を用いると、被処理物へのプラズマによるダメージが低減されるため好ましい。
また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。また、ハロゲン元素を含む液体中に浸漬させてもよい。
本発明の一態様における半導体装置は、ソース電極およびドレイン電極として機能する一対の電極の上面において、酸化物半導体膜と接している、所謂ボトムコンタクト型のトランジスタ構造である。このような構造を用いることによって、一対の電極をドライエッチングなどによって加工する際に、酸化物半導体膜がエッチングされるなどの影響が無いため、酸化物半導体膜の膜厚制御が容易であり、また加工によるダメージなども無いため、トランジスタの信頼性が向上する。以上の効果は、トップゲート型およびボトムゲート型のどちらのいずれの構造においても同様である。
金属膜上への酸化物半導体膜の形成時、または金属膜と酸化物半導体膜が接触した状態における加熱処理によって、酸化物半導体膜からの酸素によって金属膜が酸化され、それにより金属膜および酸化物半導体膜の界面に金属酸化膜が形成される。そのため金属膜と酸化物半導体膜における接触抵抗が増加する。
そこで、酸化物半導体膜を形成する前に、金属膜の表面にハロゲン元素による結合（ハロゲン元素による終端化）を作ることによって、金属膜と酸化物半導体膜との反応を抑制し、金属酸化膜の形成を抑えることが可能となる。それにより、金属膜および酸化物半導体膜における接触抵抗の増加を抑制できる。また同時に、酸化物半導体から金属膜への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜中の酸素欠損の形成を抑制することができる。
本発明の一態様により、酸化物半導体膜と金属膜との接触抵抗を低減することができる。
また本発明の一態様により、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供することができる。
本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係るトランジスタを有する電子機器の一例を示す斜視図。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタおよびその作製方法について図１乃至図４を用いて説明する。
図１は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図である。図１（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図１（Ｂ）に示す。なお、図１（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２およびゲート絶縁膜１０８などを省略して示す。
図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた一対の電極１０４と、一対の電極１０４と接して設けられる酸化物半導体膜１０６と、酸化物半導体膜１０６上のゲート絶縁膜１０８と、ゲート絶縁膜１０８を介して酸化物半導体膜１０６と重畳するゲート電極１１０と、ゲート電極１１０およびゲート絶縁膜１０８上に設けられる層間絶縁膜１１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。
一対の電極１０４は、Ｓｉ、Ｇｅ、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｒｕ、Ｔａ、ＳｎまたはＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。なお、一対の電極１０４は、トランジスタのソース電極およびドレイン電極として機能し、さらに配線としても用いることができる。
一対の電極１０４において、酸化物半導体膜１０６と接触する領域にハロゲン元素を含む。例えば、フッ素または塩素を含む。このように、一対の電極１０４の表面にハロゲン元素による結合（ハロゲン元素による終端化）を作ることによって、一対の電極１０４と酸化物半導体膜１０６との反応を抑制し、金属酸化膜の形成を抑えることが可能となる。そのため、金属酸化膜の形成による抵抗成分の発生を抑制でき、一対の電極１０４と酸化物半導体膜１０６との接触抵抗を低減させることができる。また同時に、酸化物半導体膜１０６から一対の電極１０４への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜１０６中の酸素欠損の形成を抑制することができる。
酸化物半導体膜１０６は、低抵抗領域１０６ｂおよび高抵抗領域１０６ａを含む。
低抵抗領域１０６ｂは、酸化物半導体膜を低抵抗化する不純物を含む領域である。例えば、低抵抗領域１０６ｂは、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域である。
低抵抗領域１０６ｂを形成することによって、酸化物半導体膜１０６を用いたトランジスタのオン特性の低下を抑制できる。低抵抗領域１０６ｂは、シート抵抗が３０ｋΩ／ｓｑ以下、好ましくは１０ｋΩ／ｓｑ以下、さらに好ましくは１ｋΩ／ｓｑ以下、さらに好ましくは０．７ｋΩ／ｓｑ以下である。
高抵抗領域１０６ａは、酸化物半導体膜の主成分以外の成分、即ち不純物の濃度が低い領域である。例えば、高抵抗領域１０６ａは、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下の領域である。ただし、主成分と不純物を厳密に分けることは困難であるため、本明細書では１原子％以上含まれる元素を主成分とする。
高抵抗領域１０６ａは、不純物濃度が低く、かつ欠陥密度が低い領域であり、図１（Ｂ）に示すトランジスタは、高抵抗領域１０６ａにチャネル領域が形成されるため、電気特性および信頼性に優れる。また、トランジスタのオフ電流値は低くなる。例えば、チャネル幅１μｍあたりのオフ電流値が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下であるトランジスタとすることができる。
酸化物半導体膜１０６に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
また、下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０６に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。
Figure 2013105763
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 2013105763
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜１０６と下地絶縁膜１０２との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜１０６の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜１０２から酸化物半導体膜１０６に酸素が十分に供給され、好ましくは酸化物半導体膜１０６に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜１０６の酸素欠損密度を低減することができる。
ゲート絶縁膜１０８は、下地絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
ゲート電極１１０は、一対の電極１０４と同様の方法および同様の材料によって形成すればよい。
また、図１に示すトランジスタは、ゲート電極１１０と一対の電極１０４が重畳せず、酸化物半導体膜１０６に、オフセット領域が形成される構造を示していが、これに限定されるものではない。例えば、ゲート電極１１０と一つの電極１０４が重畳する構造であってもよい。
層間絶縁膜１１２は、下地絶縁膜１０２と同様の方法および同様の材料により形成する。
層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１２上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。
また、図１に示したトランジスタ構造は、一対の電極および下地絶縁膜の表面が概略一致して平坦となっている。そのため、酸化物半導体膜が平坦に形成されたプレーナ構造となっている。しかし、このような構造に限定されるものではなく、図２に示すような構造であってもよい。図２に示すトランジスタ構造は、平坦な下地絶縁膜２０２上に一対の電極２０４を形成し、その上に酸化物半導体膜２０６が形成されている。また、図２において、図１に示す酸化物半導体膜１０６と同様に、酸化物半導体膜２０６は、低抵抗領域２０６ｂおよび高抵抗領域２０６ａを含む構造を示している。しかし、このような構造に限定されるものではなく、酸化物半導体膜において低抵抗領域および高抵抗領域を形成しなくても構わない。図１に示す構造は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などによる平坦化処理が必要であるが、図２に示す構造は平坦化処理が不要であるため、プロセスが容易となる。
次に、図１（Ｂ）に示したトランジスタの作製方法について図３および図４を用いて説明する。
まず、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板１００によっては、下地絶縁膜１０２を設けなくても構わない。
次に、下地絶縁膜１０２上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用いると好ましい。
次に、導電膜を加工して一対の電極１０４を形成する（図３（Ａ）参照。）。なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
次に、一対の電極１０４を覆って、絶縁膜を成膜する。該絶縁膜は、下地絶縁膜と同様の材料および方法によって形成する。
その後、ＣＭＰ処理などによる平坦化処理を行って、一対の電極１０４が露出するまで絶縁膜を研磨する。（図３（Ｂ）参照。）。
次に、露出した一対の電極１０４に対して、ハロゲン化処理を行う。ハロゲン化処理は、ハロゲン元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三フッ化窒素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマＣＶＤ装置などを用いてプラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。また、ハロゲン元素を含む液体に浸漬させて行ってもよい。
一対の電極１０４に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化物半導体膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。
該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素および水分など）の濃度を低減し、欠陥密度を低減することができる。
加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気および乾燥空気雰囲気を１種、または２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処理の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸素欠損密度を低減することができる。
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる。
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減することができる。
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度および窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コストであるため量産に適している。
次に、酸化物半導体膜を加工して酸化物半導体膜１０６を形成する（図３（Ｃ）参照。）。
次に、ゲート絶縁膜１０８を成膜する。ゲート絶縁膜１０８は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
次に、導電膜を成膜する。導電膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
次に、導電膜を加工してゲート電極１１０を形成する（図４（Ａ）参照。）。
次に、ゲート電極１１０をマスクとして、酸化物半導体膜１０６に酸化物半導体膜を低抵抗化する不純物を添加し、低抵抗領域１０６ｂを形成する（図４（Ｂ）参照。）。なお、酸化物半導体膜を低抵抗化する不純物の添加されない領域は高抵抗領域１０６ａとなる。
酸化物半導体膜を低抵抗化する不純物として、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後に、不活性雰囲気または減圧雰囲気にて加熱処理を行ってもよい。
次に、層間絶縁膜１１２を成膜する（図４（Ｃ）参照。）。層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、ＣＶＤ法またはスパッタリング法を用いると好ましい。
また、特に図示しないが、層間絶縁膜１１２およびゲート絶縁膜１０８を加工して一対の電極１０４を露出させ、一対の電極１０４と接続する配線を設けてもよい。また、層間絶縁膜１１２上に樹脂膜を設けても構わない。
以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することができる。それによって、オン特性の優れたトランジスタを提供することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタと異なる構造のトランジスタおよびその作製方法について図５および図６を用いて説明する。
図５は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図である。図５（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図５（Ｂ）に示す。なお、図５（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜２１２およびゲート絶縁膜２０８などを省略して示す。
図５（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられたゲート電極２１０と、ゲート電極２１０上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８上に設けられた一対の電極２０４と、ゲート絶縁膜２０８を介してゲート電極２１０と重畳する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極上に設けられた層間絶縁膜２１２と、を有する。なお、下地絶縁膜２０２を設けない構造としても構わない。
一対の電極２０４において、一対の電極２０４および酸化物半導体膜２０６の界面近傍にハロゲン元素を含む。例えば、フッ素または塩素を含む。このように、一対の電極２０４の表面を強い結合（金属−フッ素結合など）とすることによって、一対の電極２０４と酸化物半導体膜２０６との反応を抑制し、異層の形成を抑えることが可能となる。そのため、異層の形成による抵抗成分の発生を抑制でき、一対の電極２０４と酸化物半導体膜２０６との接触抵抗を低減させることができる。また同時に、酸化物半導体膜２０６から一対の電極２０４への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜２０６中の酸素欠損の形成を抑制することができる。
なお、各層の材料は、実施の形態１と同様にすることができる。
次に、図５（Ｂ）に示したトランジスタの作製方法について図６を用いて説明する。
まず、基板１００上に下地絶縁膜２０２を成膜する。なお、基板１００によっては、下地絶縁膜２０２を設けなくても構わない。
次に、下地絶縁膜２０２上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用いると好ましい。
次に、導電膜を加工してゲート電極２１０を形成する。なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
次に、ゲート絶縁膜２０８を成膜する。ゲート絶縁膜２０８は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい（図６（Ａ）参照。）。
次に、ゲート絶縁膜２０８上に導電膜を成膜する。導電膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
次に、導電膜を加工して一対の電極２０４を形成する（図６（Ｂ）参照。）。
次に、一対の電極２０４に対して、ハロゲン化処理を行う。ハロゲン化処理は、ハロゲン元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三フッ化窒素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマＣＶＤ装置などを用いてプラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。
一対の電極２０４に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化物半導体膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。
該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素および水分など）の濃度を低減し、欠陥密度を低減することができる。加熱処理は、実施の形態１と同様に行うことができる。
次に、酸化物半導体膜を加工して酸化物半導体膜２０６を形成する。
次に、層間絶縁膜２１２を成膜する（図６（Ｃ）参照。）。層間絶縁膜２１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、ＣＶＤ法またはスパッタリング法を用いると好ましい。
また、特に図示しないが、層間絶縁膜２１２を加工して一対の電極２０４を露出させ、一対の電極２０４と接続する配線を設けてもよい。また、層間絶縁膜２１２上に樹脂膜を設けても構わない。
以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することができる。それによって、オン特性の優れたトランジスタを提供することができる。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１または実施の形態２で示したトランジスタを適用することができる。
まずは、実施の形態１または実施の形態２で示したトランジスタを適用した揮発性メモリについて図７を用いて説明する。
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図７（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図７（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値のメモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１または実施の形態２で示したトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタをＤＲＡＭに適用すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリを得ることができる。
また、実施の形態１または実施の形態２で示したオン特性の優れたトランジスタを適用することで、キャパシタＣへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装置を得ることができる。
次に、実施の形態１または実施の形態２で示したトランジスタを適用した不揮発性メモリについて図８を用いて説明する。
図８（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図８（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
ここで、トランジスタＴｒ＿１に実施の形態１または実施の形態２で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
なお、トランジスタＴｒ＿２に、実施の形態１または実施の形態２で示したトランジスタを適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジスタを用いた半導体記憶装置は高速動作が可能となる。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高速動作が可能な半導体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１または実施の形態２で示したトランジスタまたは実施の形態３に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に示す半導体記憶装置を用いることができる。
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）および図９（Ｃ）の回路の説明を行う。
図９（Ｂ）および図９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１または実施の形態２に示すトランジスタ用いた構成の一例を示す。
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図９（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｅｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示すトランジスタ、半導体記憶装置およびＣＰＵの一種以上を含む電子機器の例について説明する。
図１０（Ａ）は携帯型情報端末である。図１０（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
図１０（Ｂ）は、ディスプレイである。図１０（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。
図１０（Ｃ）は、デジタルスチルカメラである。図１０（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。
図１０（Ｄ）は２つ折り可能な携帯情報端末である。図１０（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。
表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様を用いることで、電子機器の性能を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１００ 基板
１０２ 下地絶縁膜
１０４ 一対の電極
１０６ 酸化物半導体膜
１０６ａ 高抵抗領域
１０６ｂ 低抵抗領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１２ 層間絶縁膜
２０２ 下地絶縁膜
２０４ 一対の電極
２０６ 酸化物半導体膜
２０６ａ 高抵抗領域
２０６ｂ 低抵抗領域
２０８ ゲート絶縁膜
２１０ ゲート電極
２１２ 層間絶縁膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (6)

  1. 絶縁表面上の一対の電極と、
    前記一対の電極と接して設けられる酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記一対の電極において、前記酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置。
  2. 絶縁表面上のゲート電極と、
    前記ゲート電極上のゲート絶縁膜と、
    前記ゲート絶縁膜上の一対の電極と、
    前記一対の電極と接して設けられる酸化物半導体膜と、を有し、
    前記一対の電極において、前記酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記ハロゲン元素はフッ素であることを特徴とする半導体装置。
  4. 絶縁表面上に一対の電極を形成し、
    前記一対の電極に対してハロゲン化処理を行った後、前記一対の電極と接する酸化物半導体膜を形成し、
    前記酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
  5. 絶縁表面上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に一対の電極を形成し、
    前記一対の電極に対してハロゲン化処理を行った後、前記一対の電極と接する酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
  6. 請求項４または請求項５において、
    前記ハロゲン化処理は、フッ素を含む雰囲気におけるプラズマ処理であることを特徴とする半導体装置の作製方法。
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