JP2012253195A5 - - Google Patents

Claims (18)

1. 上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
   前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
   前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
   多層配線基板。
2. 前記誘電層は、前記機能領域と前記周辺領域との共通層として設けられている
   請求項１記載の多層配線基板。
3. 前記係留部が、外形線に沿って設けられている
   請求項１または２記載の多層配線基板。
4. 前記周辺領域に貫通孔が設けられており、
   前記係留部は、前記貫通孔を囲んで設けられている
   請求項１ないし３のいずれか１項に記載の多層配線基板。
5. 前記係留部は、上部導電層および下部導電層の間に前記誘電層を有し、前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
   請求項１ないし４のいずれか１項に記載の多層配線基板。
6. 金属箔の表面の一部のラフネスを悪化させる工程と、
   前記金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
   前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
   前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
   を含む多層配線基板の製造方法。
7. 前記金属箔の表面の一部のラフネスを悪化させる工程の前に、前記金属箔の表面のうち少なくとも前記下部電極となる領域のラフネスを改善させる工程を含む
   請求項６記載の多層配線基板の製造方法。
8. 前記ラフネスを悪化させる手法として、レーザ加工を用いる
   請求項６または７記載の多層配線基板の製造方法。
9. 前記ラフネスを悪化させる手法として、薬液による粗化処理を用いる
   請求項６または７記載の多層配線基板の製造方法。
10. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    レーザ加工により前記金属箔または前記導電材料層の前記誘電層に接する面の一部のラフネスを悪化させる工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記ラフネスを悪化させた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
    を含む多層配線基板の製造方法。
11. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    レーザ加工により前記係留部における前記下部導電層または前記導電材料層の前記誘電層に接する面のラフネスを悪化させる工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成する工程と
    を含む多層配線基板の製造方法。
12. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
    レーザ加工により前記係留部における前記上部導電層または前記下部導電層の前記誘電層に接する面のラフネスを悪化させる工程と
    を含む多層配線基板の製造方法。
13. 上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
    前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
    前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
    多層配線基板。
14. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    レーザ加工により前記金属箔と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記金属箔と前記導電材料層とを物理的につなげた領域に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
    を含む多層配線基板の製造方法。
15. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    レーザ加工により前記係留部における前記下部導電層と前記導電材料層とを、前記誘電層を貫通して物理的につなげる工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と
    を含む多層配線基板の製造方法。
16. 金属箔の表面に誘電層および導電材料層をこの順に積層する工程と、
    前記金属箔を成形することにより、薄膜キャパシタの下部電極を形成すると共に、前記誘電層および下部導電層が積層された係留部を形成する工程と、
    前記導電材料層を成形することにより、前記薄膜キャパシタの上部電極を形成すると共に、前記係留部に上部導電層を形成する工程と、
    レーザ加工により前記係留部における前記上部導電層と前記下部導電層とを、前記誘電層を貫通して物理的につなげる工程と
    を含む多層配線基板の製造方法。
17. チップおよび多層配線基板を備え、
    前記多層配線基板は、
    上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
    前記周辺領域の少なくとも一部に、前記誘電層および導電層が積層された係留部が設けられ、
    前記導電層の前記誘電層に接する面のラフネスが、前記上部電極または前記下部電極の前記誘電層に接する面のラフネスよりも大きい
    半導体装置。
18. チップおよび多層配線基板を備え、
    前記多層配線基板は、
    上部電極および下部電極の間に誘電層を有する薄膜キャパシタを備えた機能領域と、前記機能領域以外の周辺領域とを有し、
    前記周辺領域の少なくとも一部に、上部導電層および下部導電層の間に前記誘電層を有する係留部が設けられ、
    前記上部導電層と前記下部導電層とが、前記誘電層を貫通して物理的につながっている
    半導体装置。