JP2012248265A - メモリ装置のリフレッシュ方法、リフレッシュアドレス生成器及びメモリ装置 - Google Patents

メモリ装置のリフレッシュ方法、リフレッシュアドレス生成器及びメモリ装置 Download PDF

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Abstract

【課題】メモリ装置のリフレッシュ方法、リフレッシュアドレス生成器及びメモリ装置を提供する。
【解決手段】リフレッシュレバレッジングを利用してメモリ装置をリフレッシュするように、リフレッシュアドレスがリフレッシュ周期で生成される。リフレッシュアドレスが第２アドレスの時、第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルに対するリフレッシュが実行される。リフレッシュアドレスが第３アドレスの時、第１ストロングセルまたは、第３アドレスを有する第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行される。メモリ容量が減少するように、第１、第２及び第３アドレスうち、ただ１つに対するアドレス情報が保存される。他の実施形態において、リフレッシュレバレッジングを実行するように、リフレッシュアドレスが少なくとも１つの所定のアドレスの時、フラグによってウィークセル、第１ストロングセルまたは、第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行される。
【選択図】 図１

Description

本発明はメモリ装置でのリフレッシュの実行に係り、ウィークメモリセルのために複数のストロングメモリセルを利用するリフレッシュレバレッジング（ｌｅｖｅｒａｇｉｎｇ）に関する。
動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）のような揮発性メモリ装置は保存されたデータを維持するためにリフレッシュ動作を実行する。揮発性メモリ装置のメモリセルがリフレッシュ動作のリフレッシュ周期より短い保持時間（Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ）を有する場合、メモリセルを含むメモリセルローは、冗長セル（Ｒｅｄｕｎｄａｎｃｙ Ｃｅｌｌ）ローに交替しなければならない。
一方、メモリセルのサイズが減少することによって、リフレッシュ周期より短い保持時間を有するメモリセルの数が増加し、これに伴って、リダンダンシセルの数を増加させなければならないという問題がある。しかし、リダンダンシセルの数を増加させると、揮発性メモリ装置のサイズ及び複雑度を増加させる。
特開２００６−３３８７５９号公報 米国特許第７，０９５，６６９号公報 韓国特許第０６８９６０８号公報
本発明の一目的は消費電力を増加させずに、リダンダンシセルの数を減少させることのできるメモリ装置のリフレッシュ方法を提供することにある。
本発明の他の目的は消費電力を増加させずに、リダンダンシセルの数を減少させることのできるリフレッシュアドレス生成器を提供することにある。
本発明のまた他の目的は消費電力を増加させずに、リダンダンシセルの数を減少させることのできるメモリ装置を提供することにある。
前記一目的を達成するために、本発明の実施形態に係るメモリ装置のリフレッシュ方法において、リフレッシュアドレスがリフレッシュ周期で生成される。前記リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルに対するリフレッシュが実行される。前記リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行される。前記第１、第２及び第３アドレスのうち、ただ１つに対するアドレス情報が保存される。
一実施形態において、前記第１、第２及び第３アドレスのうち、いずれか１つだけが保存され、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは前記保存されたアドレスとの所定のビット関係によって決定できる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間、１回リフレッシュされ、前記ウィークセルは１つのリフレッシュ周期の間、複数回、リフレッシュできる。
一実施形態において、前記リフレッシュアドレスが前記第２及び第３アドレスのうちの１つであるかを決定するために前記リフレッシュアドレスと前記アドレス情報とを比較することができる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することができる。
一実施形態において、前記リフレッシュアドレスが前記第３アドレスの時、フラグによって前記第１ストロングセルまたは前記第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行することができる。
一実施形態において、前記第１アドレスと前記第２アドレスは最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは最下位ビットだけが互いに異なることができる。
一実施形態において、前記第１、第２及び第３アドレスの各々は、ローアドレスであり、前記リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュを実行し、前記リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュを実行することができる。
一実施形態において、前記第１アドレスと前記第２アドレスは、最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは前記最上位ビットを除いた他の１つのビットだけが互いに異なることができる。
一実施形態において、前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプール（ｐｏｏｌ）から選択できる。
一実施形態において、前記リフレッシュアドレスが前記第２アドレスの時、フラグによって前記ウィークセルまたは前記第１ストロングセルのうち、いずれか１つに対するリフレッシュを実行し、前記リフレッシュアドレスが前記第３アドレスの時、前記フラグによって前記ウィークセルまたは前記第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行することができる。
一実施形態において、前記リフレッシュアドレスが前記第２アドレスの時、選択されたメモリバンクにおいて前記第１ストロングセルの代わりに前記第１アドレスを有する前記ウィークセルに対するリフレッシュを実行し、選択されなかったメモリバンクにおいて前記第２アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記リフレッシュアドレスが前記第３アドレスの時、前記選択されたメモリバンクにおいて前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行し、前記選択されなかったメモリバンクにおいて前記第３アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行されることができる。
一実施形態において、前記リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記複数の第２アドレスを有するそれぞれのメモリセルまたは前記複数の第３アドレスを有するそれぞれのメモリセルのうち、いずれか１つに対するリフレッシュを実行することができる。
一実施形態において、前記リフレッシュアドレスが前記第３アドレスの時、前記複数の第２アドレスを有するそれぞれのメモリセルまたは、前記第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行されることができる。
一実施形態において、前記リフレッシュアドレスと比較される前記複数の第２アドレスを保存することができる。
一実施形態において、前記リフレッシュアドレスが前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクにおいて前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行することができる。
前記一目的を達成するために、本発明の実施形態に係るメモリ装置のリフレッシュ方法で、リフレッシュアドレスがリフレッシュ周期で生成される。前記リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルに対するリフレッシュが実行される。前記リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行される。前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択される。
前記他の目的を達成するために、本発明の実施形態に係るリフレッシュアドレス生成器はカウンタ、アドレス変更部及び保存部を含む。前記カウンタはリフレッシュ周期で最初リフレッシュアドレスを生成する。前記アドレス変更部は前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュできるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュできるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成する。前記保存部は前記第１、第２及び第３アドレスのうち、ただ１つに対するアドレス情報を保存する。
一実施形態において、前記保存部は前記第１、第２及び第３アドレスのうち、いずれか１つだけを保存し、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは前記保存されたアドレスとの所定のビット関係によって決定することができる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間に１回リフレッシュされ、前記アドレス変更部は、前記ウィークセルが１つのリフレッシュ周期の間、複数回、リフレッシュできるように、前記最初リフレッシュアドレスが前記第２アドレスの時、及び前記最初リフレッシュアドレスが前記第１アドレスの時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することができる。
一実施形態において、前記リフレッシュアドレス生成器は前記最初リフレッシュアドレスが前記第２及び第３アドレスのうち、いずれか１つであるかを決定するように、前記最初リフレッシュアドレスを前記アドレス情報と比較する比較部をさらに含むことができる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、フラグにより前記最終リフレッシュアドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記第１アドレスと前記第２アドレスは最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは最下位ビットだけが互いに異なることができる。
一実施形態において、前記第１、第２及び第３アドレスの各々はローアドレスであり、前記最初リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュを実行し、前記最初リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュを実行されることができる。
一実施形態において、前記第１アドレスと前記第２アドレスは最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは前記最上位ビットを除いた他の１つのビットだけが互いに異なることができる。
一実施形態において、前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第２アドレスの時、フラグにより前記最終リフレッシュアドレスとして前記第１及び第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが前記第３アドレスの時、前記フラグにより前記最終リフレッシュアドレスとして前記第１及び第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記保存部は少なくとも１つのメモリバンクに対するバンクアドレス情報を保存し、前記最初リフレッシュアドレスが前記第２アドレスの時、前記バンクアドレス情報によって指示される選択されたメモリバンクで前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行し、選択されなかったメモリバンクにおいて前記第２アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記最初リフレッシュアドレスが前記第３アドレスの時、前記選択されたメモリバンクにおいて前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行し、前記選択されなかったメモリバンクにおいて前記第３アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記複数の第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記保存部は、前記最初リフレッシュアドレスと比較される前記複数の第２アドレスを保存することができる。
一実施形態において、前記最初リフレッシュアドレスが前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクで前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行することができる。
前記他の目的を達成するために、本発明の実施形態に係るリフレッシュアドレス生成器は、カウンタ及びアドレス変更部を含む。前記カウンタはリフレッシュ周期で最初リフレッシュアドレスを生成する。前記アドレス変更部は前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成する。前記第３アドレスは前記第１及び第２アドレスのうち、少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択される。
前記他の目的を達成するために、本発明の実施形態に係るメモリ装置は、セルアレイ及び前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器を含む。前記リフレッシュアドレス生成器は、リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタ、前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセル、または、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部、並びに前記第１、第２及び第３アドレスのうち、ただ１つのみに対するアドレス情報を保存する保存部を含む。
一実施形態において、前記保存部は、前記第１、第２及び第３アドレスのうち、いずれか１つのみを保存し、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは、前記保存されたアドレスとの所定のビット関係によって決定することができる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間、１回リフレッシュされ、前記アドレス変更部は、前記ウィークセルが１つのリフレッシュ周期の間、複数回リフレッシュされるように、前記最初リフレッシュアドレスが前記第２アドレスの時、及び前記最初リフレッシュアドレスが前記第１アドレスの時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することができる。
一実施形態において、前記リフレッシュアドレス生成器は、前記最初リフレッシュアドレスが前記第２及び第３アドレスのうち、いずれか１つであるか、決定するように前記最初リフレッシュアドレスを前記アドレス情報と比較する比較部をさらに含むことができる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、フラグによって前記最終リフレッシュアドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記第１アドレスと前記第２アドレスは、最上位ビットのみが互いに異なり、前記第２アドレスと前記第３アドレスは最下位ビットのみが互いに異なることができる。
一実施形態において、前記第１、第２及び第３アドレス各々は、ローアドレスであり、前記最初リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュを実行し、前記最初リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは、前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュを実行することができる。
一実施形態において、前記第１アドレスと前記第２アドレスは、最上位ビットのみが互いに異なり、前記第２アドレスと前記第３アドレスは、前記最上位ビットを除いた他の１つのビットのみが互いに異なることができる。
一実施形態において、前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第２アドレスの時、フラグによって前記最終リフレッシュアドレスとして前記第１及び第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが前記第３アドレスの時、前記フラグによって前記最終リフレッシュアドレスとして前記第１及び第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記保存部は少なくとも１つのメモリバンクに対するバンクアドレス情報を保存し、前記最初リフレッシュアドレスが前記第２アドレスの時、前記バンクアドレス情報によって指示される選択されたメモリバンクで前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行し、選択されなかったメモリバンクで前記第２アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記最初リフレッシュアドレスが前記第３アドレスの時、前記選択されたメモリバンクで前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行し、前記選択されなかったメモリバンクで前記第３アドレスを有するメモリセルに対するリフレッシュを実行することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記複数の第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記第３アドレスのうち、いずれか１つを生成することができる。
一実施形態において、前記保存部は前記最初リフレッシュアドレスと比較される前記複数の第２アドレスを保存することができる。
一実施形態において、前記最初リフレッシュアドレスが前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクで前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行することができる。
前記他の目的を達成するために、本発明の実施形態に係るメモリ装置は、セルアレイ、及び、前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器を含む。前記リフレッシュアドレス生成器は、リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタ、及び、前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部を含む。前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択される。
前記一目的を達成するために、本発明の実施形態に係るメモリ装置のリフレッシュ方法であり、リフレッシュアドレスがリフレッシュ周期で生成される。前記リフレッシュアドレスが第２アドレスの時、フラグにより第１アドレスを有するウィークセルまたは、前記第２アドレスを有する第１ストロングセルに対するリフレッシュを実行する。前記リフレッシュアドレスが第３アドレスの時、前記フラグにより前記ウィークセルまたは、前記第３アドレスを有する第２ストロングセルに対するリフレッシュを実行する。
一実施形態において、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定レベルの時、前記第１ストロングセルに対するリフレッシュを実行し、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定レベルの時、前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定レベルの時、前記第２ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定レベルの時、前記第２ストロングセルに対するリフレッシュを実行することができる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間、１回リフレッシュされ、前記ウィークセルは１つのリフレッシュ周期の間、複数回リフレッシュされることができる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することができる。
前記他の目的を達成するために、本発明の実施形態に係るリフレッシュアドレス生成器は、カウンタ及びアドレス変更部を含む。前記カウンタはリフレッシュ周期で最初リフレッシュアドレスを生成する。前記アドレス変更部は、前記最初リフレッシュアドレスが第２アドレスの時フラグにより最終リフレッシュアドレスとしてウィークセルの第１アドレスまたは、第１ストロングセルの前記第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記フラグに従がって前記最終リフレッシュアドレスとして前記第１アドレスまたは第２ストロングセルの前記第３アドレスのうち、いずれか１つを生成する。前記最終リフレッシュアドレスに対応する前記ウィークセルまたは、前記第１及び第２ストロングセルのうち、いずれか１つがリフレッシュされる。
一実施形態において、前記アドレス変更部は、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定レベルの時、前記最終リフレッシュアドレスとして前記第２アドレスを生成し、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定レベルの時、前記最終リフレッシュアドレスとして前記第２アドレスの代わりに前記第１アドレスを生成し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定レベルの時、前記最終リフレッシュアドレスとして前記第３アドレスの代わりに前記第１アドレスを生成し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定レベルの時、前記最終リフレッシュアドレスとして前記第３アドレスを生成することができる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間、１回リフレッシュされ、前記ウィークセルは１つのリフレッシュ周期の間、複数回リフレッシュされることができる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することができる。
前記また他の目的を達成するために、本発明の実施形態に係るメモリ装置はセルアレイ、及び前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器を含む。前記リフレッシュアドレス生成器は、リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタ、及び前記最初リフレッシュアドレスが第２アドレスの時にフラグによって最終リフレッシュアドレスとしてウィークセルの第１アドレスまたは第１ストロングセルの前記第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記フラグによって前記最終リフレッシュアドレスとして前記第１アドレスまたは第２ストロングセルの前記第３アドレスのうち、いずれか１つを生成するアドレス変更部を含む。前記最終リフレッシュアドレスに対応する前記ウィークセル、または前記第１及び第２ストロングセルのうち、いずれか１つがリフレッシュされる。
一実施形態において、前記アドレス変更部は、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定レベルの時、前記最終リフレッシュアドレスとして前記第２アドレスを生成し、前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定レベルの時、前記最終リフレッシュアドレスとして前記第２アドレスの代わりに前記第１アドレスを生成し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定レベルの時、前記最終リフレッシュアドレスとして前記第３アドレスの代わりに前記第１アドレスを生成し、前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定レベルの時、前記最終リフレッシュアドレスとして前記第３アドレスを生成することができる。
一実施形態において、前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間、１回リフレッシュされ、前記ウィークセルは１つのリフレッシュ周期の間、複数回リフレッシュできる。
一実施形態において、前記ウィークセルは前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することができる。
本発明の実施形態に係るメモリ装置のリフレッシュ方法、リフレッシュアドレス生成器、及びメモリ装置はストロングセルの代わりにウィークセルをリフレッシュすることによって、リフレッシュ電流及びリフレッシュ電力の増加なしでウィークセルをリフレッシュ周期より短い所定の周期でリフレッシュすることができる。
また、本発明の実施形態に係るメモリ装置のリフレッシュ方法、リフレッシュアドレス生成器、及びメモリ装置は、ウィークセルをリフレッシュ周期より短い所定の周期でリフレッシュすることでよって、リダンダンシセルに交替されるべきメモリセルの数を減少させることができる。
本発明の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 各メモリセルローに含まれたメモリセルのうち最小保持時間を有するメモリセルの保持時間（Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ）によるメモリセルローの分布を示す図面。 本発明の実施形態に係る図１のリフレッシュ方法により実行されるメモリセルローのリフレッシュの一例を説明するためのタイミング図。 本発明の実施形態に係るリフレッシュレバレッジングを実行する本発明の実施形態に係る揮発性メモリ装置を示すブロック図。 図４の揮発性メモリ装置に含まれた本発明の実施形態に係るリフレッシュアドレス生成器を示すブロック図。 本発明の一実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 本発明の一実施形態に係る図６のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー、及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図。 本発明の一実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図面。 図６のリフレッシュ方法を実行するための本発明の一実施形態に係るリフレッシュアドレス生成器を示す図。 本発明の一実施形態に係る図６のリフレッシュ方法がバーストリフレッシュに適用される一例を示すタイミング図。 本発明の他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 本発明の他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図。 図１１のリフレッシュ方法を実行するための本発明の他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図。 図１４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図。 図１４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 本発明のまた他の実施形態に係る図１９のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図。 図１９のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図。 図１９のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 図２４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 図２４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャート。 本発明のまた他の実施形態に係る図２７のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図。 本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図。 図２７のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図。 本発明のまた他の実施形態に係る図２７のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの他の例を説明するためのタイミング図。 本発明のまた他の実施形態に係る図２７のリフレッシュ方法がバーストリフレッシュに適用されることの例を示すタイミング図。 図４の揮発性メモリ装置に含まれた本発明の他の実施形態に係るリフレッシュアドレス生成器を示すブロック図。 本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器の一例を示す図。 本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器の他の例を示す図。 本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器のまた他の例を示す図。 本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器のまた他の例を示す図。 本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置を含むメモリモジュールを示す図。 本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図。 本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置をコンピューティングシステムに応用した例を示すブロック図。
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一または類似する参照符号を使用する。
図１は本発明の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。
図１を参照すれば、揮発性メモリ装置がターン−オンされると、リフレッシュ動作が開始される（Ｓ１１０）。例えば、パワー−アップシークエンスが完了した後、または、パワーダウンモードが終了した後、リフレッシュ動作を開始することができる。実施形態により、リフレッシュ動作は、実質的に周期的に印加されるリフレッシュコマンド（ＲＥＦ）に応答してリフレッシュローアドレスを生成して、リフレッシュローアドレスに対応するメモリセルローをリフレッシュするオートリフレッシュ動作や、セルフリフレッシュ進入コマンドＳＲＥに応答してセルフリフレッシュモードに進入し、セルフリフレッシュモードでビルト−インタイマを利用してメモリセルローを周期的にリフレッシュするセルフリフレッシュ動作とすることができる。また、実施形態により、リフレッシュ動作は、リフレッシュサイクルが所定の周期的なリフレッシュ間隔（ｔＲＥＦＩ）を有する分散リフレッシュ（Ｄｉｓｔｒｉｂｕｔｅｄ Ｒｅｆｒｅｓｈ）を実行したり、複数のリフレッシュサイクルが連続するバーストリフレッシュ（Ｂｕｒｓｔ Ｒｅｆｒｅｓｈ）を実行したりすることができる。
リフレッシュ動作が開始されると、少なくとも１つのウィークセルローは、リフレッシュ周期より短い第１周期でリフレッシュされ（Ｓ１３０）、少なくとも２つのストロングセルローはリフレッシュ周期より長い第２周期でリフレッシュされる（Ｓ１７０）。ここで、各ウィークセルローはリフレッシュ周期より短い第１保持時間（Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ）を有する少なくとも１つのメモリセルを含むメモリセルのローを示し、各ストロングセルローはリフレッシュ周期より長い第２保持時間を有するメモリセルのみを含むメモリセルのローを示す。また、リフレッシュ周期は揮発性メモリ装置の標準によって定義される周期として、例えば、６４ｍｓ、３２ｍｓなどでありうる。例えば、第１保持時間はリフレッシュ周期より短くてリフレッシュ周期の半分より長くすることができ、第２保持時間はリフレッシュ周期の２倍より長くすることもできる。この場合、各ウィークセルローに対する第１周期はリフレッシュ周期の半分に相当させ、各ストロングセルローに対する第２周期は前記リフレッシュ周期の２倍に相当させることができる。
各ウィークセルローは、少なくとも２つのストロングセルローと関連し、毎リフレッシュ周期毎に関連したストロングセルローのうち、少なくとも１つの代わりにリフレッシュできる。一方、ウィークセルローをストロングセルローの代わりにリフレッシュさせるのは、「リフレッシュレバレッジング（Ｒｅｆｒｅｓｈ Ｌｅｖｅｒａｇｉｎｇ）」と呼ぶことができる。
一実施形態において、ウィークセルローは、第１及び第２ストロングセルローと関連し、リフレッシュカウンタによって第１ストロングセルローに対するリフレッシュローアドレスが生成されるごとに、第１ストロングセルローの代わりにウィークセルローをリフレッシュできる。また、リフレッシュカウンタによって第２ストロングセルローに対するリフレッシュローアドレスが生成されるごとに、第１ストロングセルロー及び第２ストロングセルローを交互にリフレッシュできる。これによって、ウィークセルローは、ウィークセルローに対するリフレッシュローアドレスが生成される時、及び第１ストロングセルローに対するリフレッシュローアドレスが生成される時、リフレッシュされるので、リフレッシュ周期の半分に相当する第１周期でリフレッシュできる。また、第１及び第２ストロングセルロー各々は、リフレッシュ周期の２倍に相当する第２周期でリフレッシュできる。
他の実施形態において、ウィークセルローは、奇数番目リフレッシュ周期で第１ストロングセルローの代わりにリフレッシュされ、偶数番目リフレッシュ周期で第２ストロングセルローの代わりにリフレッシュできる。これによって、ウィークセルローはリフレッシュ周期ごとに２回リフレッシュできる。また、第１及び第２ストロングセルローの各々は２回のリフレッシュ周期ごとに１回ずつリフレッシュできる。
ウィークセルロー及びストロングセルローを除いたメモリセルローは、リフレッシュ周期でリフレッシュされる（Ｓ１５０）。即ち、一般的なメモリセルローは、揮発性メモリ装置の標準で定義されたリフレッシュ周期でリフレッシュできる。ここで、各メモリセルローは、１つのワードラインに連結されたメモリセルのローを示す。
一方、本発明は各々１つのワードラインに連結されたメモリセルのローに対して説明するが、本発明はリフレッシュ周期より短い保持時間を有するウィークメモリセルを有するメモリセルの任意のグループ及びリフレッシュ周期より長い保持時間を有するメモリセルの任意の第１及び第２グループに適用することができる。例えば、本発明は、リフレッシュ周期より短い保持時間を有するウィークメモリセル及びリフレッシュ周期より長い保持時間を有する第１及び第２ストロングメモリセルに適用することができる。
上述通り、本発明の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、各ウィークセルローがストロングセルローのうち、少なくとも１つの代わりにリフレッシュされるので、１つのリフレッシュ周期の間、実行される全体リフレッシュの数が増加しない。これによって、オートリフレッシュ電流（ＩＤＤ５）または、セルフリフレッシュ電流（ＩＤＤ６）の増加なしで、また、リフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。また、本発明の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、ウィークセルローのリフレッシュ周期をウィークセルローの保持時間以下に減少させることによって、ウィークセルローがリダンダンシセルローに代替されないこともある。これによって、揮発性メモリ装置のリダンダンシセルアレイ及びリダンダンシ回路のサイズを減少させることができる。
図２は各メモリセルローに含まれたメモリセルのうち、最小保持時間を有するメモリセルの保持時間に係るメモリセルローの分布を示す図であり、図３は本発明の実施形態に係る図１のリフレッシュ方法により実行されるメモリセルローのリフレッシュの一例を説明するためのタイミング図である。
図２及び図３を参照すれば、揮発性メモリ装置の標準で定義されたリフレッシュ周期（ＲＰ）より短くて第１周期Ｐ１より長いか、または、同じ最小保持時間を有するメモリセルローはウィークセルロー２０１と設定することができる。ウィークセルロー２０１に対するリフレッシュ２１０は第１周期Ｐ１で実行することができる。これによって、ウィークセルロー２０１が最小保持時間より短い第１周期Ｐ１でリフレッシュされるので、ウィークセルロー２０１は、リダンダンシセルローに代替されないこともある。
各ウィークセルロー２０１ごとに少なくとも２つのメモリセルローがストロングセルロー２０２、２０３と設定される。一方、第２周期Ｐ２より長いか、または、同じ最小保持時間を有するメモリセルローがストロングセルロー２０２、２０３と設定することができる。ストロングセルロー２０２、２０３は、リフレッシュ周期（ＲＰ）より長い第２周期Ｐ２でリフレッシュされてもデータを保持することがあるので、リフレッシュの一部２３０のみがストロングセルロー２０２、２０３に対して実行され、残りリフレッシュはウィークセルロー２０１に対して実行することができる。一方、図２に図示したように、大部分のメモリセルローは第２周期Ｐ２（例えば、リフレッシュ周期（ＲＰ）の２倍）より長いか、または、同じ最小保持時間を有することができる。これに従って、製造工程の一部としてのテスト過程の間、ウィークセルロー２０１が検索されると、ウィークセルロー２０１に相応対応するストロングセルロー２０２、２０３は任意の方式で決定することができる。
リフレッシュ周期（ＲＰ）より長いか、または、同じ最小保持時間を有するメモリセルローのうち、ストロングセルロー２０２、２０３を除いたメモリセルローは、揮発性メモリ装置の標準で定義されたリフレッシュ周期（ＲＰ）でリフレッシュできる。即ち、リフレッシュカウンタによって各メモリセルローに対するリフレッシュローアドレスが生成される時、メモリセルローに対するリフレッシュ２２０をリフレッシュ周期（ＲＰ）で実行することができる。
一実施形態において、第１周期Ｐ１より短い最小保持時間を有するメモリセルローは、リダンダンシセルローに代替されることができる。他の実施形態において、第１周期Ｐ１より短い最小保持時間を有するメモリセルローが存在する場合、メモリセルローを少なくとも３つのストロングセルローと関連させることによって、メモリセルローのリフレッシュ周期を最小保持時間以下に減少させることができる。これによって、メモリセルローはリダンダンシセルローに代替されなくてもデータを保持することができる。
図４は本発明の実施形態に係るリフレッシュレバレッジングを実行する本発明の実施形態に係る揮発性メモリ装置を示すブロック図である。
図４を参照すれば、揮発性メモリ装置３００は制御ロジック３１０、アドレスレジスタ３２０、バンク制御ロジック３３０、ローアドレスマルチプレクサ３４０、コラムアドレスラッチ３５０、ローデコーダ、コラムデコーダ、メモリセルアレイ、センスアンプ部、入出力ゲーティング回路３９０、データ入出力バッファ３９５、及びリフレッシュアドレス生成器４００を含む。メモリセルアレイは、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄを含むことができる。また、ローデコーダは、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄに各々連結された第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄを含み、コラムデコーダは、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄに各々連結された第１〜第４バンクコラムデコーダ３７０ａ、３７０ｂ、３７０ｃ、３７０ｄを含み、センスアンプ部は、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄに各々連結された第１〜第４バンクセンスアンプ３８５ａ、３８５ｂ、３８５ｃ、３８５ｄを含むことができる。第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄ）、第１〜第４バンクセンスアンプ３８５ａ、３８５ｂ、３８５ｃ、３８５ｄ、第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄ及び第１〜第４バンクコラムデコーダ３７０ａ、３７０ｂ、３７０ｃ、３７０ｄは、第１〜第４バンクを各々構成することができる。図４には４つのバンクを含む揮発性メモリ装置３００の例が図示されているが、実施形態に従がって、揮発性メモリ装置３００は任意の数のバンクを含むことができる。
また、実施形態により、揮発性メモリ装置３００は、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭ、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）または、リフレッシュ動作が必要な任意の揮発性メモリ装置であってもよい。
アドレスレジスタ３２０は、メモリコントローラ（図示せず）からバンクアドレスＢＡＮＫ＿ＡＤＤＲ、ローアドレスＲＯＷ＿ＡＤＤＲ、及びコラムアドレスＣＯＬ＿ＡＤＤＲを含むアドレスＡＤＤＲを受信することができる。アドレスレジスタ３２０は、受信したバンクアドレスＢＡＮＫ＿ＡＤＤＲをバンク制御ロジック３３０に提供し、受信したローアドレスＲＯＷ＿ＡＤＤＲをローアドレスマルチプレクサ３４０に提供し、受信したコラムアドレスＣＯＬ＿ＡＤＤＲをコラムアドレスラッチ３５０に提供することができる。
バンク制御ロジック３３０は、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答してバンク制御信号を生成することができる。バンク制御信号に応答して、第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクローデコーダが活性化し、第１〜第４バンクコラムデコーダ３７０ａ、３７０ｂ、３７０ｃ、３７０ｄのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクコラムデコーダが活性化することができる。
ローアドレスマルチプレクサ３４０は、アドレスレジスタ３２０からローアドレスＲＯＷ＿ＡＤＤＲを受信し、リフレッシュアドレス生成器４００からリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲを受信することができる。ローアドレスマルチプレクサ３４０は、ローアドレスＲＯＷ＿ＡＤＤＲまたは、リフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲを選択的に出力することができる。ローアドレスマルチプレクサ３４０から出力されたローアドレスは第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄに各々印加されることができる。
第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄのうち、バンク制御ロジック３３０によって活性化したバンクローデコーダは、ローアドレスマルチプレクサ３４０から出力されたローアドレスをデコーディングしてローアドレスに対応するワードラインを活性化することができる。例えば、活性化したバンクローデコーダは、ローアドレスに対応するワードラインにワードライン駆動電圧を印加することができる。
コラムアドレスラッチ３５０は、アドレスレジスタ３２０からコラムアドレスＣＯＬ＿ＡＤＤＲを受信し、受信したコラムアドレスＣＯＬ＿ＡＤＤＲを一時的に保存することができる。また、コラムアドレスラッチ３５０は、バーストモードにおいて、受信したコラムアドレスＣＯＬ＿ＡＤＤＲを徐々に増加させることができる。コラムアドレスラッチ３５０は、一時的に保存、または、徐々に増加したコラムアドレスＣＯＬ＿ＡＤＤＲを第１〜第４バンクコラムデコーダ３７０ａ、３７０ｂ、３７０ｃ、３７０ｄに各々印加することができる。
第１〜第４バンクコラムデコーダ３７０ａ、３７０ｂ、３７０ｃ、３７０ｄのうち、バンク制御ロジック３３０により活性化したバンクコラムデコーダは入出力ゲーティング回路３９０を通じてバンクアドレスＢＡＮＫ＿ＡＤＤＲ及びコラムアドレスＣＯＬ＿ＡＤＤＲに対応するセンスアンプを活性化させることができる。
入出力ゲーティング回路３９０は、入出力データをゲーティングする回路と共に、入力データマスクロジック、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄから出力されたデータを保存するための読み出しデータラッチ、及び第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄにデータを記入するための記入ドライバを含むことができる。
第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄのうち、いずれか１つのバンクアレイから読出されたデータＤＱは、１つのバンクアレイに対応するセンスアンプによって感知され、読み出しデータラッチに保存することができる。読み出しデータラッチに保存されたデータＤＱは、データ入出力バッファ３９５を通じてメモリコントローラに提供することができる。第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄのうち、いずれか１つのバンクアレイに記入されるデータＤＱは、メモリコントローラからデータ入出力バッファ３９５に提供されることができる。データ入出力バッファ３９５に提供されたデータＤＱは、記入ドライバを介して１つのバンクアレイに記入することができる。
制御ロジック３１０は、揮発性メモリ装置３００の動作を制御することができる。例えば、制御ロジック３１０は、揮発性メモリ装置３００が記入動作または読み出し動作を遂行するように制御信号を生成することができる。制御ロジック３１０は前記メモリコントローラから受信されるコマンドＣＭＤをデコーディングするコマンドデコーダ３１１及び揮発性メモリ装置３００の動作モードを設定するためのモードレジスタ３１２を含むことができる。例えば、コマンドデコーダ３１１は、記入イネーブル信号（／ＷＥ）、ローアドレスストロボ信号（／ＲＡＳ）、コラムアドレスストロボ信号（／ＣＡＳ）、チップ選択信号（／ＣＳ）などをデコーディングしてコマンドＣＭＤに対応する前記制御信号を生成することができる。また、制御ロジック３１０は、同期方式で揮発性メモリ装置３００を駆動するためのクロック信号（ＣＬＫ）及びクロックイネーブル信号（／ＣＫＥ）をさらに受信することができる。また、制御ロジック３１０は、リフレッシュコマンド（ＲＥＦ）に応答してリフレッシュアドレス生成器４００がオートリフレッシュ動作を実行するように制御したり、セルフリフレッシュ進入コマンドＳＲＥに応答してリフレッシュアドレス生成器４００がセルフリフレッシュ動作を実行するように制御することができる。
リフレッシュアドレス生成器４００はリフレッシュローアドレスを生成し、リフレッシュローアドレスをストロングセルローアドレスに比べて、リフレッシュローアドレスがストロングセルローアドレスに一致する場合、リフレッシュローアドレスをウィークセルローアドレスに変更することができる。これに従って、第１〜第４バンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄの各々にストロングセルローアドレスの代わりにウィークセルローアドレスが印加され、第１〜第４バンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄの各々で、ストロングセルローアドレスに対応するストロングセルローの代わりにウィークセルローアドレスに対応するウィークセルローがリフレッシュできる。即ち、ウィークセルローは、リフレッシュ周期ごとに、ウィークセルローアドレスが生成される時、及びストロングセルローアドレスが生成される時、リフレッシュできる。一実施形態において、ストロングセルローアドレスが生成される時、少なくとも１つの選択されたバンクのみにウィークセルローアドレスが印加され、他のバンクにはストロングセルローアドレスを印加することができる。この場合、選択されたバンクのみでウィークセルローがストロングセルローの代わりにリフレッシュされ、他のバンクではストロングセルローがリフレッシュできる。
これに従って、本発明の実施形態に係る揮発性メモリ装置３００は、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。また、本発明の実施形態に係る揮発性メモリ装置３００において、リダンダンシセルアレイ及びリダンダンシ回路のサイズを減少させることができる。
図５は図４の揮発性メモリ装置に含まれた本発明の実施形態に係るリフレッシュアドレス生成器を示すブロック図である。
図５を参照すれば、リフレッシュアドレス生成器４００は、アドレス保存部４１０、リフレッシュカウンタ４３０、比較部４５０及びアドレス変換部４７０を含む。
アドレス保存部４１０は、少なくとも１つのウィークセルローに対するアドレス情報ＡＤＤＲ＿ＩＮＦＯを保存することができる。アドレス保存部４１０に保存されたアドレス情報ＡＤＤＲ＿ＩＮＦＯの数は、メモリセルアレイに含まれたウィークセルローの数に対応させることができる。アドレス保存部４１０は、各ウィークセルローに対しウィークセルローのウィークセルローアドレスまたは、ウィークセルローアドレスと関連した２つ以上のストロングセルローアドレスのうち、少なくとも１つに対するアドレス情報ＡＤＤＲ＿ＩＮＦＯを保存することができる。一実施形態において、アドレス保存部４１０は、ウィークセルローアドレス及びストロングセルローアドレスのうち、ただ１つのみに対するアドレス情報ＡＤＤＲ＿ＩＮＦＯを保存することができる。この場合、保存されなかったウィークセルローアドレス及びストロングセルローアドレスは、保存されたアドレスとの所定のビット関係から決定することができる。
一実施形態において、アドレス情報ＡＤＤＲ＿ＩＮＦＯは、揮発性メモリ装置のパッケージング前にアドレス保存部４１０に保存することができる。他の実施形態において、アドレス情報ＡＤＤＲ＿ＩＮＦＯは、前記揮発性メモリ装置のパッケージング後、アドレス保存部４１０に保存されることができる。実施形態により、アドレス保存部４１０は、電気的プログラマブルフューズメモリ、レーザー−プログラマブルフューズメモリ、アンチ−フューズメモリ、ワン−タイムプログラマブルメモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置で具現することができる。
一実施形態において、アドレス保存部４１０に保存されたアドレス情報ＡＤＤＲ＿ＩＮＦＯは、ウィークセルローアドレス、または、ストロングセルローアドレスのうち、少なくとも１つを含むことができる。例えば、ウィークセルローアドレスは、第１及び第２ストロングセルローアドレスと関連することができ、アドレス保存部４１０は、第１ストロングセルローアドレスを保存することができる。他の実施形態において、アドレス保存部４１０に保存されたアドレス情報ＡＤＤＲ＿ＩＮＦＯは、ウィークセルローアドレス、第１ストロングセルローアドレス、及び／または、第２ストロングセルローアドレスに対し実行された所定の演算（例えば、ＸＯＲ演算）の結果を含むことができる。
リフレッシュカウンタ４３０は、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを生成することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、Ｎビット（Ｎは、２以上の自然数）を有することができる。例えば、リフレッシュカウンタ４３０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを徐々に増加させ、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスより大きくなった場合、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを最小ローアドレス（例えば、「０」）に初期化することができる。また、リフレッシュカウンタ４３０は、ストロングセルローのリフレッシュを制御するためのストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。リフレッシュカウンタ４３０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが初期化されるごとに、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルを変更することができる。一実施形態において、リフレッシュカウンタ４３０は、（Ｎ＋Ｍ）ビットカウンタ（Ｍは、１以上の自然数）で具現され、（Ｎ＋Ｍ）ビットカウンタで生成されたカウンティング信号の下位Ｎビットは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲとして活用され、カウンティング信号の上位Ｍビットは、ストロングセルフラグＳＴＲ＿ＦＬＡＧとして活用することができる。例えば、リフレッシュカウンタ４３０は、（Ｎ＋１）ビットカウンタで具現され、（Ｎ＋１）ビットカウンタで生成されるカウンティング信号の最上位ビットＭＳＢはストロングセルフラグＳＴＲ＿ＦＬＡＧとして活用することができる。
比較部４５０は、リフレッシュカウンタ４３０から受信したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲをアドレス保存部４１０から読み出ししたアドレス情報ＡＤＤＲ＿ＩＮＦＯと比較することができる。比較部４５０は、比較の結果及び／または、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいてマッチ信号（ＭＡＴＣＨ）を生成することができる。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスが一致する場合、比較部４５０は第１マッチ信号をアドレス変更部４７０に提供することができる。また、比較部４５０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第２ストロングセルローアドレスに比べて、比較の結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号を生成することができる。例えば、比較部４５０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスが一致して、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合、ロジックハイレベルの第２マッチ信号を出力することができる。
アドレス変換部４７０は、比較部４５０から提供されたマッチ信号（ＭＡＴＣＨ）に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更することができる。例えば、アドレス変換部４７０は、第１マッチ信号に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲをウィークセルローアドレスに変更でき、第２マッチ信号に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第１ストロングセルローアドレスに変更することができる。 実施形態に従って、アドレス変換部４７０は、アドレス保存部４１０から読み出ししたアドレス情報ＡＤＤＲ＿ＩＮＦＯに基づいてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更したり、または、所定のロジック演算を実行するロジックゲートを利用してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更することができる。
アドレス変換部４７０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲを出力することができる。変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲは、図４のローアドレスマルチプレクサ３４０を通じてバンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄに提供され、複数のバンクアレイ３８０ａ、３８０ｂ、３８０ｃ、３８０ｄで変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる。
上述した通り、本発明の実施形態に係るリフレッシュアドレス生成器４００は、リフレッシュカウンタ４３０がストロングセルローアドレスのうち、いずれか１つを生成する時、ウィークセルローアドレスを出力することによって、ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることができる。これによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図６は本発明の一実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。一実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、任意のメモリセルローがウィークセルローで判定されて前記ウィークセルローに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１は、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに決定することができる。
図６を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタが初期化されることができる（Ｓ５１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」に初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧをロジックローレベルに初期化することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲはＮ個（Ｎは２以上の自然数）のビットを有することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビットを比較することができる（Ｓ５２０）。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビットが一致しない場合（Ｓ５２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ５４０）。メモリセルローに対するリフレッシュが完了すれば、リフレッシュカウンタは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを「１」だけ増加させることができる（Ｓ５７０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビットが一致する場合（Ｓ５２０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最下位ビットＬＳＢと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢとを比較することができる（Ｓ５２５）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビットの比較（Ｓ５２０）及びリフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＬＳＢと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＬＳＢとの比較（Ｓ５２５）は、実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビット及び最下位ビットＬＳＢと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビット及び最下位ビットＬＳＢとが一致する場合（Ｓ５２５：はい）、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する場合、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１）の最上位ビットＭＳＢを反転させてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを生成することができる（Ｓ５５０）。また、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに基づいてウィークセルローがリフレッシュできる（Ｓ５５５）。ウィークセルローに対するリフレッシュが完了すれば、リフレッシュカウンタは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを「１」だけ増加させることができる（Ｓ５７０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＮ−１個の上位ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＮ−１個の上位ビットが一致し（Ｓ５２０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最下位ビットＬＳＢと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢとが一致しない場合（Ｓ５２５：いいえ）、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する場合、ストロングセルフラグＳＴＲ＿ＦＬＡＧに従がって、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルローまたは、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローを選択的にリフレッシュすることができる。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が一致する場合（Ｓ５２０：はい、Ｓ５２５：いいえ）、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルが確認できる（Ｓ５３０）。ストロングセルフラグＳＴＲ＿ＦＬＡＧが、第１ロジックレベル（例えば、ロジックローレベル）を有する場合（Ｓ５３０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローがリフレッシュできる（Ｓ５４０）。第２ストロングセルローに対するリフレッシュが完了すれば、リフレッシュカウンタはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを「１」だけ増加させることができる（Ｓ５７０）。
一方、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲがメモリセルアレイに含まれたメモリセルローのローアドレスの最大値の最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなると（Ｓ５８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが再び初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルを反転することができる（Ｓ５８５）。これによって、ストロングセルフラグＳＴＲ＿ＦＬＡＧは、リフレッシュ周期ごとに反転するロジックレベルを有することができる。例えば、ストロングセルフラグＳＴＲ＿ＦＬＡＧが、ロジックローレベル（即ち、「０」）を有している場合、ストロングセルフラグＳＴＲ＿ＦＬＡＧを、ロジックハイレベル（即ち、「１」）に反転することができる。これと共に、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが再び初期化されることによって、メモリセルアレイに含まれたメモリセルローが再び順次にリフレッシュできる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し（Ｓ５２０：はい、Ｓ５２５：いいえ）、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第２ロジックレベル（例えば、ロジックハイレベル）を有する場合（Ｓ５３０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２）の最下位ビットＬＳＢを反転させて第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成することができる（Ｓ５６０）。また、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に基づいて前記第１ストロングセルローがリフレッシュできる（Ｓ５６５）。
このようなリフレッシュ動作は、揮発性メモリ装置がターン−オフされる時まで繰り返して実行することができる。一方、図２に図示したように、大部分のメモリセルローは、リフレッシュ周期（ＲＰ）の２倍より長かったり、または、同じ最小保持時間を有したりすることができる。これにより、任意のメモリセルローがウィークセルローとして判定されて前記ウィークセルローに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、図６のリフレッシュ方法と同様に、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに対応するメモリセルローはリフレッシュ周期（ＲＰ）の２倍に対応する最小保持時間を有することができ、これによって、メモリセルローは第１ストロングセルローになることができる。また、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに対応するメモリセルローはリフレッシュ周期（ＲＰ）の２倍に対応する最小保持時間を有することができ、これに従って、メモリセルローは前記第２ストロングセルローになることができる。
上述した通り、本発明の一実施形態に係る揮発性メモリ装置のリフレッシュ方法において、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が生成される時、第１ストロングセルローの代わりにウィークセルローがリフレッシュできる。これによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図７は本発明の一実施形態に係る図６のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー、及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図である。
図７を参照すれば、ウィークセルローは、リフレッシュ周期（ＲＰ）の半分に対応する周期（ＲＰ／２）でリフレッシュできる。即ち、ウィークセルローに対するアドレスが生成される時、ウィークセルローに対するリフレッシュ５１０を実行し、また、第１ストロングセルローに対するアドレスが生成される時、前記ウィークセルローに対するリフレッシュ５１５をさらに実行することができる。即ち、第１ストロングセルローに対するリフレッシュ５２０の代わりにウィークセルローに対するリフレッシュ５１５を実行することによって、ウィークセルローはリフレッシュ周期（ＲＰ）ごとに２回ずつリフレッシュできる。
第１ストロングセルロー及び第２ストロングセルローの各々は、リフレッシュ周期（ＲＰ）の２倍に対応する周期（２ＲＰ）でリフレッシュできる。即ち、リフレッシュ周期（ＲＰ）ごとに第１ストロングセルローまたは、第２ストロングセルローが交互にリフレッシュできる。例えば、奇数番目リフレッシュ周期で第２ストロングセルローに対するリフレッシュ５３０が実行され、偶数番目リフレッシュ周期で第２ストロングセルローに対するリフレッシュ５３５の代わりに第１ストロングセルローに対するリフレッシュ５２５を実行することができる。即ち、第１ストロングセルロー及び第２ストロングセルローの各々は２回のリフレッシュ周期（ＲＰ）ごとに１回ずつリフレッシュできる。
図８は本発明の一実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図８はメモリセルアレイに含まれた各バンクアレイ６００ａを図示する。図８において、ローアドレスの最上位ビットＭＳＢは、バンクアレイ６００ａの上部と下部を区分することができ、ローアドレスの最下位ビットＬＳＢは隣接したメモリセルローを区分することができる。
図８を参照すれば、任意のメモリセルローがウィークセルロー６１０ａと判定されてウィークセルロー６１０ａに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１は、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応するメモリセルローを第１ストロングセルロー６２０ａに決定することができる。
第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に相応するメモリセルローを第２ストロングセルロー６３０ａに決定させることができる。
一方、図２に図示したように、大部分のメモリセルローは、リフレッシュ周期（ＲＰ）の２倍より長いか、または、同じ最小保持時間を有することができる。これによって、図８に図示したように、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を決定しても、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に各々対応するメモリセルロー６２０ａ、６３０ａは、リフレッシュ周期（ＲＰ）の２倍に対応する最小保持時間を有することができる。
図９は図６のリフレッシュ方法を実行するための本発明の一実施形態に係るリフレッシュアドレス生成器を示す図である。
図９を参照すれば、リフレッシュアドレス生成器４００ａは、アドレス保存部４１０ａ、リフレッシュカウンタ４３０ａ、比較部４５０ａ及びアドレス変換部４７０ａを含む。
アドレス保存部４１０ａは、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ａを含むことができる。実施形態により、アドレス保存部４１０ａは第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の代わりにウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲまたは、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を保存することができる。アドレス保存部４１０ａは、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第１〜第Ｎビット（ＳＡ１１、ＳＡ１２、ＳＡ１Ｎ）を比較部４５０ａに出力することができる。実施形態により、アドレス保存部４１０ａは、電気的プログラマブルフューズメモリ、レーザー−プログラマブルフューズメモリ、アンチ−フューズメモリ、ワン−タイムプログラマブルメモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置で具現することができる。一方、図９には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存するアドレス保存部４１０ａが図示されているが、アドレス保存部４１０ａは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレスを保存することができる。
リフレッシュカウンタ４３０ａは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。リフレッシュカウンタ４３０ａは、（Ｎ＋１）ビットカウンタで具現することができ、カウンティング信号の最上位ビットＭＳＢをストロングセルフラグＳＴＲ＿ＦＬＡＧとして活用し、カウンティング信号のＮ個の下位ビットをリフレッシュローアドレスＲＥＦ＿ＡＤＤＲで活用することができる。
比較部４５０ａは、リフレッシュカウンタ４３０ａからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを受信し、アドレス保存部４１０ａから第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を受信することができる。比較部４５０ａはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を比較して第１マッチ信号ＭＡＴＣＨ１を生成し、比較の結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。第１マッチ信号ＭＡＴＣＨ１は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１と一致する時、ロジックハイレベルを有し、第２マッチ信号ＭＡＴＣＨ２はリフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルを有することができる。
比較部４５０ａは複数の比較器４５１ａ、４５２ａ、４５３ａ及び複数のロジックゲート４６１ａ、４６２ａ、４６３ａ、４６４ａを含むことができる。第１比較器４５１ａはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１と第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第１ビットＳＡ１１を比較して、第２比較器４５２ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２ビットＲＡ２と第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第２ビットＳＡ１２を比較して、第Ｎ比較器４５３ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第ＮビットＳＡ１Ｎを比較することができる。第１ＡＮＤゲート４６１ａは、第１〜第Ｎ比較器４５１ａ、４５２ａ、４５３ａの出力信号にＡＮＤ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成することができる。これに従がって、第１ＡＮＤゲート４６１ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１〜第ＮビットＲＡ１、ＲＡ２、ＲＡＮが、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第１〜第ＮビットＳＡ１１、ＳＡ１２、ＳＡ１Ｎと一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。
インバータ４６２ａは、第１比較器４５１ａの出力信号を反転させて、第２ＡＮＤゲート４６３ａは、インバータ４６２ａの出力信号及び第２〜第Ｎ比較器４５２ａ、４５３ａの出力信号にＡＮＤ演算を実行することができる。これに従って、第２ＡＮＤゲート４６３ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１（即ち、ＬＳＢ）が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第１ビットＳＡ１１と一致しないで、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２〜第ＮビットＲＡ２、ＲＡＮが、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第２〜第ＮビットＳＡ１２、ＳＡ１Ｎと一致する時、ロジックハイレベルの出力信号を生成することができる。即ち、第２ＡＮＤゲート４６３ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１と最下位ビットだけが違うアドレス、即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と一致する時、ロジックハイレベルの出力信号を生成することができる。第３ＡＮＤゲート４６４ａは、ストロングセルフラグＳＴＲ＿ＦＬＡＧ及び第２ＡＮＤゲート４６３ａの出力信号にＡＮＤ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成することができる。これに従って、第３ＡＮＤゲート４６４ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と一致してストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。
一方、図９には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の比較器４５１ａ、４５２ａ、４５３ａ及び複数のロジックゲート４６１ａ、４６２ａ、４６３ａ、４６４ａの１つの集合を含む比較部４５０ａが図示されているが、比較部４５０ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス及び１つ以上の第２ストロングセルローアドレスと比較するための比較器及びロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ａは、リフレッシュカウンタ４３０ａからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを受信し、比較部４５０ａから第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２を受信することができる。アドレス変更部４７０ａは、第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２がロジックローレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲをそのまま出力することができる。また、アドレス変更部４７０ａは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲをウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに変更して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に変更して、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
アドレス変更部４７０ａはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を変更するための第１インバータ４７１ａ及び第１マルチプレクサ４７２ａを含み、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを変更するための第２インバータ４７３ａ及び第２マルチプレクサ４７４ａを含むことができる。第２インバータ４７３ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させて、第２マルチプレクサ４７４ａは、第１マッチ信号ＭＡＴＣＨ１に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第ＮビットＣＲＡＮとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮ、または反転した第Ｎビットを選択的に出力することができる。これに従って、アドレス変更部４７０ａは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮ（即ち、ＭＳＢ）を反転させて、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。
第１インバータ４７１ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を反転させ、第１マルチプレクサ４７２ａは、第２マッチ信号ＭＡＴＣＨ２に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第１ビットＣＲＡ１としてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１または反転した第１ビットを選択的に出力することができる。これに従って、アドレス変更部４７０ａは、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１（即ち、ＬＳＢ）を反転させて、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
実施形態により、アドレス変更部４７０ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビットＲＡ２、ＲＡ（Ｎ−１）を遅延させて、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビットＣＲＡ２、ＣＲＡ（Ｎ−１）を出力するための複数のインバータ４８１ａ、４８２ａ、４８３ａ、４８４ａをさらに含むことができる。
上述した通り、リフレッシュアドレス生成器４００ａは、リフレッシュカウンタ４３０ａが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、リフレッシュカウンタ４３０ａが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を生成する時、リフレッシュ周期ごとに第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を交互に出力することができる。これに従って、本発明の一実施形態に係るリフレッシュアドレス生成器４００ａは、第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしで前記ウィークセルローのリフレッシュ周期を減少させることができる。また、第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２が予め決定された方式のとおり決定されることによって（例えば、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１がウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲのＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＬＳＢを反転させたアドレスに決定される）、本発明の一実施形態に係るリフレッシュアドレス生成器４００ａの複雑も及びサイズが最小化されることができる。
図１０は本発明の一実施形態に係る図６のリフレッシュ方法がバーストリフレッシュに適用されること例を示すタイミング図である。
図１０を参照すれば、本発明の実施形態に係るリフレッシュ方法はバーストリフレッシュ（Ｂｕｒｓｔ Ｒｅｆｒｅｓｈ）に適用することができる。例えば、メモリセルアレイに含まれたメモリセルローの第１半分が連続的にリフレッシュされ、リフレッシュ周期の半分（ＲＰ／２）後、メモリセルローの第２半分が連続的にリフレッシュできる。この場合、ウィークセルローに対する第１リフレッシュ５１０は、メモリセルローの第１半分が連続的にリフレッシュされる時、実行され、ウィークセルローに対する第２リフレッシュ５１５は、メモリセルローの第２半分が連続的にリフレッシュされる時、実行することができる。これに従って、バーストリフレッシュ動作が実行されても、ウィークセルローはリフレッシュ周期（ＲＰ）の半分に対応する周期（ＲＰ／２）で実行すれることができる。
図１１は本発明の他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。他の実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、任意のメモリセルローがウィークセルローで判定されてウィークセルローに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１はウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビット（ここでＭは、１以上（Ｎ−１）以下の自然数）を反転させたアドレスに決定することができる。図１１のリフレッシュ方法は、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを反転させたアドレスに決定されること以外に、図６のリフレッシュ方法と実質的に類似することができる。
図１１を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタが初期化される（Ｓ７１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」で初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルで初期化される。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットを除いたビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを除いたビットとが比較され（Ｓ７２０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットとが比較される（Ｓ７２５）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットを除いたビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを除いたビットとの比較（Ｓ７２０）、及び、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットとの比較（Ｓ７２５）は実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットを除いたビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを除いたビットとが一致しない場合（Ｓ７２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ７４０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットを除いたビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを除いたビットが一致し（Ｓ７２０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットが一致する場合（Ｓ７２５：はい）、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が一致する場合、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１）の最上位ビットＭＳＢを反転させてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを生成することができる（Ｓ７５０）。また、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに基づいてウィークセルローがリフレッシュできる（Ｓ７５５）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットを除いたビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを除いたビットとが一致し（Ｓ７２０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲのＭ番目ビットと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットとが一致しない場合（Ｓ７２５：いいえ）、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する場合、ストロングセルフラグＳＴＲ＿ＦＬＡＧにより第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルロー、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローが選択的にリフレッシュできる。ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する場合（Ｓ７３０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する前記第２ストロングセルローがリフレッシュできる（Ｓ７４０）。
各メモリセルローがリフレッシュされるごとに、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、１ずつ増加することができ（Ｓ７７０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなると（Ｓ７８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが再び初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルを反転することができる（Ｓ７８５）。これに従って、ストロングセルフラグＳＴＲ＿ＦＬＡＧは、リフレッシュ周期ごとに反転するロジックレベルを有することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が一致し（Ｓ７２０：はい、Ｓ７２５：いいえ）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合（Ｓ７３０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２）のＭ番目ビットを反転させて第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成することができる（Ｓ７６０）。また、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に基づいて第１ストロングセルローがリフレッシュできる（Ｓ７６５）。
上述した通り、本発明の他の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が生成される時、第１ストロングセルローの代わりにウィークセルローがリフレッシュできる。これに従って、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図１２は本発明の他の実施形態に係るウィークセルロー、第１ストロングセルロー、及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図１２はメモリセルアレイに含まれた各バンクアレイ６００ｂを図示する。
図１２を参照すれば、任意のメモリセルローがウィークセルロー６１０ｂで判定されてウィークセルロー６１０ｂに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１は、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応するメモリセルローを第１ストロングセルロー６２０ｂに決定することができる。
第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のＭ番目ビットを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応するメモリセルローを第２ストロングセルロー６３０ｂに決定することができる。
図１３は図１１のリフレッシュ方法を実行するための本発明の他の実施形態に係るリフレッシュアドレス生成器を示す図である。
図１３を参照すれば、リフレッシュアドレス生成器４００ｂはアドレス保存部４１０ｂ、リフレッシュカウンタ４３０ｂ、比較部４５０ｂ、及びアドレス変換部４７０ｂを含む。図１３のリフレッシュアドレス生成器４００ｂは、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２のＭ番目ビットを反転させて、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成すること以外に、図９のリフレッシュアドレス生成器４００ａと実質的に類似させることができる。
アドレス保存部４１０ｂは第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ｂを含むことができる。リフレッシュカウンタ４３０ｂはカウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。一方、図１３には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存するアドレス保存部４１０ｂが図示されているが、アドレス保存部４１０ｂは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレスを保存することができる。
比較部４５０ｂはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較して第１マッチ信号ＭＡＴＣＨ１を生成し、比較の結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。比較部４５０ｂは複数の比較器４５１ｂ、４５２ｂ、４５３ｂ、及び、複数のロジックゲート４６１ｂ、４６２ｂ、４６３ｂ、４６４ｂを含むことができる。
一方、図１３には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の比較器４５１ｂ、４５２ｂ、４５３ｂ、及び、複数のロジックゲート４６１ｂ、４６２ｂ、４６３ｂ、４６４ｂの１つの集合を含む比較部４５０ｂとが図示されているが、比較部４５０ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス、及び、１つ以上の第２ストロングセルローアドレスと比較するための比較器、並びに、ロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ｂは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させて変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＭビットＲＡＭを反転させて変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。アドレス変更部４７０ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＭビットＲＡＭを変更するための第１インバータ４７１ｂ及び第１マルチプレクサ４７２ｂを含み、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを変更するための第２インバータ４７３ｂ及び第２マルチプレクサ４７４ｂを含むことができる。また、アドレス変更部４７０ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビットＲＡ２、ＲＡ（Ｎ−１）を遅延させて変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビットＣＲＡ２、ＣＲＡ（Ｎ−１）を出力するためのインバータ４８１ｂ、４８２ｂ、４８３ｂ、４８４ｂをさらに含むことができる。
上述した通り、リフレッシュアドレス生成器４００ｂは、リフレッシュカウンタ４３０ｂが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、リフレッシュカウンタ４３０ｂが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を生成する時、リフレッシュ周期ごとに第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を交互に出力することができる。これに従って、本発明の他の実施形態に係るリフレッシュアドレス生成器４００ｂは、第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図１４は本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。また、他の実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲは、メモリセルローの最小保持時間によって決定され、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応する第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を、任意のメモリセルローに対するアドレスに決定することができる。
図１４を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタが初期化されることができる（Ｓ８１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」に初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルに初期化されることができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が比較され（Ｓ８２０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と比較することができる（Ｓ８２５）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１との比較（Ｓ８２０）、及び、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２との比較（Ｓ８２５）は、実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が一致せず（Ｓ８２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が一致しない場合（Ｓ８２５：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ８４０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する場合（Ｓ８２０：はい）、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローがリフレッシュできる（Ｓ８５０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する場合（Ｓ８２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧにより第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルロー、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローが選択的にリフレッシュできる。ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する場合（Ｓ８３０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する前記第２ストロングセルローがリフレッシュできる（Ｓ８４０）。
各メモリセルローがリフレッシュされるごとに、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは１ずつ増加することができ（Ｓ８７０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなれば（Ｓ８８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲがまた初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルを反転させことができる（Ｓ８８５）。これに従って、ストロングセルフラグＳＴＲ＿ＦＬＡＧは、リフレッシュ周期ごとに反転するロジックレベルを有することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し（Ｓ８２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合（Ｓ８３０：いいえ）、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する前記第１ストロングセルローがリフレッシュできる（Ｓ８６５）。
上述した通り、本発明のまた他の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が生成される時、第１ストロングセルローの代わりに前記ウィークセルローがリフレッシュできる。これに従って、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図１５は本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図１５は、メモリセルアレイに含まれた各バンクアレイ６００ｃを図示する。
図１５を参照すれば、任意のメモリセルローがウィークセルロー６１０ｃと判定されて、ウィークセルロー６１０ｃに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを決定することができる。
第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１は、第１ストロングセルロー６２０ｃがウィークセルロー６１０ｃから所定間隔ＩＴＶほど離隔されるように選択することができる。所定の間隔ＩＴＶは、ウィークセルロー６１０ｃの最小保持時間により決定することができる。例えば、バンクアレイ６００ｃがＮ個のメモリセルローを有し、ウィークセルロー６１０ｃの最小保持時間がリフレッシュ周期（ＲＰ）の３／４に対応する場合、第１ストロングセルロー６２０ｃは、ウィークセルロー６１０ｃから両方向にＮ／４個のメモリセルローに対応する間隔以上離隔できるように選択することができる。第１ストロングセルロー６２０ｃが、ウィークセルロー６１０ｃからＮ／３つのメモリセルローに対応する間隔だけ離隔された場合、ウィークセルロー６１０ｃに対するリフレッシュはリフレッシュ周期（ＲＰ）の１／３に対応する第１時間間隔及びリフレッシュ周期（ＲＰ）の２／３に対応する第２時間間隔を有することができる。即ち、ウィークセルロー６１０ｃに対するリフレッシュの間の最大時間間隔がリフレッシュ周期（ＲＰ）の２／３に対応するので、最大時間間隔は、ウィークセルロー６１０ｃの最小保持時間のリフレッシュ周期（ＲＰ）の３／４より短いこともある。このように、第１ストロングセルロー６２０ｃがウィークセルロー６１０ｃから所定の間隔ＩＴＶほど離隔されるように選択される場合、ウィークセルロー６１０ｃは、最小保持時間が経過する前に繰り返してリフレッシュできる。
第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、任意のメモリセルロー６３０ｃに対するアドレスに決定されることができる。
図１６は図１４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。
図１６を参照すれば、リフレッシュアドレス生成器４００ｃは、アドレス保存部４１０ｃ、リフレッシュカウンタ４３０ｃ、比較部４５０ｃ及びアドレス変換部４７０ｃを含む。
アドレス保存部４１０ｃは、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを保存する第１保存領域４１１ｃ、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第２保存領域４１２ｃ、及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を保存する第３保存領域４１３ｃを含むことができる。リフレッシュカウンタ４３０ｃは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。一方、図１６には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲ、１つの第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、及び１つの第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を保存するアドレス保存部４１０ｃが図示されているが、アドレス保存部４１０ｃは１つ以上のウィークセルローアドレス、１つ以上の第１ストロングセルローアドレス、及び、１つ以上の第２ストロングセルローアドレスを保存することができる。
比較部４５０ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を比較して第１マッチ信号ＭＡＴＣＨ１を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２との比較の結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。
比較部４５０ｃは複数の第１比較器４５１ｃ、４５２ｃ、複数の第２比較器４５３ｃ、４５４ｃ、及び複数のロジックゲート４６１ｃ、４６２ｃ、４６３ｃを含むことができる。複数の第１比較器４５１ｃ、４５２ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較することができる。第１ＡＮＤゲート４６１ｃは、複数の第１比較器４５１ｃ、４５２ｃの出力信号にＡＮＤ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成することができる。これによって、第１ＡＮＤゲート４６１ａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。
複数の第２比較器４５３ｃ、４５４ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とを比較することができる。第２ＡＮＤゲート４６２ｃは複数の第２比較器４５３ｃ、４５４ｃの出力信号にＡＮＤ演算を遂行することができる。これに従って、第２ＡＮＤゲート４６２ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する時、ロジックハイレベルの出力信号を生成することができる。第３ＡＮＤゲート４６３ｃは、ストロングセルフラグＳＴＲ＿ＦＬＡＧ及び第２ＡＮＤゲート４６２ｃの出力信号にＡＮＤ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成することができる。これによって、第３ＡＮＤゲート４６３ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致してストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。
一方、図１６には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の第１比較器４５１ｃ、４５２ｃ、複数の第２比較器４５３ｃ、４５４ｃ、及び複数のロジックゲート４６１ｃ、４６２ｃ、４６３ｃの１つの集合を含む比較部４５０ｃが図示されているが、比較部４５０ｃはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス及び１つ以上の第２ストロングセルローアドレスと比較するための第１比較器、第２比較器、及びロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ｃは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
アドレス変更部４７０ｃは、複数のロジックゲート４７１ｃ、４７２ｃ、４７３ｃ、複数の第１マルチプレクサ４８１ｃ、４８３ｃ、及び複数の第２マルチプレクサ４８２ｃ、４８４ｃを含むことができる。インバータ４７１ｃは、第１マッチ信号ＭＡＴＣＨ１を反転させて、第４ＡＮＤゲート４７２ｃは、第１マッチ信号ＭＡＴＣＨ１の反転信号及び第２マッチ信号ＭＡＴＣＨ２にＡＮＤ演算を実行して第１選択信号ＳＥＬ１を生成することができる。第４ＡＮＤゲート４７２ｃは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、ロジックローレベルの第１選択信号ＳＥＬ１を生成し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、ロジックハイレベルの第１選択信号ＳＥＬ１を生成することができる。複数の第１マルチプレクサ４８１ｃ、４８３ｃは、第１選択信号ＳＥＬ１に応答してウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲのビットＷＡ１、ＷＡＮ、または、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のビットＳＡ１１、ＳＡ１Ｎを選択的に出力することができる。即ち、複数の第１マルチプレクサ４８１ｃ、４８３ｃは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
ＯＲゲート４７３ｃは、第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２にＯＲ演算を実行して第２選択信号ＳＥＬ２を生成することができる。ＯＲゲート４７３ｃは、第１マッチ信号ＭＡＴＣＨ１、または、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、ロジックハイレベルの第２選択信号ＳＥＬ２を生成することができる。複数の第２マルチプレクサ４８２ｃ、４８４ｃは、第２選択信号ＳＥＬ２に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲまたは、複数の第１マルチプレクサ４８１ｃ、４８３ｃの出力アドレスを選択的に出力することができる。複数の第２マルチプレクサ４８２ｃ、４８４ｃは、第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２が全部ロジックローレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲをそのまま出力することができる。また、複数の第２マルチプレクサ４８２ｃ、４８４ｃは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
上述した通り、リフレッシュアドレス生成器４００ｃは、リフレッシュカウンタ４３０ｃが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、リフレッシュカウンタ４３０ｃが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を生成する時、リフレッシュ周期ごとに第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を交互に出力することができる。これに従って、本発明のまた他の実施形態に係るリフレッシュアドレス生成器４００ｃは、第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図１７は本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図１７はメモリセルアレイに含まれた各バンクアレイ６００ｄを図示する。
図１７を参照すれば、任意のメモリセルローがウィークセルロー６１０ｄと判定されて、ウィークセルロー６１０ｄに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを決定することができる。
ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されると、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させて第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２を選択するためのストロングセルプールを決定することができる。ストロングセルプールはウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスでＭ個（Ｍは２以上の自然数）の下位ビットだけが互いに異なるアドレスを含むことができる。即ち、ローアドレスがＮビットを有する時、ストロングセルプールに属するアドレスは、（Ｎ−Ｍ）個の上位ビットが互いに同一であり、Ｍ個の下位ビットが互いに異なることができる。また、ストロングセルプールに属するアドレスが最上位ビットＭＳＢを除いた第（Ｍ＋１）〜第（Ｎ−１）ビットがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと同一であるようにストロングセルプールを決定することができる。
例えば、ローアドレスが１３つのビットを有し、ストロングセルプール４つの下位ビットが互いに異なるアドレスを含む場合、ストロングセルプールは、最上位ビットＭＳＢがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと異なり、第５〜第１２ビットがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと同一の１６個のアドレスを含むことができる。また、第１ストロングセルロー６２０ｄ及び第２ストロングセルロー６３０ｄは、１６個のアドレスに対応する１６個のメモリセルローのうち、最小保持時間がリフレッシュ周期（ＲＰ）の２倍より長いか、または、同じメモリセルローに決定することができる。
図１８は図１４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図１８には、第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２が、図１７に図示された１６個のアドレスを含むストロングセルプールから選択された場合の図１４のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｄの一例が図示されている。
図１８を参照すれば、リフレッシュアドレス生成器４００ｄはアドレス保存部４１０ｄ、リフレッシュカウンタ４３０ｄ、比較部４５０ｄ、及びアドレス変換部４７０ｄを含む。
アドレス保存部４１０ｄは第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ｄ、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２の４つの下位ビットを保存する第２保存領域４１２ｄ、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の４つの下位ビットとウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの４つの下位ビットに、第１ＸＯＲ演算が実行された第１ＸＯＲ演算の結果を保存する第３保存領域４１３ｄ、及び第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の４つの下位ビットと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２の４つの下位ビットに、第２ＸＯＲ演算が実行された第２ＸＯＲ演算の結果を保存する第４保存領域４１４ｄを含むことができる。一方、図１８には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２の４つの下位ビット、第１ＸＯＲ演算の結果、及び、第２ＸＯＲ演算の結果を保存するアドレス保存部４１０ｄが図示されているが、アドレス保存部４１０ｄは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレス、第２ストロングセルローアドレスの下位ビット、第１ＸＯＲ演算の結果、及び第２ＸＯＲ演算の結果を保存することができる。
リフレッシュカウンタ４３０ｄは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を比較して第１マッチ信号ＭＡＴＣＨ１を生成し、比較の結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。
比較部４５０ｄはＮ個の第１比較器４５１ｄ、４５２ｄ、４５３ｄ、４５４ｄ、４つの第２比較器４５６ｄ、４５７ｄ、及び複数のロジックゲート４６１ｄ、４６２ｄ、４６３ｄを含むことができる。 Ｎ個の第１比較器４５１ｄ、４５２ｄ、４５３ｄ、４５４ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を比較することができる。第１ＡＮＤゲート４６１ｄはＮ個の第１比較器４５１ｄ、４５２ｄの出力信号にＡＮＤ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成することができる。これに従って、第１ＡＮＤゲート４６１ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。
４つの第２比較器４５６ｄ、４５７ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの４つの下位ビットＲＡ１、ＲＡ４と、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２の４つの下位ビットＳＡ２１、ＳＡ２４とを比較することができる。第２ＡＮＤゲート４６２ｄは、Ｎ個の第１比較器４５１ｄ、４５２ｄ、４５３ｄ、４５４ｄのうち、第５〜第Ｎビットに対応する比較器４５３ｄ、４５４ｄの出力信号と４つの第２比較器４５６ｄ、４５７ｄの出力信号にＡＮＤ演算を実行することができる。これに従って、第２ＡＮＤゲート４６２ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する時、ロジックハイレベルの出力信号を生成することができる。第３ＡＮＤゲート４６３ｄは、ストロングセルフラグＳＴＲ＿ＦＬＡＧ及び第２ＡＮＤゲート４６２ｄの出力信号にＡＮＤ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成することができる。これに従って、第３ＡＮＤゲート４６３ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致してストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。
図１８には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するためのＮ個の第１比較器４５１ｄ、４５２ｄ、４５３ｄ、４５４ｄ、４つの第２比較器４５６ｄ、４５７ｄ、及び複数のロジックゲート４６１ｄ、４６２ｄ、４６３ｄの１つの集合を含む比較部４５０ｄが図示されているが、比較部４５０ｄはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス及び１つ以上の第２ストロングセルローアドレスと比較するための第１比較器、第２比較器及びロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ｄは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
アドレス変更部４７０ｄは、４つの第１ＡＮＤゲート４７１ｄ、４７６ｄ、４つの第２ＡＮＤゲート４７２ｄ、４７７ｄ、４つのＯＲゲート４７３ｄ、４７８ｄ、５つのインバータ４７４ｄ、４７９ｄ、４８１ｄ、及び５つのマルチプレクサ４７５ｄ、４８０ｄ、４８２ｄを含むことができる。４つの第１ＡＮＤゲート４７１ｄ、４７６ｄは第３保存領域４１３ｄから受信した第１ＸＯＲ演算の結果の４つのビットＳＷＸ１、ＳＷＸ４と第１マッチ信号ＭＡＴＣＨ１にＡＮＤ演算を各々実行されることができる。また、４つの第２ＡＮＤゲート４７２ｄ、４７７ｄは、第４保存領域４１４ｄから受信した第２ＸＯＲ演算の結果の４つのビットＳＳＸ１、ＳＳＸ４と第２マッチ信号ＭＡＴＣＨ２にＡＮＤ演算を各々実行することができる。４つのＯＲゲート４７３ｄ、４７８ｄは、４つの第１ＡＮＤゲート４７１ｄ、４７６ｄの出力信号と４つの第２ＡＮＤゲート４７２ｄ、４７７ｄの出力信号にＯＲ演算を各々実行することができる。これに従って、ＯＲゲート４７３ｄ、４７８ｄは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、第１ＸＯＲ演算の結果を出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、第２ＸＯＲ演算の結果を出力することができる。
５つのインバータ４７４ｄ、４７９ｄ、４８１ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１、第２ビットＲＡ２、第３ビットＲＡ３、第４ビットＲＡ４、及び第ＮビットＲＡＮを各々反転させることができる。ローアドレスの第Ｎビットに対応するマルチプレクサ４８２ｄは、第１マッチ信号ＭＡＴＣＨ１に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第ＮビットＣＲＡＮとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮまたは、これの反転ビットを選択的に出力でき、ローアドレスの第１〜第４ビットに対応するマルチプレクサ４７５ｄ、４８０ｄは、ＯＲゲート４７３ｄ、４７８ｄの出力信号に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第１〜第４ビットＣＲＡ１、ＣＲＡ４としてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１〜第４ビットＲＡ１、ＲＡ４、または、これらの反転ビットを各々選択的に出力することができる。また、アドレス変更部４７０ｄはリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第５〜第（Ｎ−１）ビットＲＡ５、ＲＡ（Ｎ−１）を遅延させるためのインバータ４８３ｄ、４８４ｄ、４８５ｄ、４８６ｄをさらに含むことができる。
これに従って、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１である時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１）の第ＮビットＲＡＮが反転し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１〜第４ビットＲＡ１、ＲＡ４のうち、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの相応するビットと他の値を有するビットが反転することができる。従って、アドレス変更部４７０ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１である時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。また、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２であり、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ（即ち、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２）の第１〜第４ビットＲＡ１、ＲＡ４のうち、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の相応するビットと他の値を有するビットが反転することができる。従って、アドレス変更部４７０ｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２であり、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を出力することができる。
上述した通り、リフレッシュアドレス生成器４００ｄは、リフレッシュカウンタ４３０ｄが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を生成する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、リフレッシュカウンタ４３０ｄが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を生成する時、リフレッシュ周期ごとに第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を交互に出力することができる。これに従って、本発明のまた他の実施形態に係るリフレッシュアドレス生成器４００ｄは、第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。また、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２はウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲ及び／または、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の少なくとも２つの最下位ビットによって定義される範囲を有するアドレスの中から選択することができる。
図１９は本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。また他の実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、ウィークセルローは、奇数番目リフレッシュ周期で第１ストロングセルローの代わりにリフレッシュされ、偶数番目リフレッシュ周期で第２ストロングセルローの代わりにリフレッシュできる。
図１９を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタを初期化することができる（Ｓ９１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」に初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルに初期化することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが比較され（Ｓ９２０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と比較することができる（Ｓ９３０）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１との比較（Ｓ９２０）及びリフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２との比較（Ｓ９３０）は、実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が一致せず（Ｓ９２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致しない場合（Ｓ９３０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ９４０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が一致する場合（Ｓ９２０：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧによって第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルローまたは、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローが選択的にリフレッシュできる（Ｓ９２５、Ｓ９４０、Ｓ９５０）。例えば、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第１ロジックレベル（例えば、ロジックハイレベル）を有する場合（Ｓ９２５：いいえ）、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルローがリフレッシュされ（Ｓ９４０）、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第２ロジックレベル（例えば、ロジックローレベル）を有する場合（Ｓ９２５：はい）、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローがリフレッシュできる（Ｓ９５０）。
また、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致する場合（Ｓ９３０：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧによって第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローまたは、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローが選択的にリフレッシュできる（Ｓ９３５、Ｓ９４０、Ｓ９５０）。例えば、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第２ロジックレベルを有する場合（Ｓ９３５：いいえ）、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローがリフレッシュされ（Ｓ９４０）、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第１ロジックレベルを有する場合（Ｓ９３５：はい）、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローがリフレッシュできる（Ｓ９５０）。
各メモリセルローがリフレッシュされるごとにリフレッシュローアドレスＲＥＦ＿ＡＤＤＲは１ずつ増加することができ（Ｓ９７０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなれば（Ｓ９８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが再び初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルが反転することができる（Ｓ９８５）。これに従って、ストロングセルフラグＳＴＲ＿ＦＬＡＧは、リフレッシュ周期ごとに反転するロジックレベルを有することができる。
上述した通り、本発明のまた他の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルロー、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第１ロジックレベルを有する時、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２に対応する第２ストロングセルローの代わりにリフレッシュされ、ストロングセルフラグＳＴＲ＿ＦＬＡＧが第２ロジックレベルを有する時、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルローの代わりにリフレッシュできる。これに従って、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期が減少することができる。
図２０は本発明のまた他の実施形態に係る図１９のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図である。
図２０を参照すれば、ウィークセルローは、リフレッシュ周期（ＲＰ）ごとに２回ずつリフレッシュできる。例えば、奇数番目リフレッシュ周期で、ウィークセルローに対するアドレスが生成される時、ウィークセルローに対するリフレッシュ９１０が実行され、また、第１ストロングセルローに対するアドレスが生成される時、第１ストロングセルローに対するリフレッシュ９２０の代わりにウィークセルローに対するリフレッシュ９１５をさらに実行することができる。また、偶数番目リフレッシュ周期で、ウィークセルローに対するアドレスが生成される時、ウィークセルローに対するリフレッシュ９１０が実行され、また、第２ストロングセルローに対するアドレスが生成される時、第２ストロングセルローに対するリフレッシュ９３５の代わりにウィークセルローに対するリフレッシュ９１６をさらに実行することができる。一方、ウィークセルローから所定の間隔以上離隔されたメモリセルローを第１ストロングセルロー及び第２ストロングセルローに設定することによって、ウィークセルローの最小保持時間が経過する前にウィークセルローにリフレッシュが実行するようにすることができる。例えば、ウィークセルローに対するアドレスの最上位ビットを反転させたアドレスに対応するメモリセルローに実質的に隣接したメモリセルローを第１ストロングセルロー及び第２ストロングセルローに設定する場合、ウィークセルローのリフレッシュ周期は、標準で定義されたリフレッシュ周期（ＲＰ）の約半分に対応することができる。
第１ストロングセルロー及び第２ストロングセルローの各々はリフレッシュ周期（ＲＰ）の２倍に対応する周期（２ＲＰ）でリフレッシュできる。例えば、奇数番目リフレッシュ周期ごとに第２ストロングセルローに対するリフレッシュ９３０が実行されることによって、第２ストロングセルローはリフレッシュ周期（ＲＰ）の２倍に対応する周期（２ＲＰ）でリフレッシュされ、偶数番目リフレッシュ周期ごとに第１ストロングセルローに対するリフレッシュ９２５を実行することによってリフレッシュされることにより、第１ストロングセルローはリフレッシュ周期（ＲＰ）の２倍に対応する周期（２ＲＰ）でリフレッシュできる。即ち、第１ストロングセルロー及び第２ストロングセルローの各々は２回のリフレッシュ周期（ＲＰ）ごとに１回ずつリフレッシュできる。
図２１は図１９のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図２１には、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１がウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに決定された場合の図１９のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｅの一例を図示している。
図２１を参照すれば、リフレッシュアドレス生成器４００ｅはアドレス保存部４１０ｅ、リフレッシュカウンタ４３０ｅ、比較部４５０ｅ、及びアドレス変換部４７０ｅを含む。図２１のリフレッシュアドレス生成器４００ｅは、ロジックゲート４６２ｅ、４６３ｅ、４７３ｅをさらに含むこと以外に、図９のリフレッシュアドレス生成器４００ａと実質的に類似させることができる。
アドレス保存部４１０ｅは第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ｅを含むことができる。一方、図２１には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存するアドレス保存部４１０ｅが図示されているが、アドレス保存部４１０ｅは１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレスを保存することができる。リフレッシュカウンタ４３０ｅは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｅは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較した結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第１マッチ信号ＭＡＴＣＨ１を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とを比較した結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。比較部４５０ｅは複数の比較器４５１ｅ、４５２ｅ、４５３ｅ、及び、複数のロジックゲート４６１ｅ、４６２ｅ、４６３ｅ、４６４ｅ、４６５ｅ、４６６ｅを含むことができる。
複数の比較器４５１ｅ、４５２ｅ、４５３ｅは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較することができる。第１ＡＮＤゲート４６１ｅは、複数の比較器４５１ｅ、４５２ｅ、４５３ｅの出力信号にＡＮＤ演算を実行することができる。第１インバータ４６２ｅはストロングセルフラグＳＴＲ＿ＦＬＡＧを反転させることができる。第２ＡＮＤゲート４６３ｅは、第１ＡＮＤゲート４６１ｅの出力信号及びストロングセルフラグＳＴＲ＿ＦＬＡＧの反転信号にＡＮＤ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成することができる。これに従って、第１マッチ信号ＭＡＴＣＨ１は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する時、ロジックハイレベルを有することができる。
第２インバータ４６４ｅは、第１比較器４５１ｅの出力信号を反転させることができる。第３ＡＮＤゲート４６５ｅは、第２〜第Ｎ比較器４５２ｅ、４５３ｅの出力信号及び第２インバータ４６４ｅの出力信号にＡＮＤ演算を実行することができる。第３ＡＮＤゲート４６５ｅは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１と最下位ビットＬＳＢだけが違う時、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２である時、ロジックハイレベルの出力信号を生成することができる。第４ＡＮＤゲート４６６ｅは、第３ＡＮＤゲート４６５ｅの出力信号及びストロングセルフラグＳＴＲ＿ＦＬＡＧにＡＮＤ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成することができる。これに従って、第２マッチ信号ＭＡＴＣＨ２は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルを有することができる。
一方、図２１には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の比較器４５１ｅ、４５２ｅ、４５３ｅ、及び、複数のロジックゲート４６１ｅ、４６２ｅ、４６３ｅ、４６４ｅ、４６５ｅ、４６６ｅの１つの集合を含む比較部４５０ｅが図示されているが、比較部４５０ｅはリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス及び１つ以上の第２ストロングセルローアドレスと比較するための比較器及びロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ｅは、第１マッチ信号ＭＡＴＣＨ１がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させて変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１及び第ＮビットＲＡＮを反転させて変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。
アドレス変更部４７０ｅは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を変更するための第１インバータ４７１ｅ及び第１マルチプレクサ４７２ｅを含み、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを変更するためのＯＲゲート４７３ｅ、第２インバータ４７４ｅ、及び第２マルチプレクサ４７５ｅを含むことができる。第１インバータ４７１ｅ及び第１マルチプレクサ４７２ｅは、第２マッチ信号ＭＡＴＣＨ２に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第１ビットＣＲＡ１としてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を反転させて出力することができる。ＯＲゲート４７３ｅ、第２インバータ４７４ｅ及び第２マルチプレクサ４７５ｅは、第１マッチ信号ＭＡＴＣＨ１、または、第２マッチ信号ＭＡＴＣＨ２に応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第ＮビットＣＲＡＮとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させて出力することができる。また、アドレス変更部４７０ｅは、リフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビットＲＡ２、ＲＡ（Ｎ−１）を遅延させるためのインバータ４８１ｅ、４８２ｅ、４８３ｅ、４８４ｅをさらに含むことができる。
上述した通り、リフレッシュアドレス生成器４００ｅは、毎リフレッシュ周期で第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２のうち、いずれか１つの代わりにウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。これに従って、本発明のまた他の実施形態に係るリフレッシュアドレス生成器４００ｄは、第１ストロングセルロー、または、第２ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図２２は本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図２２はメモリセルアレイに含まれた各バンクアレイ６００ｆを図示する。
図２２を参照すれば、任意のメモリセルローがウィークセルロー６１０ｆに判定されてウィークセルロー６１０ｆに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されることができる。
第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１は、第１ストロングセルロー６２０ｆがウィークセルロー６１０ｆから第１所定の間隔ＩＴＶ１ほど離隔されるように選択され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２は、第２ストロングセルロー６３０ｆがウィークセルロー６１０ｆから第２所定の間隔ＩＴＶ２だけ離隔されるように選択することができる。第１所定の間隔ＩＴＶ１及び第２所定の間隔ＩＴＶ２は、ウィークセルロー６１０ｆの最小保持時間によって決定することができる。例えば、バンクアレイ６００ｆがＮ個のメモリセルローを有し、ウィークセルロー６１０ｆの最小保持時間がリフレッシュ周期（ＲＰ）の３／４に相当する場合、第１ストロングセルロー６２０ｆ及び第２ストロングセルロー６３０ｆの各々は、ウィークセルロー６１０ｆから両方向にＮ／４個のメモリセルローに対応する間隔以上に離隔できるように選択することができる。第１ストロングセルロー６２０ｆ及び第２ストロングセルロー６３０ｆの各々が、ウィークセルロー６１０ｆからＮ／３つのメモリセルローに対応する間隔だけ離隔された場合、ウィークセルロー６１０ｆに対するリフレッシュは、リフレッシュ周期（ＲＰ）の１／３に相当する第１及び第２時間間隔、及び、リフレッシュ周期（ＲＰ）の２／３に相当する第３及び第４時間間隔を有することができる。即ち、ウィークセルロー６１０ｆに対するリフレッシュの間の最大時間間隔がリフレッシュ周期（ＲＰ）の２／３に相当するので、最大時間間隔はウィークセルロー６１０ｆの最小保持時間のリフレッシュ周期（ＲＰ）の３／４より短いこともある。 このように、第１ストロングセルロー６２０ｆ及び第２ストロングセルロー６３０ｆの各々がウィークセルロー６１０ｆから所定の間隔ＩＴＶ１、ＩＴＶ２だけ離隔されるように選択する場合、ウィークセルロー６１０ｆは最小保持時間が経過する前に繰り返してリフレッシュできる。
図２３は図１９のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図２３には、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が、任意のローアドレスに決定された場合の図１９のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｆの一例が図示されている。
図２３を参照すれば、リフレッシュアドレス生成器４００ｆはアドレス保存部４１０ｆ、リフレッシュカウンタ４３０ｆ、比較部４５０ｆ及びアドレス変換部４７０ｆを含む。
アドレス保存部４１０ｆは、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを保存する第１保存領域４１１ｆ、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第２保存領域４１２ｆ、及び、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を保存する第３保存領域４１３ｆを含むことができる。一方、図２３には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲ、１つの第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、及び１つの第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を保存するアドレス保存部４１０ｆが図示されているが、アドレス保存部４１０ｆは、１つ以上のウィークセルローアドレス、１つ以上の第１ストロングセルローアドレス、及び１つ以上の第２ストロングセルローアドレスを保存することができる。リフレッシュカウンタ４３０ｆは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｆは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を比較した結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第１マッチ信号ＭＡＴＣＨ１を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２を比較した結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。比較部４５０ｆは、複数の第１比較器４５１ｆ、４５２ｆ、複数の第２比較器４５３ｆ、４５４ｆ、及び複数のロジックゲート４６１ｆ、４６２ｆ、４６３ｆ、４６４ｆ、４６５ｆを含むことができる。
複数の第１比較器４５１ｆ、４５２ｆ、第１ＡＮＤゲート４６１ｆ、インバータ４６２ｆ、及び第２ＡＮＤゲート４６３ｆは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。また、複数の第２比較器４５３ｆ、４５４ｆ、第３ＡＮＤゲート４６４ｆ、及び第４ＡＮＤゲート４６５ｆは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。
一方、図２３には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の第１比較器４５１ｆ、４５２ｆ、複数の第２比較器４５３ｆ、４５４ｆ、及び複数のロジックゲート４６１ｆ、４６２ｆ、４６３ｆ、４６４ｆ、４６５ｆの１つの集合を含む比較部４５０ｆが図示されているが、比較部４５０ｆは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス、及び、１つ以上の第２ストロングセルローアドレスと比較するための第１比較器、第２比較器及びロジックゲートの１つ以上の集合を含むことができる。
アドレス変更部４７０ｆは、第１マッチ信号ＭＡＴＣＨ１、または、第２マッチ信号ＭＡＴＣＨ２がロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。アドレス変更部４７０ｆは、ＯＲゲート４７１ｆ、及び、複数のマルチプレクサ４７２ｆ、４７３ｆ、４７４ｆ、４７５ｆを含むことができる。ＯＲゲート４７１ｆは、第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２にＯＲ演算を実行して選択信号ＳＥＬを生成することができる。複数のマルチプレクサ４７２ｆ、４７３ｆ、４７４ｆ、４７５ｆは、リフレッシュカウンタ４３０ｆからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを受信し、アドレス保存部４１０ｆからウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを受信することができる。複数のマルチプレクサ４７２ｆ、４７３ｆ、４７４ｆ、４７５ｆは、選択信号ＳＥＬに応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、または、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを選択的に出力することができる。
上述した通り、リフレッシュアドレス生成器４００ｆは、毎リフレッシュ周期で第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、または、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２のうちの１つの代わりにウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。これに従って、本発明のまた他の実施形態に係るリフレッシュアドレス生成器４００ｆは、第１ストロングセルロー、または、第２ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図２４は本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。また他の実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲ、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が、メモリセルアレイのバンク別に設定されることができ、リフレッシュレバレッジングが、バンク別に実行することができる。
図２４を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタを初期化することができる（Ｓ１０１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」に初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルに初期化することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが比較され（Ｓ１０２０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２と比較することができる（Ｓ１０２５）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の比較（Ｓ１０２０）、及び、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２の比較（Ｓ１０２５）は、実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致せず（Ｓ１０２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致しない場合（Ｓ１０２５：いいえ）、すべてのバンクでリフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１０４０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する場合（Ｓ１０２０：はい）、バンク情報に対応する少なくとも１つのバンクでウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローがリフレッシュされ、他のバンクでリフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１０５０）。一実施形態において、バンク情報はアドレス保存部に保存されたバンクアドレスを含むことができる。他の実施形態において、バンク情報は、アドレス保存部に保存されたそれぞれのバンクに対するバンクフラグを含むことができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し（Ｓ１０２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する場合（Ｓ１０３０：はい）、すべてのバンクでリフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１０４０）。
各メモリセルローがリフレッシュされるごとに、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、１ずつ増加することができ（Ｓ１０７０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなると（Ｓ１０８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが、再び初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルが反転することができる（Ｓ１０８５）。これに従って、ストロングセルフラグＳＴＲ＿ＦＬＡＧは、リフレッシュ周期ごとに反転するロジックレベルを有することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し（Ｓ１０２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合（Ｓ１０３０：いいえ）、少なくとも１つのバンクで第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１に対応する第１ストロングセルローがリフレッシュされ、他のバンクでリフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１０６０）。
上述した通り、本発明のまた他の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、バンク情報に対応する少なくとも１つのバンクでのみ、第１ストロングセルローの代わりにウィークセルローがリフレッシュできる。
図２５は図２４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図２４には、バンクアドレスＢＡＮＫ＿ＡＤＤＲを利用してメモリバンク別にリフレッシュレバレッジングが実行され、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１が、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに決定された場合の図２４のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｇの一例が図示されている。
図２５を参照すれば、リフレッシュアドレス生成器４００ｇはアドレス保存部４１０ｇ、リフレッシュカウンタ４３０ｇ、比較部４５０ｇ、及びアドレス変換部４７０ｇを含む。
アドレス保存部４１０ｇは、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ｇ、及びバンク情報としてバンクアドレスＢＡＮＫ＿ＡＤＤＲを保存する第２保存領域４１２ｇを含むことができる。一方、図２５には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及びバンクアドレスＢＡＮＫ＿ＡＤＤＲを保存するアドレス保存部４１０ｇが図示されているが、アドレス保存部４１０ｇは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレス及び１つ以上のバンクアドレスを保存することができる。リフレッシュカウンタ４３０ｇは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較した結果に基づいて第１マッチ信号ＭＡＴＣＨ１を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とを比較した結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。また、比較部４５０ｇは、第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２をバンク３６５ａ、３６５ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに提供することができる。
比較部４５０ｇは、複数の比較器４５１ｇ、４５２ｇ、４５３ｇ、複数のロジックゲート４６１ｇ、４６２ｇ、４６３ｇ、４６４ｇ、第１デマルチプレクサ４６６ｇ、及び第２デマルチプレクサ４６７ｇを含むことができる。複数の比較器４５１ｇ、４５２ｇ、４５３ｇ、及び、第１ＡＮＤゲート４６１ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。また、複数の比較器４５１ｇ、４５２ｇ、４５３ｇ、インバータ４６２ｇ、第２ＡＮＤゲート４６３ｇ、及び第３ＡＮＤゲート４６４ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。第１デマルチプレクサ４６６ｇは、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答して第１マッチ信号ＭＡＴＣＨ１を複数の第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応する第１バンクマッチ信号として出力でき、第２デマルチプレクサ４６７ｇは、バンクアドレスＢＡＮＫ＿ＡＤＤＲに応答して第２マッチ信号ＭＡＴＣＨ２を複数の第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応する第２バンクマッチ信号として出力することができる。これに従って、複数のバンク３６５ａ、３６５ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２を印加することができる。
一方、図２５には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の比較器４５１ｇ、４５２ｇ、４５３ｇ、複数のロジックゲート４６１ｇ、４６２ｇ、４６３ｇ、４６４ｇ、第１デマルチプレクサ４６６ｇ、及び第２デマルチプレクサ４６７ｇの１つの集合を含む比較部４５０ｇが図示されているが、比較部４５０ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス及び１つ以上の第２ストロングセルローアドレスと比較するための比較器、ロジックゲート及びデマルチプレクサの１つ以上の集合を含むことができる。
リフレッシュカウンタ４３０ｇから生成されたリフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、図４のローアドレスマルチプレクサ３４０を通じてそれぞれのバンク３６５ａ、３６５ｈに印加することができる。これに従って、バンク３６５ａ、３６５ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈ、及び第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈを各々受信することができる。
アドレス変更部４７０ｇは、バンク３６５ａ、３６５ｈに位置することができる。即ち、アドレス変更部４７０ｇはそれぞれのバンク３６５ａ、３６５ｈに位置した第１インバータ４７１ｇ、４８１ｇ、第１マルチプレクサ４７２ｇ、４８２ｇ、第２インバータ４７３ｇ、４８３ｇ、及び第２マルチプレクサ４７４ｇ、４８４ｇを含むことができる。第１インバータ４７１ｇ、４８１ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を反転させ、第１マルチプレクサ４７２ｇ、４８２ｇは、第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈに応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第１ビットＣＲＡ１＿Ａ、ＣＲＡ１＿ＨとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１、または、これの反転ビットを選択的に出力することができる。また、第２インバータ４７３ｇ、４８３ｇは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させ、第２マルチプレクサ４７４ｇ、４８４ｇは、第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈに応答して変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲの第ＮビットＣＲＡＮ＿Ａ、ＣＲＡＮ＿ＨとしてリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮ、または、これの反転ビットを選択的に出力することができる。一方、第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに対する第１バンクマッチ信号のみが活性化し、第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈのうち、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクに対する第２バンクマッチ信号だけが活性化するので、アドレス変更部４７０ｇは、バンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクだけでリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更することができる。一方、アドレス変更部４７０ｇから出力される変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲは、図４のバンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄに印加することができる。
上述した通り、リフレッシュアドレス生成器４００ｇは、バンクアドレスＢＡＮＫ＿ＡＤＤＲを利用してバンクアドレスＢＡＮＫ＿ＡＤＤＲに対応するバンクだけで第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることができる。これに従って、リフレッシュレバレッジングがバンク別に実行され、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図２６は図２４のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図２６には、バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧを利用して、メモリバンク別にリフレッシュレバレッジングが実行され、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１がウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２が第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の最下位ビットＬＳＢを反転させたアドレスに決定された場合の図２４のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｈの一例が図示されている。
図２６を参照すれば、リフレッシュアドレス生成器４００ｈは、アドレス保存部４１０ｈ、リフレッシュカウンタ４３０ｈ、比較部４５０ｈ、及びアドレス変換部４７０ｈを含む。図２６のリフレッシュアドレス生成器４００ｈは、バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧを利用すること以外に、図２５のリフレッシュアドレス生成器４００ｇと実質的に類似させることができる。
アドレス保存部４１０ｈは、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する第１保存領域４１１ｈ、及びバンク情報としてバンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧを保存する第２保存領域４１２ｈを含むことができる。バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧの各々は、対応するバンク３６５ａ、３６５ｈでリフレッシュレバレッジングが実行されるべきか否かを示す１ビットのデータとすることができる。一方、図２６には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１及びバンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧを保存するアドレス保存部４１０ｈが図示されているが、アドレス保存部４１０ｈは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレス及びバンクフラグを保存することができる。リフレッシュカウンタ４３０ｈは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とを比較した結果に基づいて第１マッチ信号ＭＡＴＣＨ１を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とを比較した結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２を生成することができる。また、比較部４５０ｈは、バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧにより第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２をバンク３６５ａ、３６５ｈに選択的に提供することができる。
比較部４５０ｈは、複数の比較器４５１ｈ、４５２ｈ、４５３ｈ、及び、複数のロジックゲート４６１ｈ、４６２ｈ、４６３ｈ、４６４ｈ、４６５ｈ、４６６ｈ、４６７ｈ、４６８ｈを含むことができる。複数の比較器４５１ｈ、４５２ｈ、４５３ｈ、及び、第１ＡＮＤゲート４６１ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１とが一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を生成することができる。また、複数の比較器４５１ｈ、４５２ｈ、４５３ｈ、インバータ４６２ｈ、第２ＡＮＤゲート４６３ｈ、及び第３ＡＮＤゲート４６４ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２とが一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を生成することができる。第４ＡＮＤゲート４６５ｈ、４６７ｈは、第１マッチ信号ＭＡＴＣＨ１とバンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧにＡＮＤ演算を実行して複数の第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈを各々生成することができる。また、第５ＡＮＤゲート４６６ｈ、４６８ｈは、第２マッチ信号ＭＡＴＣＨ２とバンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧに、ＡＮＤ演算を実行して複数の第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈを各々生成することができる。これに従って、複数のバンク３６５ａ、３６５ｈのうち、対応するバンクフラグがロジックハイレベルを有する少なくとも１つのバンクに第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２とを印加することができる。
一方、図２６には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１、ＳＴＲ＿ＡＤＤＲ＿２と比較するための複数の比較器４５１ｈ、４５２ｈ、４５３ｈ、及び、複数のロジックゲート４６１ｈ、４６２ｈ、４６３ｈ、４６４ｈ、４６５ｈ、４６６ｈ、４６７ｈ、４６８ｈの１つの集合を含む比較部４５０ｈが、図示されているが、比較部４５０ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した１つ以上の第１ストロングセルローアドレス、並びに、１つ以上の第２ストロングセルローアドレスと比較するための比較器及びロジックゲートの１つ以上の集合を含むことができる。
リフレッシュカウンタ４３０ｈから生成されたリフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、図４のローアドレスマルチプレクサ３４０を通じてそれぞれのバンク３６５ａ、３６５ｈに印加されることができる。これに従って、バンク３６５ａ、３６５ｈは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲ、第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈ、及び、第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈを各々受信することができる。
第１バンクマッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈのうち、対応するバンクフラグがロジックハイレベルを有する少なくとも１つのバンクに対する第１バンクマッチ信号だけが活性化し、第２バンクマッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈのうち、少なくとも１つのバンクに対する第２バンクマッチ信号だけが活性化するので、アドレス変更部４７０ｈは、バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧによって、リフレッシュレバレッジングが実行されることと設定された少なくとも１つのバンクでのみリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更することができる。アドレス変更部４７０ｈは、バンク３６５ａ、３６５ｈに位置することができる。即ち、アドレス変更部４７０ｈは、それぞれのバンク３６５ａ、３６５ｈに位置した第１インバータ４７１ｈ、４８１ｈ、第１マルチプレクサ４７２ｈ、４８２ｈ、第２インバータ４７３ｈ、４８３ｈ、及び第２マルチプレクサ４７４ｈ、４８４ｈを含むことができる。一方、アドレス変更部４７０ｈから出力される変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲは、図４のバンクローデコーダ３６０ａ、３６０ｂ、３６０ｃ、３６０ｄに印加することができる。
上述した通り、リフレッシュアドレス生成器４００ｈは、バンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧを利用してバンクフラグＢＡＮＫＡ＿ＦＬＡＧ、ＢＡＮＫＨ＿ＦＬＡＧによってリフレッシュレバレッジングが実行されることと設定された少なくとも１つのバンクでのみ第１ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることができる。これに従って、リフレッシュレバレッジングが、バンク別に実行され、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図２７は本発明のまた他の実施形態に係るリフレッシュレバレッジングを利用する揮発性メモリ装置のリフレッシュ方法を示すフローチャートである。また他の実施形態に係るリフレッシュ方法を実行する揮発性メモリ装置において、各ウィークセルローの最小保持時間は、「リフレッシュ周期（ＲＰ）／（Ｌ−１）」より短く、「リフレッシュ周期（ＲＰ）／Ｌ」より長いか、または、同じであることもある（Ｌは２以上の自然数）。また、各ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対して、（Ｌ−１）個の第１ストロングセルローアドレスが設定され、少なくとも１つの第２ストロングセルローアドレスを設定することができる。
図２７を参照すれば、リフレッシュ動作が開始されると、リフレッシュカウンタを初期化することができる（Ｓ１１１０）。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが「０」に初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧをロジックローレベルで初期化することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと（Ｌ−１）個の第１ストロングセルローアドレスと比較され（Ｓ１１２０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが少なくとも１つの第２ストロングセルローアドレスと比較することができる（Ｓ１１２５）。実施形態により、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスの比較（Ｓ１１２０）、及び、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスの比較（Ｓ１１２５）は、実質的に同時に実行することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが、（Ｌ−１）個の第１ストロングセルローアドレスと一致しないで（Ｓ１１２０：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが少なくとも１つの第２ストロングセルローアドレスと一致しない場合（Ｓ１１２５：いいえ）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１１４０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスのうち、いずれか１つと一致する場合（Ｓ１１２０：はい）、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲに対応するウィークセルローがリフレッシュできる（Ｓ１１５０）。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスと一致し（Ｓ１１２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックローレベルを有する場合（Ｓ１１３０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲに対応するメモリセルローがリフレッシュできる（Ｓ１１４０）。
各メモリセルローがリフレッシュされる時ごとに、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは１ずつ増加することができ（Ｓ１１７０）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが最大ローアドレスＭＡＸ＿ＡＤＤＲより大きくなると（Ｓ１１８０：はい）、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが再び初期化され、ストロングセルフラグＳＴＲ＿ＦＬＡＧのロジックレベルを反転することができる（Ｓ１１８５）。これに従って、ストロングセルフラグＳＴＲ＿ＦＬＡＧはリフレッシュ周期ごとに反転するロジックレベルを有することができる。
リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスと一致して（Ｓ１１２５：はい）、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合（Ｓ１１３０：いいえ）、第１ストロングセルローアドレスのうち、いずれか１つに対応する第１ストロングセルローがリフレッシュできる（Ｓ１１６０）。
上述した通り、本発明のまた他の実施形態に係る揮発性メモリ装置のリフレッシュ方法において、複数の第１ストロングセルローの代わりにウィークセルローがリフレッシュできる。これに従って、ウィークセルローの最小保持時間がリフレッシュ周期（ＲＰ）の半分より短くても、ウィークセルローの最小保持時間が経過する前に、リフレッシュが繰り返して実行することができ、ウィークセルローがリダンダンシセルローに代替されないこともある。また、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図２８は本発明のまた他の実施形態に係る図２７のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの一例を説明するためのタイミング図である。図２８には、ウィークセルローが３つの第１ストロングセルローの代わりにリフレッシュされ、３つの第１ストロングセルローと３つの第２ストロングセルローがリフレッシュ周期ごとに交互にリフレッシュされる例が図示されている。
図２８を参照すれば、ウィークセルローは、毎リフレッシュ周期（ＲＰ）ごとに４回ずつリフレッシュできる。即ち、毎リフレッシュ周期（ＲＰ）ごとに、ウィークセルローに対するアドレスが生成される時、ウィークセルローに対するリフレッシュ１１１０が実行され、第１ストロングセルローに対するアドレスが生成される時、第１ストロングセルローに対するリフレッシュ１１２１、１１２２、１１２３の代わりにウィークセルローに対するリフレッシュ１１１１、１１１２、１１１３が実行することができる。
第１ストロングセルロー及び第２ストロングセルローの各々は、リフレッシュ周期（ＲＰ）の２倍に対応する周期でリフレッシュできる。例えば、奇数番目リフレッシュ周期ごとに第２ストロングセルローに対するリフレッシュ１１３１、１１３２、１１３３が実行され、偶数番目リフレッシュ周期ごとに第２ストロングセルローに対するリフレッシュ１１３６、１１３７、１１３８の代わりに第１ストロングセルローに対するリフレッシュ１１２６、１１２７、１１２８を実行することができる。
図２９は本発明のまた他の実施形態に係るウィークセルロー、第１ストロングセルロー及び第２ストロングセルローを含むメモリセルアレイの例を示す図である。図２９はメモリセルアレイに含まれた各バンクアレイ６００ｉを図示する。図２９にはウィークセルロー６１０ｉの最小保持時間が「リフレッシュ周期（ＲＰ）／３」より短く、「リフレッシュ周期（ＲＰ）／４」より長いか、または、同じであり、ウィークセルロー６１０ｉに対して３つの第１ストロングセル６２１ｉ、６２２ｉ、６２３ｉ、及び、３つの第２ストロングセル６３１ｉ、６３２ｉ、６３３ｉが設定される例が図示されている。
図２９を参照すれば、任意のメモリセルローがウィークセルロー６１０ｉと判定されてウィークセルロー６１０ｉに対するウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが決定されることができる。
３つの第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３は、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの（Ｎ−１）番目ビットを反転させたアドレス、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲのＮ番目ビット（即ち、ＭＳＢ）を反転させたアドレス、及びウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲのＮ番目ビット及び（Ｎ−１）番目ビットを反転させたアドレスと設定されることができる。このように設定された第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３に相応する第１ストロングセルロー６２１ｉ、６２２ｉ、６２３ｉの代わりにウィークセルロー６１０ｉがリフレッシュされることによって、ウィークセルロー６１０ｉは、「リフレッシュ周期（ＲＰ）／４」に対応する周期でリフレッシュできる。
第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３は、リフレッシュ周期（ＲＰ）の２倍より長いか、または、同じ最小保持時間を有する任意のメモリセルローに対するアドレスと設定されることができる。例えば、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３は、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３の最下位ビットＬＳＢを反転させたアドレスと設定されることができる。図２９には、第１及び第２ストロングセルロー６２１ｉ、６２２ｉ、６２３ｉ、６３１ｉ、６３２ｉ、６３３ｉが、すべてリフレッシュ周期（ＲＰ）の２倍より長いか、または、同じ最小保持時間を有する場合の例が図示されている。実施形態により、ストロングセルローがすべてリフレッシュ周期（ＲＰ）の４倍より長いか、または、同じ最小保持時間を有する場合、各ウィークセルローに対し３つの第１ストロングセルロー及び１つの第２ストロングセルローが設定されることができる。
図３０は図２７のリフレッシュ方法を実行するための本発明のまた他の実施形態に係るリフレッシュアドレス生成器を示す図である。図３０には、第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３、ＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３が、図２９に図示したように選択された場合の図２７のリフレッシュ方法を実行するリフレッシュアドレス生成器４００ｉの一例が図示されている。
図３０を参照すれば、リフレッシュアドレス生成器４００ｉは、アドレス保存部４１０ｉ、リフレッシュカウンタ４３０ｉ、比較部４５０ｉ及びアドレス変換部４７０ｉを含む。
アドレス保存部４１０ｉは、第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３のうちの１つＳＴＲ＿ＡＤＤＲ＿１＿１を保存する第１保存領域４１１ｉを含むことができる。一方、図３０には、１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１を保存するアドレス保存部４１０ｉが図示されているが、アドレス保存部４１０ｉは、１つ以上のウィークセルローアドレスと各々関連した１つ以上の第１ストロングセルローアドレスを保存することができる。リフレッシュカウンタ４３０ｉは、カウンティング動作を遂行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。
比較部４５０ｉは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３を比較して第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿２、ＭＡＴＣＨ１＿３を生成し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３とを比較した結果、及び、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿２、ＭＡＴＣＨ２＿３を生成することができる。
比較部４５０ｉは複数の比較器４５１ｉ、４５２ｉ、４５３ｉ、４５４ｉ及び複数のロジックゲート４５５ｉ、４５６ｉ、４５７ｉ、４５８ｉ、４５９ｉ、４６０ｉ、４６１ｉ、４６２ｉ、４６３ｉ、４６４ｉ、４６５ｉ、４６６ｉ、４６７ｉ、４６８ｉ、４６９ｉを含むことができる。複数の比較器４５１ｉ、４５２ｉ、４５３ｉ、４５４ｉ、第１インバータ４５８ｉ、４５９ｉ、４６３ｉ、及び第１ＡＮＤゲート４５５ｉ、４６０ｉ、４６４ｉは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３のうち、いずれか１つと一致する時、第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿２、ＭＡＴＣＨ１＿３のうち、対応する第１マッチ信号をロジックハイレベルで活性化させることができる。また、複数の比較器４５１ｉ、４５２ｉ、４５３ｉ、４５４ｉ、第２インバータ４５６ｉ、４６１ｉ、４６５ｉ、第２ＡＮＤゲート４５７ｉ、４６２ｉ、４６６ｉ、及び第３ＡＮＤゲート４６７ｉ、４６８ｉ、４６９ｉは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが、第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３のうち、いずれか１つと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧが、ロジックハイレベルを有する時、第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿２、ＭＡＴＣＨ２＿３のうち、対応する第２マッチ信号をロジックハイレベルに活性化させることができる。
一方、図３０には、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つのウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲと関連した第１及び第２ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３、ＳＴＲ＿ＡＤＤＲ＿２＿１、ＳＴＲ＿ＡＤＤＲ＿２＿２、ＳＴＲ＿ＡＤＤＲ＿２＿３と比較するための複数の比較器４５１ｉ、４５２ｉ、４５３ｉ、４５４ｉ、及び複数のロジックゲート４５５ｉ、４５６ｉ、４５７ｉ、４５８ｉ、４５９ｉ、４６０ｉ、４６１ｉ、４６２ｉ、４６３ｉ、４６４ｉ、４６５ｉ、４６６ｉ、４６７ｉ、４６８ｉ、４６９ｉの１つの集合を含む比較部４５０ｉが図示されているが、比較部４５０ｉは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを１つ以上のウィークセルローアドレスと関連した第１及び第２ストロングセルローアドレスと比較するための比較器、及び、ロジックゲートの１つの集合を含むことができる。
アドレス変更部４７０ｉは、第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿２、ＭＡＴＣＨ１＿３のうち、いずれか１つがロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとしてウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力し、第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿２、ＭＡＴＣＨ２＿３）のうち、いずれか１つがロジックハイレベルを有する時、変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲとして第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３のうち、対応する１つを出力することができる。このような動作のために、アドレス変更部４７０ｉは、複数のＯＲゲート４７１ｉ、４７２ｉ、４７３ｉ、複数のインバータ４８１ｉ、４８３ｉ、４８５ｉ、４８７ｉ、４８８ｉ、及び複数のマルチプレクサ４８２ｉ、４８４ｉ、４８６ｉを含むことができる。
上述した通り、リフレッシュアドレス生成器４００ｉは、リフレッシュカウンタ４３０ｉが第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１＿１、ＳＴＲ＿ＡＤＤＲ＿１＿２、ＳＴＲ＿ＡＤＤＲ＿１＿３のうち、いずれか１つを生成する時、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを出力することができる。これに従って、ウィークセルローの最小保持時間が、リフレッシュ周期（ＲＰ）の半分より短くても、ウィークセルローの最小保持時間が経過する前にリフレッシュが繰り返して実行することができ、ウィークセルローがリダンダンシセルローに代替されないこともある。また、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図３１は本発明のまた他の実施形態に係る図２７のリフレッシュ方法により実行されるウィークセルロー、第１ストロングセルロー及び第２ストロングセルローのリフレッシュの他の例を説明するためのタイミング図である。図３１には、ウィークセルローが３つの第１ストロングセルローの代わりにリフレッシュされ、３つの第１ストロングセルローと１つの第２ストロングセルローが４回のリフレッシュ周期ごとに各々リフレッシュされる例が図示されている。
図３１を参照すれば、ウィークセルローは、リフレッシュ周期（ＲＰ）ごとに４回ずつリフレッシュできる。即ち、リフレッシュ周期（ＲＰ）ごとに、ウィークセルローに対するアドレスが生成される時、ウィークセルローに対するリフレッシュ１１１０が実行され、第１ストロングセルローに対するアドレスが生成される時、第１ストロングセルローに対するリフレッシュ１１２１、１１２２、１１２３の代わりにウィークセルローに対するリフレッシュ１１１１、１１１２、１１１３を実行することができる。
第１ストロングセルロー及び第２ストロングセルローの各々は、リフレッシュ周期（ＲＰ）の４倍に対応する周期でリフレッシュできる。例えば、（４Ｉ＋１）回目リフレッシュ周期（Ｉは０以上の整数）で第２ストロングセルローに対するリフレッシュ１１３１が実行され、（４Ｉ＋２）回目リフレッシュ周期で第２ストロングセルローに対するリフレッシュ１１３６の代わりに第１ストロングセルローのうち、いずれか１つに対するリフレッシュ１１２６が実行され、（４Ｉ＋３）回目リフレッシュ周期で第２ストロングセルローに対するリフレッシュ１１３７の代わりに第１ストロングセルローうち、他の１つに対するリフレッシュ１１２７が実行され、（４Ｉ＋４）回目リフレッシュ周期で第２ストロングセルローに対するリフレッシュ１１３８の代わりに第１ストロングセルローうち、また他の１つに対するリフレッシュ１１２８を実行することができる。前記例において、第１ストロングセルロー及び第２ストロングセルローが４回のリフレッシュ周期で各々リフレッシュされるようにリフレッシュカウンタとして（Ｎ＋２）ビットカウンタを利用することができる。この場合、（Ｎ＋２）ビットカウンタから生成されたカウンティング信号の上位２ビットが、第１ストロングセルロー、または、第２ストロングセルローのうち、いずれか１つを選択するための２ビットのストロングセルフラグとして活用することができる。一方、図３１に図示されたようにリフレッシュされる第１ストロングセルロー及び第２ストロングセルローの各々は、リフレッシュ周期（ＲＰ）の４倍より長いか、または、同じ最小保持時間を有することができる。
図３２は本発明のまた他の実施形態に係る図２７のリフレッシュ方法がバーストリフレッシュに適用される一例を示すタイミング図である。
図３２を参照すれば、本発明の実施形態に係るリフレッシュ方法はバーストリフレッシュ（Ｂｕｒｓｔ Ｒｅｆｒｅｓｈ）に適用されることができる。例えば、メモリセルアレイに含まれたメモリセルローが４分の１ずつ連続的にリフレッシュされる。この場合、ウィークセルローに対するリフレッシュは、各連続されたリフレッシュ動作ごとに実行することができる。これに従って、バーストリフレッシュ動作が実行されても、ウィークセルローは、リフレッシュ周期（ＲＰ）の４分の１に対応する周期ＲＰ／４で実行することができる。
図３３は図４の揮発性メモリ装置に含まれた本発明の他の実施形態に係るリフレッシュアドレス生成器を示すブロック図である。
図３３を参照すれば、リフレッシュアドレス生成器５００は、複数のアドレス保存部５１０＿１、５１０＿Ｍ、リフレッシュカウンタ５３０、複数の比較部５５０＿１、５５０＿Ｍ、ＯＲ演算部５９０、及びアドレス変換部５７０を含む。
複数のアドレス保存部５１０＿１、５１０＿Ｍは、複数のウィークセルローに対する複数のアドレス情報ＡＤＤＲ＿ＩＮＦＯ＿１、ＡＤＤＲ＿ＩＮＦＯ＿Ｍを各々保存することができる。実施形態により、各アドレス情報ＡＤＤＲ＿ＩＮＦＯ＿１、ＡＤＤＲ＿ＩＮＦＯ＿Ｍは、ウィークセルローアドレス、または、ウィークセルローアドレスと関連した２つ以上のストロングセルローアドレスのうち、少なくとも１つを含むか、または、ウィークセルローアドレス、及び／または、ストロングセルローアドレスに対して実行された所定の演算（例えば、ＸＯＲ演算）の結果を含むことができる。実施形態により、複数のアドレス保存部５１０＿１、５１０＿Ｍは、１つの保存装置で具現するか、または、複数の保存装置で具現することができる。例えば、各保存装置は、電気的プログラマブルフューズメモリ、レーザー−プログラマブルフューズメモリ、アンチ−フューズメモリ、ワン−タイムプログラマブルメモリ、フラッシュメモリなどのような多様な種類の不揮発性メモリ装置のうち、いずれか１つでありうる。
リフレッシュカウンタ５３０は、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを生成することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、Ｎビット（Ｎは２以上の自然数）を有することができる。また、リフレッシュカウンタ５３０は、ストロングセルローのリフレッシュを制御するためのストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。一実施形態において、リフレッシュカウンタ４３０は、（Ｎ＋Ｍ）ビットカウンタ（Ｍは１以上の自然数）で具現することができる。
複数の比較部５５０＿１、５５０＿Ｍは、複数のアドレス保存部５１０＿１、５１０＿Ｍに各々連結され、リフレッシュカウンタ４３０から受信したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを複数のアドレス保存部５１０＿１、５１０＿Ｍから読み出しされた複数のアドレス情報ＡＤＤＲ＿ＩＮＦＯ＿１、ＡＤＤＲ＿ＩＮＦＯ＿Ｍと各々比較することができる。複数の比較部５５０＿１、５５０＿Ｍは、比較の結果、及び／または、ストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて複数のマッチ信号ＭＡＴＣＨ＿１、ＭＡＣＴＨ＿Ｍを各々生成することができる。
ＯＲ演算部５９０は、複数の比較部５５０＿１、５５０＿Ｍから受信した複数のマッチ信号ＭＡＴＣＨ＿１、ＭＡＣＴＨ＿ＭにＯＲ演算を実行してマッチ信号ＭＡＴＣＨを生成することができる。
アドレス変換部５７０は、ＯＲ演算部５９０から提供されたマッチ信号ＭＡＴＣＨに応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを変更することができる。例えば、アドレス変換部５７０は、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを、ウィークセルローアドレスに変更したり、または、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第１ストロングセルローアドレスに変更することができる。
上述した通り、本発明の他の実施形態に係るリフレッシュアドレス生成器５００は、複数のウィークセルローに対するアドレス情報ＡＤＤＲ＿ＩＮＦＯ＿１、ＡＤＤＲ＿ＩＮＦＯ＿Ｍを保存でき、ストロングセルローの代わりにウィークセルローがリフレッシュされるようにすることができる。これに従って、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図３４は本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器の一例を示す図である。図３４には第１ストロングセルローアドレスがウィークセルローアドレスの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスが第１ストロングセルローアドレスの最下位ビットＬＳＢを反転させたアドレスに決定された場合のリフレッシュアドレス生成器５００ａの例が図示されている。
図３４を参照すれば、リフレッシュアドレス生成器５００ａは複数のアドレス保存部５１０＿１ａ、５１０＿Ｍａ、リフレッシュカウンタ５３０ａ、複数の比較部５５０＿１ａ、５５０＿Ｍａ、ＯＲ演算部５９１ａ、５９２ａ、及びアドレス変換部５７０ａを含む。
複数のアドレス保存部５１０＿１ａ、５１０＿Ｍａは、複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を保存する複数の保存領域５１１＿１ａを各々含むことができる。実施形態により、複数のアドレス保存部５１０＿１ａ、５１０＿Ｍａは、複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の代わりに複数のウィークセルローアドレス、または、複数の第２ストロングセルローアドレスを保存することができる。複数のアドレス保存部５１０＿１ａ、５１０＿Ｍａは、複数の比較部５５０＿１ａ、５５０＿Ｍａに複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１を各々提供することができる。例えば、第１アドレス保存部５１０＿１ａは、１つの第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１の第１〜第ＮビットＳＡ１１＿１、ＳＡ１２＿１、ＳＡ１Ｎ＿１を第１比較部５５０＿１ａに出力し、第Ｍアドレス保存部５１０＿Ｍａは、他の１つの第１ストロングセルローアドレスの第１〜第ＮビットＳＡ１１＿Ｍ、ＳＡ１２＿Ｍ、ＳＡ１Ｎ＿Ｍを第Ｍ比較部５５０＿Ｍａに出力することができる。
リフレッシュカウンタ５３０ａは、カウンティング動作を遂行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。リフレッシュカウンタ５３０ａは、（Ｎ＋１）ビットカウンタで具現することができて、カウンティング信号の最上位ビットＭＳＢをストロングセルフラグＳＴＲ＿ＦＬＡＧで活用し、カウンティング信号のＮ個の下位ビットをリフレッシュローアドレスＲＥＦ＿ＡＤＤＲで活用することができる。
複数の比較部５５０＿１ａ、５５０＿Ｍａは、リフレッシュカウンタ４５０ａから受信したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１と各々比較して複数の第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿Ｍを各々生成することができる。また、複数の比較部５５０＿１ａ、５５０＿Ｍａは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲと複数の第２ストロングセルローアドレスの比較結果及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて複数の第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿Ｍを各々生成することができる。複数の比較部５５０＿１ａ、５５０＿Ｍａの各々は、複数の比較器５５１ａ、５５２ａ、５５３ａ、及び、複数のロジックゲート５６１ａ、５６２ａ、５６３ａ、５６４ａを含むことができる。
ＯＲ演算部５９１ａ、５９２ａは、複数の第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿Ｍに第１ＯＲ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成する第１ＯＲゲート５９１ａ及び複数の第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿Ｍに第２ＯＲ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成する第２ＯＲゲート５９２ａを含むことができる。例えば、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のうち、いずれか１つと一致する場合、複数の第１マッチ信号ＭＡＴＣＨ１＿１、ＭＡＴＣＨ１＿Ｍのうち、対応する１つがロジックハイレベルを有し、第１ＯＲゲート５９１ａは、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を出力することができる。また、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第２ストロングセルローアドレスのうち、いずれか１つと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合、複数の第２マッチ信号ＭＡＴＣＨ２＿１、ＭＡＴＣＨ２＿Ｍのうち、対応する１つがロジックハイレベルを有し、第２ＯＲゲート５９２ａは、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を出力することができる。
アドレス変更部５７０ａは、第１マッチ信号ＭＡＴＣＨ１に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最上位ビットＭＳＢを反転させて対応するウィークセルローアドレスを出力し、第２マッチ信号ＭＡＴＣＨ２に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最下位ビットＬＳＢを反転させて対応する第１ストロングセルローアドレスを出力することができる。アドレス変更部５７０ａはインバータ５７１ａ、５７３ａ、５８１ａ、５８２ａ、５８３ａ、５８４ａ、及び、マルチプレクサ５７２ａ、５７４ａを含むことができる。
上述した通り、リフレッシュアドレス生成器５００ａは、リフレッシュカウンタ５３０ａが複数の第１ストロングセルローアドレスＳＴＲ＿ＡＤＤＲ＿１のうち、いずれか１つを生成する時、対応するウィークセルローアドレスを出力し、リフレッシュカウンタ５３０ａが複数の第２ストロングセルローアドレスのうち、いずれか１つを生成する時、リフレッシュ周期ごとに対応する第１ストロングセルローアドレスまたは、１つの第２ストロングセルローアドレスを交互に出力することができる。これに従って、本発明のまた他の実施形態に係るリフレッシュアドレス生成器５００ａは、複数の第１ストロングセルローの代わりに複数のウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図３５は本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器の他の例を示す図である。図３５には第１ストロングセルローアドレスがウィークセルローアドレスの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスが第１ストロングセルローアドレスの最下位ビットＬＳＢを反転させたアドレスに決定された場合のリフレッシュアドレス生成器５００ｂの例を図示している。
図３５を参照すれば、リフレッシュアドレス生成器５００ｂは、複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂ、リフレッシュカウンタ５３０ｂ、第１及び第２インバータ５８１ｂ、５８２ｂ、複数の比較部５５０＿１ｂ、５５０＿Ｍｂ、ＯＲ演算部５９１ｂ、５９２ｂ、５９３ｂ、及びアドレス変換部５７０ｂを含む。
複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂは、複数のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを保存する複数の保存領域５１１＿１ｂを各々含むことができる。実施形態により、複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂは、複数のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの代わりに複数の第１ストロングセルローアドレス、または、複数の第２ストロングセルローアドレスを保存することができる。複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂは、複数の比較部５５０＿１ｂ、５５０＿Ｍｂに複数のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを各々提供することができる。
リフレッシュカウンタ５３０ｂは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。第１インバータ５８１ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を反転させ、第２インバータ５８２ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させることができる。一方、リフレッシュアドレス生成器５００ｂに含まれたインバータ５８１ｂ、５８２ｂの数及び連結関係は、第１及び第２ストロングセルローアドレスの決定方式、及び／または、複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂに保存されたアドレス情報によって多様なこともある。例えば、複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂに複数の第１ストロングセルローアドレスが保存される場合、リフレッシュアドレス生成器５００ｂは、第２インバータ５８２ｂを含まないことがある。
複数の比較部５５０＿１ｂ、５５０＿Ｍｂは、リフレッシュカウンタ５３０ｂ及びインバータ５８１ｂ、５８２ｂからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビット、反転した第１ビット、第２〜第（Ｎ−１）ビット、及び反転した第Ｎビットを受信し、複数のアドレス保存部５１０＿１ｂ、５１０＿Ｍｂから複数のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを各々受信することができる。
各比較部５５０＿１ｂ、５５０＿Ｍｂは、第１Ｎビット比較器５５１ｂ及び第２Ｎビット比較器５５２ｂを含むことができる。第１ Ｎビット比較器５５１ｂは、第１入力端子ＩＮ１でリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１〜第（Ｎ−１）ビット及び反転した第Ｎビットを受信し、第２入力端子ＩＮ２でウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを受信することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１〜第（Ｎ−１）ビット及び反転した第Ｎビットと、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの第１〜第Ｎビットとが一致する場合、第１Ｎビット比較器５５１ｂは、ロジックハイレベルの出力信号を生成することができる。即ち、第１Ｎビット比較器５５１ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスと一致する場合、ロジックハイレベルの出力信号を出力することができる。また、第２Ｎビット比較器５５２ｂは、第１入力端子ＩＮ１でリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの反転した第１ビット、第２〜第（Ｎ−１）ビット及び反転した第Ｎビットを受信し、第２入力端子ＩＮ２でウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲを受信することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの反転した第１ビット、第２〜第（Ｎ−１）ビット及び反転した第Ｎビットと、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの第１〜第Ｎビットとが一致する場合、第２Ｎビット比較器５５２ｂは、ロジックハイレベルの出力信号を生成することができる。即ち、第２Ｎビット比較器５５２ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスと一致する場合、ロジックハイレベルの出力信号を出力することができる。
ＯＲ演算部５９１ｂ、５９２ｂ、５９３ｂは、第１ＯＲゲート５９１ｂ、第２ＯＲゲート５９２ｂ、及びＡＮＤゲート５９３ｂを含むことができる。第１ＯＲゲート５９１ｂは、複数の比較部５５０＿１ｂ、５５０＿Ｍｂの第１Ｎビット比較器５５１ｂの出力信号にＯＲ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成することができる。第１ＯＲゲート５９１ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第１ストロングセルローアドレスのうち、いずれか１つと一致する場合、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を出力することができる。第２ＯＲゲート５９２ｂは、複数の比較部５５０＿１ｂ、５５０＿Ｍｂの第２Ｎビット比較器５５２ｂの出力信号にＯＲ演算を実行し、ＡＮＤゲート５９３ｂは、第２ＯＲゲート５９２ｂの出力信号及びストロングセルフラグＳＴＲ＿ＦＬＡＧにＡＮＤ演算を実行することができる。第２ＯＲゲート５９２ｂ及びＡＮＤゲート５９３ｂは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第２ストロングセルローアドレスのうち、いずれか１つと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を出力することができる。
アドレス変更部５７０ｂは、第１マッチ信号ＭＡＴＣＨ１に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを対応するウィークセルローアドレスに変更し、第２マッチ信号ＭＡＴＣＨ２に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを対応する第１ストロングセルローアドレスに変更することができる。
上述した通り、本発明のまた他の実施形態に係るリフレッシュアドレス生成器５００ｂは、複数の第１ストロングセルローの代わりに複数のウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。
図３６は本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器のまた他の例を示す図である。図３６には第１ストロングセルローアドレスがウィークセルローアドレスの最上位ビットＭＳＢを反転させたアドレスに決定され、第２ストロングセルローアドレスが第１ストロングセルローアドレスの最下位ビットＬＳＢを反転させたアドレスに決定された場合のリフレッシュアドレス生成器５００ｃの例を図示している。
図３６を参照すれば、リフレッシュアドレス生成器５００ｃは、複数の奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、複数の偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃ、リフレッシュカウンタ５３０ｃ、第１及び第２インバータ５８１ｃ、５８２ｃ、複数の奇数比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ、複数の偶数比較部５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃ、ＯＲ演算部５９１ｃ、５９２ｃ、複数のロジックゲート５９３ｃ、５９４ｃ、５９５ｃ、５９６ｃ、５９７ｃ、５９８ｃ及び、アドレス変換部５７０ｃを含む。
リフレッシュアドレス生成器５００ｃにおいて、アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃが複数のグループに区分され、アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃに保存されるローアドレスは、ローアドレスの少なくとも１つのビットによって対応するグループに含まれたアドレス保存部に保存することができる。例えば、Ｍ個のアドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿ＫｃがＬ個の奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ及びＫ個の偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃに区分され（Ｌは１以上の自然数、Ｋは１以上の自然数、ＭはＬ＋Ｋ）、奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃには最下位ビットＬＳＢが「１」である、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットを保存し、偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃには最下位ビットＬＳＢが「０」である、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットを保存することができる。実施形態により、Ｌ及びＫは互いに異なる値を有するか、または、Ｍ／２と同一値を有することができる。
リフレッシュカウンタ５３０ｃは、カウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。第１インバータ５８１ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１を反転させ、第２インバータ５８２ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第ＮビットＲＡＮを反転させることができる。一方、リフレッシュアドレス生成器５００ｃに含まれたインバータ５８１ｃ、５８２ｃの数及び連結関係は、第１及び第２ストロングセルローアドレスの決定方式、及び／または、アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃに保存されたアドレス情報により多様なこともある。
比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ、５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃは、アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃに各々連結することができる。比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ、５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃは、アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃ、５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃのように、複数のグループに区分することができる。例えば、Ｍ個の比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ、５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃを、Ｌ個の奇数比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ及びＫ個の偶数比較部５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃに区分することができる。奇数比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃは、リフレッシュカウンタ５３０ｃからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビット及び反転した第Ｎビットを受信し、奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿ＬｃからウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットを受信することができる。偶数比較部５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃは、リフレッシュカウンタ５３０ｃからリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第２〜第（Ｎ−１）ビット及び反転した第Ｎビットを受信し、偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿ＫｃからウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットを受信することができる。
各奇数比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃは、第１（Ｎ−１）ビット比較器５５１ｃを含み、各偶数比較部５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃは、第２（Ｎ−１）ビット比較器５５２ｃを含むことができる。第１（Ｎ−１）ビット比較器５５１ｃ及び第２（Ｎ−１）ビット比較器５５２ｃの各々は、第ＮビットＲＡＮ（即ち、最上位ビットＭＳＢ）が反転したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの上位（Ｎ−１）ビットをウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットと比較することができる。
ＯＲ演算部５９１ｃ、５９２ｃは、第１ＯＲゲート５９１ｃ及び第２ＯＲゲート５９２ｃを含むことができる。第１ＯＲゲート５９１ｃは、奇数比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃの出力信号にＯＲ演算を実行し、第２ＯＲゲート５９２ｃは、偶数比較部５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃの出力信号にＯＲ演算を実行することができる。
複数のロジックゲート５９３ｃ、５９４ｃ、５９５ｃ、５９６ｃ、５９７ｃ、５９８ｃは、第１及び第２ＯＲゲート５９１ｃ、５９２ｃの出力信号、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１及び反転した第１ビット、及びストロングセルフラグＳＴＲ＿ＦＬＡＧに基づいて第１マッチ信号ＭＡＴＣＨ１及び第２マッチ信号ＭＡＴＣＨ２を生成することができる。第１ＡＮＤゲート５９３ｃは、第１ＯＲゲート５９１ｃの出力信号及びリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１にＡＮＤ演算を実行し、第２ＡＮＤゲート５９５ｃは第２ＯＲゲート５９２ｃの出力信号及びリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの反転した第１ビットにＡＮＤ演算を実行することができる。第１ＡＮＤゲート５９３ｃは、最上位ビットＭＳＢが反転したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの上位（Ｎ−１）ビットがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットと一致し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１（即ち、最下位ビットＬＳＢ）が「１」の時、ロジックハイレベルの出力信号を生成することができる。一方、奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃには最下位ビットＬＳＢが「１」のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが保存されるので、第１ＡＮＤゲート５９３ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲとウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲとが最上位ビットＭＳＢだけが違う場合、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスと一致する場合、ロジックハイレベルの出力信号を生成することができる。第２ＡＮＤゲート５９５ｃは、最上位ビットＭＳＢが反転したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの上位（Ｎ−１）ビットがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットと一致し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１（即ち、最下位ビットＬＳＢ）が「０」の時、ロジックハイレベルの出力信号を生成することができる。一方、偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃには最下位ビットＬＳＢが「０」のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが保存されるので、第２ＡＮＤゲート５９５ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲとウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲとが最上位ビットＭＳＢだけが違う場合、即ち、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第１ストロングセルローアドレスと一致する場合、ロジックハイレベルの出力信号を生成することができる。第３ＯＲゲート５９７ｃは、第１ＡＮＤゲート５９３ｃの出力信号及び第２ＡＮＤゲート５９５ｃの出力信号にＯＲ演算を実行して第１マッチ信号ＭＡＴＣＨ１を生成する。第３ ＯＲゲート５９７ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第１ストロングセルローアドレスのうち、いずれか１つと一致する時、ロジックハイレベルの第１マッチ信号ＭＡＴＣＨ１を出力することができる。
第３ＡＮＤゲート５９４ｃは、第１ＯＲゲート５９１ｃの出力信号、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの反転した第１ビット、及びストロングセルフラグＳＴＲ＿ＦＬＡＧにＡＮＤ演算を実行し、第４ＡＮＤゲート５９６ｃは、第２ＯＲゲート５９２ｃの出力信号、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの第１ビットＲＡ１、及びストロングセルフラグＳＴＲ＿ＦＬＡＧにＡＮＤ演算を実行することができる。第３ＡＮＤゲート５９４ｃは、最上位ビットＭＳＢが反転したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの上位（Ｎ−１）ビットがウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットと一致し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最下位ビットＬＳＢが「０」であり、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルである時、ロジックハイレベルの出力信号を生成することができる。一方、奇数アドレス保存部５１０＿Ｏ＿１ｃ、５１０＿Ｏ＿Ｌｃには最下位ビットＬＳＢが「１」のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが保存されるので、第３ＡＮＤゲート５９４ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが第２ストロングセルローアドレスと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合、ロジックハイレベルの出力信号を生成することができる。第４ＡＮＤゲート５９６ｃは、最上位ビットＭＳＢが反転したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲの上位（Ｎ−１）ビットが、ウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲの上位（Ｎ−１）ビットと一致し、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲの最下位ビットＬＳＢが「１」であり、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルである時、ロジックハイレベルの出力信号を生成することができる。一方、偶数アドレス保存部５１０＿Ｅ＿１ｃ、５１０＿Ｅ＿Ｋｃには最下位ビットＬＳＢが「０」のウィークセルローアドレスＷＥＡＫ＿ＡＤＤＲが保存されるので、第２ＡＮＤゲート５９５ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが、第２ストロングセルローアドレスと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルを有する場合、ロジックハイレベルの出力信号を生成することができる。第４ＯＲゲート５９８ｃは、第３ＡＮＤゲート５９４ｃの出力信号及び第４ＡＮＤゲート５９６ｃの出力信号にＯＲ演算を実行して第２マッチ信号ＭＡＴＣＨ２を生成する。第２ＯＲゲート５９７ｃは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲが複数の第２ストロングセルローアドレスのうち、いずれか１つと一致し、ストロングセルフラグＳＴＲ＿ＦＬＡＧがロジックハイレベルである時、ロジックハイレベルの第２マッチ信号ＭＡＴＣＨ２を出力することができる。
アドレス変更部５７０ｃは、第１マッチ信号ＭＡＴＣＨ１に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを対応するウィークセルローアドレスに変更し、第２マッチ信号ＭＡＴＣＨ２に応答してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲを対応する第１ストロングセルローアドレスに変更することができる。
上述した通り、本発明のまた他の実施形態に係るリフレッシュアドレス生成器５００ｃは、複数の第１ストロングセルローの代わりに複数のウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。また、比較部５５０＿Ｏ＿１ｃ、５５０＿Ｏ＿Ｌｃ、５５０＿Ｅ＿１ｃ、５５０＿Ｅ＿Ｋｃの各々が１つの（Ｎ−１）ビット比較器５５１ｃ、５５２ｃを含むので、リフレッシュアドレス生成器５００ｃの回路サイズ及び複雑度を減少させることができる。
一方、図３６にはアドレス保存部及び比較部がウィークセルローアドレスの最下位ビットにより奇数及び偶数グループに区分された例が図示されているが、実施形態により、アドレス保存部及び比較部はウィークセルローアドレスの任意の１つ以上のビットによって区分することができる。例えば、アドレス保存部及び比較部はウィークセルローアドレスの下位２ビットによって４つのグループに区分することができる。この場合、各アドレス保存部にはローアドレス（例えば、ウィークセルローアドレス、第１ストロングセルローアドレスまたは、第２ストロングセルローアドレスのうち、いずれか１つ）の上位（Ｎ−２）ビットが保存され、各比較部はリフレッシュローアドレスの上位（Ｎ−２）ビットとローアドレスの上位（Ｎ−２）ビットを比較する（Ｎ−２）ビット比較器を含むことができる。
図３７は本発明の他の実施形態に係る図３３のリフレッシュアドレス生成器のまた他の例を示す図である。
図３７を参照すれば、リフレッシュアドレス生成器５００ｄは、第Ａ〜第Ｈバンクアドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄ、リフレッシュカウンタ５３０ｄ、第Ａ〜第Ｈバンク比較部５５０＿Ａ＿１ｄ、５５０＿Ａ＿Ｍｄ、５５０＿Ｈ＿１ｄ、５５０＿Ｈ＿Ｍｄ、ＯＲ演算部５９１ｄ、５９２ｄ、５９３ｄ、５９４ｄ、５９５ｄ、５９６ｄ、及び、アドレス変換部５７０ｄを含む。
リフレッシュアドレス生成器５００ｄにおいて、アドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄを複数のグループに区分し、アドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄに保存されるローアドレスは、ウィークセルローを含むバンクにより対応するグループに含まれたアドレス保存部に保存することができる。例えば、アドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄを、第Ａ〜第Ｈバンクアドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄに区分することができる。この場合、第Ａバンクアドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿ＭｄにはバンクＡに含まれたウィークセルローに対するローアドレスを保存し、第Ｈバンクアドレス保存部５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿ＭｄにはバンクＨに含まれたウィークセルローに対するローアドレスを保存することができる。
リフレッシュカウンタ５３０ｄはカウンティング動作を実行してリフレッシュローアドレスＲＥＦ＿ＡＤＤＲ及びストロングセルフラグＳＴＲ＿ＦＬＡＧを生成することができる。リフレッシュローアドレスＲＥＦ＿ＡＤＤＲは、ローアドレスマルチプレクサ３４０を通じてそれぞれのバンク３６５に提供することができる。
比較部５５０＿Ａ＿１ｄ、５５０＿Ａ＿Ｍｄ、５５０＿Ｈ＿１ｄ、５５０＿Ｈ＿Ｍｄは、アドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄ、５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄのように、複数のグループに区分することができる。例えば、比較部５５０＿Ａ＿１ｄ、５５０＿Ａ＿Ｍｄ、５５０＿Ｈ＿１ｄ、５５０＿Ｈ＿Ｍｄは、第Ａ〜第Ｈバンク比較部５５０＿Ａ＿１ｄ、５５０＿Ａ＿Ｍｄ、５５０＿Ｈ＿１ｄ、５５０＿Ｈ＿Ｍｄに区分することができる。第Ａバンク比較部５５０＿Ａ＿１ｄ、５５０＿Ａ＿Ｍｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第Ａバンクアドレス保存部５１０＿Ａ＿１ｄ、５１０＿Ａ＿Ｍｄから受信したローアドレスと比較し、第Ｈバンク比較部５５０＿Ｈ＿１ｄ、５５０＿Ｈ＿Ｍｄは、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第Ｈバンクアドレス保存部５１０＿Ｈ＿１ｄ、５１０＿Ｈ＿Ｍｄから受信したローアドレスと比較することができる。
ＯＲ演算部５９１ｄ、５９２ｄ、５９３ｄ、５９４ｄ、５９５ｄ、５９６ｄは、第１〜第４ＯＲゲート５９１ｄ、５９２ｄ、５９４ｄ、５９５ｄ、並びに、第１及び第２ＡＮＤゲート５９３ｄ、５９６ｄを含むことができる。第１ＯＲゲート５９１ｄは、バンクＡに対する第１マッチ信号ＭＡＴＣＨ１＿Ａを生成し、第２ＯＲゲート５９２ｄ及び第１ＡＮＤゲート５９３ｄは、バンクＡに対する第２マッチ信号ＭＡＴＣＨ２＿Ａを生成することができる。また、第３ＯＲゲート５９４ｄは、バンクＨに対する第１マッチ信号ＭＡＴＣＨ１＿Ｈを生成し、第４ＯＲゲート５９５ｄ及び第２ＡＮＤゲート５９６ｄは、バンクＨに対する第２マッチ信号ＭＡＴＣＨ２＿Ｈを生成することができる。
アドレス変換部５７０ｄは、それぞれのバンク３６５に位置することができる。アドレス変換部５７０ｄは、それぞれのバンク３６５に対する第１マッチ信号ＭＡＴＣＨ１＿Ａ、ＭＡＴＣＨ１＿Ｈに応答して対応するバンクにおいて、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲをウィークセルローアドレスに変換でき、それぞれのバンク３６５に対する第２マッチ信号ＭＡＴＣＨ２＿Ａ、ＭＡＴＣＨ２＿Ｈに応答して対応するバンクにおいて、リフレッシュローアドレスＲＥＦ＿ＡＤＤＲを第１ストロングセルローアドレスに変換することができる。例えば、バンクＡに対する第１マッチ信号ＭＡＴＣＨ１＿Ａがロジックハイレベルを有し、他の第１マッチ信号ＭＡＴＣＨ１＿Ｈがロジックローレベルを有する場合、アドレス変換部５７０ｄは、バンクＡで変更されたリフレッシュローアドレス（ＣＲＥＦ＿ＡＤＤＲ＿Ａ）としてウィークセルローアドレスを出力し、他のバンクで受信したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲをそのまま出力することができる。また、バンクＨに対する第２マッチ信号ＭＡＴＣＨ２＿Ｈがロジックハイレベルを有し、他の第２マッチ信号ＭＡＴＣＨ２＿Ａがロジックローレベルを有する場合、アドレス変換部５７０ｄは、バンクＨで変更されたリフレッシュローアドレスＣＲＥＦ＿ＡＤＤＲ＿Ｈとして第１ストロングセルローアドレスを出力し、他のバンクで受信したリフレッシュローアドレスＲＥＦ＿ＡＤＤＲをそのまま出力することができる。
上述した通り、本発明のまた他の実施形態に係るリフレッシュアドレス生成器５００ｄは、複数の第１ストロングセルローの代わりに複数のウィークセルローがリフレッシュされるようにすることによって、リフレッシュ電流及びリフレッシュ消費電力の増加なしでウィークセルローのリフレッシュ周期を減少させることができる。また、リフレッシュアドレス生成器５００ｄは、アドレス保存部及び比較部をバンク別に区分することによって、アドレス保存部にバンク情報を保存しなくても、対応するバンクだけでリフレッシュレバレッジングを実行することができる。
一方、図３６にはアドレス保存部及び比較部が保存されるローアドレスにより区分された例が図示されていて、図３７にはアドレス保存部及び比較部がバンク別に区分された例が図示されているが、実施形態により、アドレス保存部及び比較部はローアドレスにより区分すると同時にバンク別に区分することができる。
図３８は本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置を含むメモリモジュールを示す図である。
図３８を参照すれば、メモリモジュール１２００は、複数の揮発性メモリ装置３００を含むことができる。実施形態により、メモリモジュール１２００は、ＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＦＢＤＩＭＭ（Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）または、他のメモリモジュールとすることができる。
メモリモジュール１２００は、メモリコントローラから複数の信号線を通じてコマンド、アドレス、及びデータを受信し、コマンド、アドレス、及びデータをバッファリングして揮発性メモリ装置３００に提供するバッファ１２１０をさらに含むことができる。
バッファ１２１０と揮発性メモリ装置３００との間のデータ伝送線は、ｐｏｉｎｔ−ｔｏーｐｏｉｎｔ方式で連結することができる。また、バッファ１２１０と揮発性メモリ装置３００との間のコマンド／アドレス伝送線は、マルチ−ドロップ方式、デイジーチェーン（ｄａｉｓｙ−ｃｈａｉｎ）方式、または、フライ−バイ（ｆｌｙ−ｂｙ）デイジーチェーン方式で連結されることができる。バッファ１２１０がコマンド、アドレス、及びデータを全部バッファリングするので、メモリコントローラはバッファ１２１０のロードだけを駆動することによってメモリモジュール１２００とインターフェースすることができる。これに従って、メモリモジュール１２００はより多くのメモリ装置及びメモリランクを含むことができ、メモリシステムはより多くのメモリモジュールを含むことができる。
揮発性メモリ装置３００は、リフレッシュレバレッジングを実行することによって、リフレッシュ電流または、リフレッシュ電力を増加しなくてもリフレッシュ周期（ＲＰ）より短い周期でウィークセルローをリフレッシュすることができる。
図３９は本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図である。
図３９を参照すれば、モバイルシステム１４００は、アプリケーションプロセッサ１４１０、通信（Ｃｏｎｎｅｃｔｉｖｉｔｙ）部１４２０、揮発性メモリ装置１４３０、非揮発性メモリ装置１４４０、ユーザインタフェース１４５０及びパワーサプライ１４６０を含む。実施形態により、モバイルシステム１４００は、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末機（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ；ＰＤＡ）、携帯型マルチメディアプレーヤー（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ：ＰＭＰ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のモバイルシステムとすることができる。
アプリケーションプロセッサ１４１０は、インターネットブラウザ、ゲーム、動画などを提供するアプリケーションを実行することができる。実施形態により、アプリケーションプロセッサ１４１０は１つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含んだり、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、アプリケーションプロセッサ１４１０は、デュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。また、実施形態により、アプリケーションプロセッサ１４１０は、内部または外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。
通信部１４２０は、外部装置と、無線通信または有線通信を実行することができる。例えば、通信部１４２０は、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ(登録商標)）通信、近距離磁気場通信（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：ＮＦＣ）、無線識別（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＲＦＩＤ）通信、移動通信（Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、メモリカード通信、汎用直列バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：ＵＳＢ）通信などを実行することができる。例えば、通信部１４２０は、ベースバンドチップセット（Ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ）を含むことができ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＷＣＤＭＡ、ＨＳｘＰＡなどの通信を支援することができる。
揮発性メモリ装置１４３０は、アプリケーションプロセッサ１４１０によって処理されるデータを保存するか、または、動作メモリ（Ｗｏｒｋｉｎｇ Ｍｅｍｏｒｙ）として作動することができる。例えば、揮発性メモリ装置１４３０は、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭなどのような動的ランダムアクセスメモリや、リフレッシュ動作が必要な任意の揮発性メモリ装置でありうる。揮発性メモリ装置１４３０は、リフレッシュレバレッジングを実行することによって、リフレッシュ電流または、リフレッシュ電力を増加しなくてもリフレッシュ周期（ＲＰ）より短い周期でウィークセルローをリフレッシュすることができる。
不揮発性メモリ装置１４４０は、モバイルシステム１４００をブーティングするためのブートイメージを保存することができる。例えば、不揮発性メモリ装置１４４０は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）または、これと類似のメモリで具現することができる。
」
ユーザインタフェース１４５０は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／または、スピーカー、ディスプレイ装置のような１つ以上の出力装置を含むことができる。パワーサプライ１４６０は、モバイルシステム１４００の動作電圧を供給することができる。また、実施形態により、モバイルシステム１４００は、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）をさらに含むことができ、メモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ：ＨＤＤ）、シディロム（ＣＤ−ＲＯＭ）などのような保存装置をさらに含むことができる。
モバイルシステム１４００または、モバイルシステム１４００の構成要素は、多様な形態のパッケージを利用して実装することができるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。
図４０は本発明の実施形態に係るリフレッシュレバレッジングを実行する揮発性メモリ装置をコンピューティングシステムに応用した例を示すブロック図である。
図４０を参照すれば、コンピューティングシステム１５００は、プロセッサ１５１０、入出力ハブ１５２０、入出力コントローラハブ１５３０、少なくとも１つのメモリモジュール１５４０及びグラフィックカード１５５０を含む。実施形態により、コンピューティングシステム１５００は、パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ：ＰＣ）、サーバーコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ：ＰＤＡ）、携帯型マルチメディアプレーヤー（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ：ＰＭＰ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、デジタルＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）、セットトップボックス（Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のコンピューティングシステムであることができる。
プロセッサ１５１０は、特定計算または、タスクのような多様なコンピューティング機能を実行することができる。例えば、プロセッサ１５１０は、マイクロプロセッサまたは、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）とすることができる。実施形態により、プロセッサ１５１０は、１つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含んだり、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。例えば、プロセッサ１５１０は、デュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含むことができる。また、図４０には、１つのプロセッサ１５１０を含むコンピューティングシステム１５００が図示されているが、実施形態により、コンピューティングシステム１５００は、複数のプロセッサを含むことができる。また、実施形態により、プロセッサ１５１０は、内部または外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含むことができる。
プロセッサ１５１０は、メモリモジュール１５４０の動作を制御するメモリコントローラ１５１１を含むことができる。プロセッサ１５１０に含まれたメモリコントローラ１５１１は、集積メモリコントローラ（Ｉｎｔｅｇｒａｔｅｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ；ＩＭＣ）と呼ぶことができる。メモリコントローラ１５１１とメモリモジュール１５４０との間のメモリインターフェースは複数の信号線を含む１つのチャネルで具現するか、または、複数のチャネルで具現することができる。また、各チャネルには１つ以上のメモリモジュール１５４０を連結することができる。実施形態により、メモリコントローラ１５１１は、入出力ハブ１５２０内に位置することができる。メモリコントローラ１５１１を含む入出力ハブ１５２０は、メモリコントローラハブ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ：ＭＣＨ）と呼ぶことができる。
メモリモジュール１５４０はメモリコントローラ１５１１から提供されたデータを保存する複数の揮発性メモリ装置を含むことができる。揮発性メモリ装置は、メモリコントローラ１５１１から提供されたリフレッシュコマンドＲＥＦに応答してオートリフレッシュ動作を実行するか、または、セルフリフレッシュ進入コマンドＳＲＥに応答してセルフリフレッシュ動作を実行することができる。揮発性メモリ装置は、オートリフレッシュ動作または、セルフリフレッシュ動作を実行する時、リフレッシュレバレッジングを実行することによって、リフレッシュ電流または、リフレッシュ電力を増加しなくてもリフレッシュ周期（ＲＰ）より短い周期でウィークセルローをリフレッシュすることができる。
入出力ハブ１５２０は、グラフィックカード１５５０のような装置とプロセッサ１５１０との間のデータ伝送を管理することができる。入出力ハブ１５２０は多様な方式のインターフェースを通じてプロセッサ１５１０に連結することができる。例えば、入出力ハブ１５２０とプロセッサ１５１０は、フロントサイドバス（Ｆｒｏｎｔ Ｓｉｄｅ Ｂｕｓ：ＦＳＢ）、システムバス（Ｓｙｓｔｅｍ Ｂｕｓ）、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）、ライトニングデータトランスポート（Ｌｉｇｈｔｎｉｎｇ Ｄａｔａ Ｔｒａｎｓｐｏｒｔ：ＬＤＴ）、ＱｕｉｃｋＰａｔｈインターコネクト（ＱｕｉｃｋＰａｔｈ ｃｏｎｎｅｃｔ：ＱＰＩ）、共通システムインターフェース（Ｃｏｍｍｏｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ：ＣＳＩ）などの多様な標準のインターフェースに連結することができる。図４０には１つの入出力ハブ１５２０を含むコンピューティングシステム１５００が図示されているが、実施形態により、コンピューティングシステム１５００は複数の入出力ハブを含むことができる。
入出力ハブ１５２０は、装置との多様なインターフェースを提供することができる。例えば、入出力ハブ１５２０は、加速グラフィックポート（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ：ＡＧＰ）インターフェース、周辺構成要素インターフェース−エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆａｃｅ−Ｅｘｐｒｅｓｓ：ＰＣＩｅ）、通信ストリーミング構造（Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｔｒｅａｍｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ：ＣＳＡ）インターフェースなどを提供することができる。
グラフィックカード１５５０は、ＡＧＰまたはＰＣＩｅを通じて入出力ハブ１５２０と連結することができる。グラフィックカード１５５０は、画像を表示するためのディスプレイ装置（図示せず）を制御することができる。グラフィックカード１５５０は、イメージデータ処理のための内部プロセッサ及び内部半導体メモリ装置を含むことができる。実施形態により、入出力ハブ１５２０は、入出力ハブ１５２０の外部に位置したグラフィックカード１５５０とともに、または、グラフィックカード１５５０の代わりに入出力ハブ１５２０の内部にグラフィック装置を含むことができる。入出力ハブ１５２０に含まれたグラフィック装置は、集積グラフィック（Ｉｎｔｅｇｒａｔｅｄ Ｇｒａｐｈｉｃｓ）と呼ぶことができる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ１５２０は、グラフィック及びメモリコントローラハブ（Ｇｒａｐｈｉｃｓ ａｎｄ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ Ｈｕｂ：ＧＭＣＨ）と呼ぶことができる。
入出力コントローラハブ１５３０は、多様なシステムインターフェースが効率的に動作するようにデータバッファリング及びインターフェース仲裁を実行することができる。入出力コントローラハブ１５３０は、内部バスを通じて入出力ハブ１５２０と連結されることができる。例えば、入出力ハブ１５２０と入出力コントローラハブ１５３０は、ダイレクト メディア インターフェース（Ｄｉｒｅｃｔ Ｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ：ＤＭＩ）、ハブ インターフェース、エンタープライズ サウスブリッジ インターフェース（Ｅｎｔｅｒｐｒｉｓｅ Ｓｏｕｔｈｂｒｉｄｇｅ Ｉｎｔｅｒｆａｃｅ：ＥＳＩ）、ＰＣＩｅなどを介して連結することができる。
入出力コントローラハブ１５３０は周辺装置との多様なインターフェースを提供することができる。例えば、入出力コントローラハブ１５３０は、汎用直列バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：ＵＳＢ）ポート、直列ＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ：ＳＡＴＡ）ポート、汎用入出力（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：ＧＰＩＯ）、ローピンカウント（Ｌｏｗ Ｐｉｎ Ｃｏｕｎｔ：ＬＰＣ）バス、直列周辺インターフェース（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ：ＳＰＩ）、ＰＣＩ、ＰＣＩｅなどを提供することができる。
実施形態により、プロセッサ１５１０、入出力ハブ１５２０及び入出力コントローラハブ１５３０は、各々分離したチップセットまたは、集積回路で具現するか、或いは、プロセッサ１５１０、入出力ハブ１５２０または、入出力コントローラハブ１５３０のうち、２以上の構成要素が１つのチップセットで具現することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明は、リフレッシュ動作が必要な任意の揮発性メモリ装置及びそれを含むシステムに適用することができる。例えば、本発明は携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ：ＰＤＡ）、携帯型マルチメディアプレーヤー（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ：ＰＭＰ）、デジタルカメラ（Ｄｉｇｉｔａｌ Ｃａｍｅｒａ）、ビデオカメラ（Ｃａｍｃｏｄｅｒ）、パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ：ＰＣ）、サーバーコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、デジタルＴＶ（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ）、セットトップボックス（Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システム、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、プリンタ（Ｐｒｉｎｔｅｒ）などに有用に利用することができる。
３００…揮発性メモリ装置
４００、４００ａ、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ、４００ｇ、４００ｈ、４００ｉ、５００…リフレッシュアドレス生成器
４１０、４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ、４１０ｅ、４１０ｆ、４１０ｇ、４１０ｈ、４１０ｉ、５１０…アドレス保存部
４３０、４３０ａ、４３０ｂ、４３０ｃ、４３０ｄ、４３０ｅ、４３０ｆ、４３０ｇ、４３０ｈ、４３０ｉ、５３０…リフレッシュカウンタ
４５０、４５０ａ、４５０ｂ、４５０ｃ、４５０ｄ、４５０ｅ、４５０ｆ、４５０ｇ、４５０ｈ、４５０ｉ、５５０…比較部
４７０、４７０ａ、４７０ｂ、４７０ｃ、４７０ｄ、４７０ｅ、４７０ｆ、４７０ｇ、４７０ｈ、４７０ｉ、５７０…アドレス変換部

Claims (69)

  1. リフレッシュ周期でリフレッシュアドレスを生成する段階と、
    前記リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが第３アドレスの時、前記第１ストロングセル、または、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行する段階と、
    前記第１、第２及び第３アドレスのうち、ただ１つに対するアドレス情報を保存する段階と、を含むことを特徴とするメモリ装置のリフレッシュ方法。
  2. 前記第１、第２及び第３アドレスのうち、いずれか１つだけが保存され、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは、前記保存されたアドレスとの所定のビット関係によって決定されることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  3. 前記第１及び第２ストロングセルの各々は、複数のリフレッシュ周期の間に、１回リフレッシュされ、
    前記ウィークセルは１つのリフレッシュ周期の間に複数回リフレッシュされることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  4. 前記リフレッシュアドレスが前記第２及び第３アドレスのうち、いずれか１つであるか否かを決定するために前記リフレッシュアドレスを前記アドレス情報と比較する段階をさらに含むことを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  5. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  6. 前記リフレッシュアドレスが前記第３アドレスの時、フラグにより前記第１ストロングセルまたは、前記第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行されることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  7. 前記第１アドレスと前記第２アドレスは最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは、最下位ビットだけが互いに異なることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  8. 前記第１、第２及び第３アドレスの各々は、ローアドレスであり、前記メモリ装置のリフレッシュ方法は、
    前記リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは、前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュを実行する段階と、をさらに含むことを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  9. 前記第１アドレスと前記第２アドレスは、最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは、前記最上位ビットを除いた他の１つのビットだけが互いに異なることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  10. 前記第３アドレスは、前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されることを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  11. 前記リフレッシュアドレスが前記第２アドレスの時、フラグにより前記ウィークセルまたは、前記第１ストロングセルのうち、いずれか１つに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが前記第３アドレスの時、前記フラグに従って前記ウィークセルまたは、前記第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行する段階と、をさらに含むことを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  12. 前記リフレッシュアドレスが前記第２アドレスの時、選択されたメモリバンクで前記第１ストロングセルの代わりに前記第１アドレスを有する前記ウィークセルに対するリフレッシュを実行する段階と、
    選択されなかったメモリバンクで前記第２アドレスを有するメモリセルに対するリフレッシュを実行する段階と、をさらに含むことを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  13. 前記リフレッシュアドレスが前記第３アドレスの時、前記選択されたメモリバンクで前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行する段階と、
    前記選択されなかったメモリバンクで前記第３アドレスを有するメモリセルに対するリフレッシュを実行する段階と、をさらに含むことを特徴とする請求項１２に記載のメモリ装置のリフレッシュ方法。
  14. 前記リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行する段階をさらに含むことを特徴とする請求項１に記載のメモリ装置のリフレッシュ方法。
  15. 前記リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記複数の第２アドレスを有するそれぞれのメモリセルまたは、前記複数の第３アドレスを有するそれぞれのメモリセルのうち、いずれか１つに対するリフレッシュを実行する段階をさらに含むことを特徴とする請求項１４に記載のメモリ装置のリフレッシュ方法。
  16. 前記リフレッシュアドレスが前記第３アドレスの時、前記複数の第２アドレスを有するそれぞれのメモリセルまたは、前記第２ストロングセルのうち、いずれか１に対するリフレッシュを実行する段階をさらに含むことを特徴とする請求項１４に記載のメモリ装置のリフレッシュ方法。
  17. 前記リフレッシュアドレスと比較される前記複数の第２アドレスを保存する段階さらに含むことを特徴とする請求項１４に記載のメモリ装置のリフレッシュ方法。
  18. 前記リフレッシュアドレスが前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクで前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュを実行する段階をさらに含むことを特徴とする請求項１４に記載のメモリ装置のリフレッシュ方法。
  19. リフレッシュ周期でリフレッシュアドレスを生成する段階と、
    前記リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つに対するリフレッシュを実行する段階と、を含み、
    前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されることを特徴とするメモリ装置のリフレッシュ方法。
  20. リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして、前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部と、
    前記第１、第２及び第３アドレスのうち、いずれか１つに対するアドレス情報を保存する保存部と、を含むことを特徴とするリフレッシュアドレス生成器。
  21. 前記保存部は前記第１、第２及び第３アドレスのうち、いずれか１つだけを保存し、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは前記保存されたアドレスとの所定のビット関係によって決定されることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  22. 前記第１及び第２ストロングセルの各々は、複数のリフレッシュ周期の間、１回リフレッシュされ、
    前記アドレス変更部は、前記ウィークセルが１つのリフレッシュ周期の間に、複数回リフレッシュされるように、前記最初リフレッシュアドレスが前記第２アドレスの時、及び前記最初リフレッシュアドレスが前記第１アドレスの時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  23. 前記最初リフレッシュアドレスが、前記第２及び第３アドレスのうち、いずれか１つであるか否かを決定するように前記最初リフレッシュアドレスを前記アドレス情報と比較する比較部をさらに含むことを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  24. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  25. 前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、フラグにより前記最終リフレッシュアドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成することを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  26. 前記第１アドレスと前記第２アドレスは、最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスとは最下位ビットだけが互いに異なることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  27. 前記第１、第２及び第３アドレスの各々は、ローアドレスであり、
    前記最初リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュが実行され、
    前記最初リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは、前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュが実行されることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  28. 前記第１アドレスと前記第２アドレスは、最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスとは、前記最上位ビットを除いた他の１つのビットだけが互いに異なることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  29. 前記第３アドレスは、前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  30. 前記アドレス変更部は、
    前記最初リフレッシュアドレスが前記第２アドレスの時、フラグによって前記最終リフレッシュアドレスとして前記第１及び第２アドレスのうち、いずれか１つを生成し、
    前記最初リフレッシュアドレスが前記第３アドレスの時、前記フラグによって前記最終リフレッシュアドレスとして前記第１及び第３アドレスのうち、いずれか１つを生成することを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  31. 前記保存部は、少なくとも１つのメモリバンクに対するバンクアドレス情報を保存し、
    前記最初リフレッシュアドレスが前記第２アドレスの時、前記バンクアドレス情報によって指示される選択されたメモリバンクで前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュが実行され、選択されなかったメモリバンクで前記第２アドレスを有するメモリセルに対するリフレッシュが実行されることを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  32. 前記最初リフレッシュアドレスが前記第３アドレスの時、前記選択されたメモリバンクで前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行され、前記選択されなかったメモリバンクで前記第３アドレスを有するメモリセルに対するリフレッシュが実行されることを特徴とする請求項３１に記載のリフレッシュアドレス生成器。
  33. 前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することを特徴とする請求項２０に記載のリフレッシュアドレス生成器。
  34. 前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記複数の第３アドレスのうち、いずれか１つを生成することを特徴とする請求項３３に記載のリフレッシュアドレス生成器。
  35. 前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記第３アドレスのうち、いずれか１つを生成することを特徴とする請求項３３に記載のリフレッシュアドレス生成器。
  36. 前記保存部は前記最初リフレッシュアドレスと比較される前記複数の第２アドレスを保存することを特徴とする請求項３３に記載のリフレッシュアドレス生成器。
  37. 前記最初リフレッシュアドレスが、前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクで前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュが実行されることを特徴とする請求項３３に記載のリフレッシュアドレス生成器。
  38. リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部と、を含み、
    前記第３アドレスは、前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されることを特徴とするリフレッシュアドレス生成器。
  39. セルアレイと、
    前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器と、を含み、
    前記リフレッシュアドレス生成器は、
    リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部と、
    前記第１、第２及び第３アドレスのうち、ただ１つに対するアドレス情報を保存する保存部と、を含むことを特徴とするメモリ装置。
  40. 前記保存部は前記第１、第２及び第３アドレスのうち、いずれか１つだけを保存し、前記第１、第２及び第３アドレスのうち、保存されなかった２つのアドレスは、前記保存されたアドレスとの所定のビット関係によって決定されることを特徴とする請求項３９に記載のメモリ装置。
  41. 前記第１及び第２ストロングセルの各々は複数のリフレッシュ周期の間１回リフレッシュされ、前記アドレス変更部は、前記ウィークセルが１つのリフレッシュ周期の間複数回リフレッシュできるだけ、前記最初リフレッシュアドレスが前記第２アドレスの時、及び前記最初リフレッシュアドレスが前記第１アドレスの時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することを特徴とする請求項３９に記載のメモリ装置。
  42. 前記リフレッシュアドレス生成器は、
    前記最初リフレッシュアドレスが前記第２及び第３アドレスのうち、いずれか１つであるか否かを決定するように前記最初リフレッシュアドレスを前記アドレス情報と比較する比較部をさらに含むことを特徴とする請求項３９に記載のメモリ装置。
  43. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項３９に記載のメモリ装置。
  44. 前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、フラグによって前記最終リフレッシュアドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成することを特徴とする請求項３９に記載のメモリ装置。
  45. 前記第１アドレスと前記第２アドレスは、最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは、最下位ビットだけが互いに異なることを特徴とする請求項３９に記載のメモリ装置。
  46. 前記第１、第２及び第３アドレスの各々は、ローアドレスであり、
    前記最初リフレッシュアドレスが前記第２アドレスの時、前記第２アドレスを有する第１ストロングローの代わりに前記第１アドレスを有するウィークローに対するリフレッシュが実行され、
    前記最初リフレッシュアドレスが前記第３アドレスの時、前記第１ストロングローまたは、前記第３アドレスを有する第２ストロングローのうち、いずれか１つに対するリフレッシュが実行されることを特徴とする請求項３９に記載のメモリ装置。
  47. 前記第１アドレスと前記第２アドレスは最上位ビットだけが互いに異なり、前記第２アドレスと前記第３アドレスは、前記最上位ビットを除いた他の１つのビットだけが互いに異なることを特徴とする請求項３９に記載のメモリ装置。
  48. 前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されることを特徴とする請求項３９に記載のメモリ装置。
  49. 前記アドレス変更部は、
    前記最初リフレッシュアドレスが前記第２アドレスの時、フラグによって前記最終リフレッシュアドレスとして前記第１及び第２アドレスのうち、いずれか１つを生成し、
    前記最初リフレッシュアドレスが前記第３アドレスの時、前記フラグにより前記最終リフレッシュアドレスとして前記第１及び第３アドレスのうち、いずれか１つを生成することを特徴とする請求項３９に記載に記載のメモリ装置。
  50. 前記保存部は少なくとも１つのメモリバンクに対するバンクアドレス情報を保存し、
    前記最初リフレッシュアドレスが前記第２アドレスの時、前記バンクアドレス情報によって指示される選択されたメモリバンクで前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュが実行され、選択されなかったメモリバンクで前記第２アドレスを有するメモリセルに対するリフレッシュが実行されることを特徴とする請求項３９に記載のメモリ装置。
  51. 前記最初リフレッシュアドレスが、前記第３アドレスの時、前記選択されたメモリバンクで前記第１及び第２ストロングセルのうち、いずれか１つに対するリフレッシュが実行され、前記選択されなかったメモリバンクで前記第３アドレスを有するメモリセルに対するリフレッシュが実行されることを特徴とする請求項５０に記載のメモリ装置。
  52. 前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第２アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記第１アドレスを生成することを特徴とする請求項３９に記載のメモリ装置。
  53. 前記アドレス変更部は、前記最初リフレッシュアドレスが複数の第３アドレスのうち、いずれか１つである時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記複数の第３アドレスのうち、いずれか１つを生成することを特徴とする請求項５２に記載のメモリ装置。
  54. 前記アドレス変更部は、前記最初リフレッシュアドレスが前記第３アドレスの時、前記最終リフレッシュアドレスとして前記複数の第２アドレス及び前記第３アドレスのうち、いずれか１つを生成することを特徴とする請求項５２に記載のメモリ装置。
  55. 前記保存部は、前記最初リフレッシュアドレスと比較される前記複数の第２アドレスを保存することを特徴とする請求項５２に記載のメモリ装置。
  56. 前記最初リフレッシュアドレスが、前記複数の第２アドレスのうち、いずれか１つである時、選択されたメモリバンクで前記複数の第２アドレスを有するそれぞれのメモリセルの代わりに前記ウィークセルに対するリフレッシュが実行されることを特徴とする請求項５２に記載のメモリ装置。
  57. セルアレイと、
    前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器と、を含み、
    前記リフレッシュアドレス生成器は、
    リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時、前記第２アドレスを有する第１ストロングセルの代わりに第１アドレスを有するウィークセルがリフレッシュされるように最終リフレッシュアドレスとして前記第１アドレスを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記第１ストロングセルまたは、前記第３アドレスを有する第２ストロングセルのうち、いずれか１つがリフレッシュされるように前記最終アドレスとして前記第２及び第３アドレスのうち、いずれか１つを生成するアドレス変更部と、を含み、
    前記第３アドレスは前記第１及び第２アドレスのうち、いずれか１つの少なくとも２つの最下位ビットによって定義される範囲を有するアドレスのプールから選択されたことを特徴とするメモリ装置。
  58. リフレッシュ周期でリフレッシュアドレスを生成する段階と、
    前記リフレッシュアドレスが第２アドレスの時、フラグにより第１アドレスを有するウィークセルまたは、前記第２アドレスを有する第１ストロングセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが第３アドレスの時、前記フラグにより前記ウィークセルまたは、前記第３アドレスを有する第２ストロングセルに対するリフレッシュを実行する段階と、を含むメモリ装置のリフレッシュ方法。
  59. 前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定のレベルである時、前記第１ストロングセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定のレベルである時、前記第１ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定のレベルである時、前記第２ストロングセルの代わりに前記ウィークセルに対するリフレッシュを実行する段階と、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定のレベルである時、前記第２ストロングセルに対するリフレッシュを実行する段階と、をさらに含むことを特徴とする請求項５８に記載のメモリ装置のリフレッシュ方法。
  60. 前記第１及び第２ストロングセルの各々は、複数のリフレッシュ周期の間に１回リフレッシュされ、
    前記ウィークセルは１つのリフレッシュ周期の間に複数回リフレッシュされることを特徴とする請求項５９に記載のメモリ装置のリフレッシュ方法。
  61. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項５９に記載のメモリ装置のリフレッシュ方法。
  62. リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時にフラグによって最終リフレッシュアドレスとしてウィークセルの第１アドレスまたは、第１ストロングセルの前記第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記フラグにより前記最終リフレッシュアドレスとして前記第１アドレスまたは、第２ストロングセルの前記第３アドレスのうち、いずれか１つを生成するアドレス変更部と、を含み、
    前記最終リフレッシュアドレスに相応する前記ウィークセルまたは、前記第１及び第２ストロングセルのうち、いずれか１つがリフレッシュされることを特徴とするリフレッシュアドレス生成器。
  63. 前記アドレス変更部は、
    前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定のレベルである時、前記最終リフレッシュアドレスとして前記第２アドレスを生成し、
    前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定のレベルである時、前記最終リフレッシュアドレスとして前記第２アドレスの代わりに前記第１アドレスを生成し、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定のレベルである時、前記最終リフレッシュアドレスとして前記第３アドレスの代わりに前記第１アドレスを生成し、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定のレベルである時、前記最終リフレッシュアドレスとして前記第３アドレスを生成することを特徴とする請求項６２に記載のリフレッシュアドレス生成器。
  64. 前記第１及び第２ストロングセルの各々は、複数のリフレッシュ周期の間に１回リフレッシュされ、
    前記ウィークセルは、１つのリフレッシュ周期の間に複数回リフレッシュされることを特徴とする請求項６３に記載のリフレッシュアドレス生成器。
  65. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項６３に記載のリフレッシュアドレス生成器。
  66. セルアレイと、
    前記セルアレイをリフレッシュするためのリフレッシュアドレス生成器と、を含み、
    前記リフレッシュアドレス生成器は、
    リフレッシュ周期で最初リフレッシュアドレスを生成するカウンタと、
    前記最初リフレッシュアドレスが第２アドレスの時にフラグによって最終リフレッシュアドレスとしてウィークセルの第１アドレスまたは、第１ストロングセルの前記第２アドレスのうち、いずれか１つを生成し、前記最初リフレッシュアドレスが第３アドレスの時、前記フラグによって前記最終リフレッシュアドレスとして前記第１アドレスまたは、第２ストロングセルの前記第３アドレスのうち、いずれか１つを生成するアドレス変更部と、を含み、
    前記最終リフレッシュアドレスに相応する前記ウィークセルまたは、前記第１及び第２ストロングセルのうち、いずれか１つがリフレッシュされることを特徴とするメモリ装置。
  67. 前記アドレス変更部は、
    前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第１所定のレベルである時、前記最終リフレッシュアドレスとして前記第２アドレスを生成し、
    前記リフレッシュアドレスが前記第２アドレスであり、前記フラグが第２所定のレベルである時、前記最終リフレッシュアドレスとして前記第２アドレスの代わりに前記第１アドレスを生成し、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第１所定のレベルである時、前記最終リフレッシュアドレスとして前記第３アドレスの代わりに前記第１アドレスを生成し、
    前記リフレッシュアドレスが前記第３アドレスであり、前記フラグが前記第２所定のレベルである時、前記最終リフレッシュアドレスとして前記第３アドレスを生成することを特徴とする請求項６６に記載のメモリ装置。
  68. 前記第１及び第２ストロングセルの各々は、複数のリフレッシュ周期の間に１回リフレッシュされ、
    前記ウィークセルは１つのリフレッシュ周期の間に複数回リフレッシュされることを特徴とする請求項６７に記載のメモリ装置。
  69. 前記ウィークセルは、前記リフレッシュ周期より短い保持時間を有し、前記第１及び第２ストロングセルの各々は、前記リフレッシュ周期の２倍より長い保持時間を有することを特徴とする請求項６７に記載のメモリ装置。
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