JP2012138573A - エッチング方法及び薄膜トランジスタの作製方法 - Google Patents

エッチング方法及び薄膜トランジスタの作製方法 Download PDF

Info

Publication number
JP2012138573A
JP2012138573A JP2011267051A JP2011267051A JP2012138573A JP 2012138573 A JP2012138573 A JP 2012138573A JP 2011267051 A JP2011267051 A JP 2011267051A JP 2011267051 A JP2011267051 A JP 2011267051A JP 2012138573 A JP2012138573 A JP 2012138573A
Authority
JP
Japan
Prior art keywords
silicon film
film
microcrystalline silicon
amorphous silicon
microcrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011267051A
Other languages
English (en)
Other versions
JP5912468B2 (ja
Inventor
Toshiyuki Isa
敏行 伊佐
Tomohiro Kimura
知洋 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd, Sharp Corp filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011267051A priority Critical patent/JP5912468B2/ja
Publication of JP2012138573A publication Critical patent/JP2012138573A/ja
Application granted granted Critical
Publication of JP5912468B2 publication Critical patent/JP5912468B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】アモルファスシリコン膜と微結晶シリコン膜とのエッチングレートの差を大きくしたエッチング方法を提供する。
【解決手段】絶縁膜上に微結晶シリコン膜を形成し、前記微結晶シリコン膜上にアモルファスシリコン膜を形成し、前記アモルファスシリコン膜に１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させてエッチングを行う。該エッチングは、アモルファスシリコン膜と微結晶シリコン膜とのエッチングレートの差が大きい。
【選択図】なし

Description

本発明は、エッチング方法および薄膜トランジスタの作製方法に関する。
従来の液晶テレビには、アモルファスシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が使われる事が多く、製造コストの面からも比較的作りやすい構造とされている。
しかしながら、昨今の動画事情（例えば、３Ｄ映画鑑賞や３Ｄスポーツ観戦など）から、アモルファスシリコンＴＦＴを使った液晶テレビでは、動画の鮮明さを表現する事が困難になり、高速に応答する電界効果移動度の高いＴＦＴの開発が進められている。そのため、微結晶シリコン膜の開発が進められている。
薄膜トランジスタのチャネル形成領域に微結晶シリコン膜のみを採用すると、アモルファスシリコンＴＦＴに比べて、電界効果移動度が高くなる事がわかっている。このため、チャネル形成領域に微結晶シリコン膜のみを採用するに際して図７に示すような微結晶シリコン膜を用いた逆スタガ型ＴＦＴを採用したいという要望がある。
図７に示す逆スタガ型ＴＦＴの作製方法は次のとおりである。
基板１０１上にゲート電極１０２を形成し、このゲート電極１０２上にゲート絶縁膜１０３を形成する。次に、このゲート絶縁膜１０３上に微結晶シリコン膜１０４、アモルファスシリコン膜１０５、ｎ＋アモルファスシリコン膜１０６を順に積層したＳｉアイランドを選択的に形成し、このＳｉアイランドを覆うようにソース配線及びドレイン配線１１０となる導電膜を形成する。
次いで、この導電膜上にレジストマスク（図示せず）を形成し、このレジストマスクをマスクとして導電膜をウェットエッチングし、ｎ＋アモルファスシリコン膜１０６をドライエッチングする。その後、アモルファスシリコン膜１０５のみをドライエッチングして微結晶シリコン膜１０４を露出させる（例えば特許文献１参照）。次に、この露出した微結晶シリコン膜１０４及びソース配線及びドレイン配線１１０の上にパッシベーション膜１１１を形成する。
上述したようにチャネル形成領域に微結晶シリコン膜１０４を用いた逆スタガ型ＴＦＴを作製する場合、チャネルエッチング工程において、ｎ＋アモルファスシリコン膜１０６とアモルファスシリコン膜１０５のエッチングを行う必要がある。従来、このエッチングは、ドライエッチング装置を用いて塩素を含むプラズマまたはフッ素を含むプラズマにより行われていた。
しかし、アモルファスシリコン膜１０５と微結晶シリコン膜１０４とのエッチングレートの差（及び比）を大きくすることが困難であるため、アモルファスシリコン膜１０５と微結晶シリコン膜１０４の界面でエッチングをストップさせることが困難であった。すなわち、従来技術では、基板面内で微結晶シリコン膜１０４が削られてしまう問題、またはアモルファスシリコン膜１０５が完全に除去されずに残存してしまう問題などがあった。
このような問題は、基板が大面積である場合に特に顕著である。これは、大面積基板の場合には、エッチング処理の面内ばらつきも大きく、またアモルファスシリコン膜１０５と微結晶シリコン膜１０４の成膜厚さのばらつきも大きいからである。
この問題を解決するための手段の一つとして、微結晶シリコン膜１０４を厚くすることが考えられる。しかし、微結晶シリコン膜の成膜レートはアモルファスシリコンの成膜レートと比較して特に低いため、膜厚の厚い微結晶シリコン膜を成膜すると成膜時間が増大してしまい、その結果、生産性を極端に低下させることになる。
特開２０１０−１２３９２６号公報（段落００７６〜００８２）
本発明の一態様は、アモルファスシリコン膜と微結晶シリコン膜とのエッチングレートの差を大きくしたエッチング方法または薄膜トランジスタの作製方法を提供することを課題とする。
本発明の一態様は、絶縁膜上に設けられた、微結晶シリコン膜上にアモルファスシリコン膜が積層された積層膜に対して１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とするエッチング方法である。
上記本発明の一態様によれば、１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理を用いることにより、アモルファスシリコン膜と微結晶シリコン膜のエッチングレートの差を拡大することができる。
本発明の一態様は、基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶シリコン膜を形成し、
前記微結晶シリコン膜上にアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜に１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に微結晶シリコン膜を形成し、
前記微結晶シリコン膜上にアモルファスシリコン膜を形成し、
前記アモルファスシリコン膜上に不純物シリコン膜を形成し、
前記不純物シリコン膜上に導電膜を形成し、
前記導電膜及び前記不純物シリコン膜をエッチングすることにより、前記導電膜からなるソース配線及びドレイン配線を形成するとともに前記アモルファスシリコン膜を露出させ、
露出した前記アモルファスシリコン膜に１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とする薄膜トランジスタの作製方法である。
アモルファスシリコン膜のエッチングレートと微結晶シリコン膜のエッチングレートの変化を示す図。 Ｈ２ ＋とＡｒ＋の平均自由行程と圧力の関係を示す図。 １０００Ｐａ及び３０００ＰａそれぞれにおけるＨ２ ＋のイオンエネルギー分布関数を示す図。 １０００Ｐａ及び３０００ＰａそれぞれにおけるＡｒ＋のイオンエネルギー分布関数を示す図。 （Ａ）〜（Ｃ）は本発明の一態様の微結晶シリコン膜を用いた逆スタガ型ＴＦＴの作製方法を説明する断面図。 （Ａ），（Ｂ）は本発明の一態様の微結晶シリコン膜を用いた逆スタガ型ＴＦＴの作製方法を説明する断面図。 従来の逆スタガ型ＴＦＴの作製方法を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
［実験による検証］
アモルファスシリコン膜と微結晶シリコン膜とのエッチングレートの差を大きくするには、１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことが有効であることを実験により検証した結果を以下に説明する。
まず、アモルファスシリコン膜及び微結晶シリコン膜それぞれを下記のように作製した。
（アモルファスシリコン膜の成膜条件）
流量：ＳｉＨ４／Ｈ２＝２８０ｓｃｃｍ／３３０ｓｃｃｍ
圧力：１７０Ｐａ
ＲＦ電力：６０Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：２４．５ｍｍ
基板温度：２８０℃
成膜レート：２３ｎｍ／ｍｉｎ．
（微結晶シリコン膜の成膜条件）
流量：ＳｉＨ４／Ｈ２／Ａｒ＝１０ｓｃｃｍ／１５００ｓｃｃｍ／１５００ｓｃｃｍ
圧力：２８０Ｐａ
ＲＦ電力：５０Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：２４．５ｍｍ
基板温度：２８０℃
成膜レート：１．７１ｎｍ／ｍｉｎ．
平行平板型のプラズマ処理装置の真空チャンバー内で下記の条件によりアモルファスシリコン膜及び微結晶シリコン膜それぞれにプラズマ処理を行った。
（条件）
Ｈ２の流量 ： １５００ｓｃｃｍ
Ａｒの流量 ： １５００ｓｃｃｍ
圧力 ： １０００Ｐａ、２０００Ｐａ、３０００Ｐａ、４０００Ｐａ、５０００Ｐａ、１００００Ｐａ
電極間隔（上部電極下面と下部電極上面の間隔） ： ７ｍｍ
上部電極温度 ： ２５０℃
下部電極温度 ： ２９０℃
ＲＦ電力の周波数 ： １３．５６ＭＨｚ
ＲＦ電力 ： ５０Ｗ、１００Ｗ、１５０Ｗ
処理時間 ： ６００ｓｅｃ
上記条件によるアモルファスシリコン膜のエッチングレートと微結晶シリコン膜のエッチングレートの変化を図１に示す。図１は、圧力及びＲＦ電力とエッチングレートとの関係を示す図である。
図１によれば、１０００Ｐａの処理条件では、ＲＦ電力が増加するとともにアモルファスシリコン膜のエッチングレートと微結晶シリコン膜のエッチングレートが両方とも増加した。また、２０００Ｐａの処理条件では、ＲＦ電力が増加するとともにアモルファスシリコン膜のエッチングレートは増加したが、微結晶シリコン膜のエッチングレートは低下した。
このような結果から、例えば、圧力を３０００Ｐａ、ＲＦ電力を１５０Ｗとすることで、微結晶シリコン膜をほとんどエッチングすることなく、アモルファスシリコン膜のみをエッチングすることができるといえる。
［科学技術計算結果による考察］
次に、科学技術計算結果に基づき、アモルファスシリコン膜と微結晶シリコン膜とのエッチングレートの差を大きくするには、１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことが有効である理由の考察について説明する。
まず、高圧力にしたことによる直接的な影響として、真空チャンバー内の粒子の平均自由行程が大きく低下することが考えられる。そこで、科学技術計算により微結晶シリコン膜の成膜時の圧力を変化させたときのＨ２ ＋とＡｒ＋の平均自由行程について、下記の通りの科学技術計算を行い、そして科学技術計算を行った結果を図２に示す。
（平均自由行程の算出）
粒子を剛体と仮定したとき、粒子１の衝突半径をｄ１（ｍ）、粒子２の衝突半径をｄ２（ｍ）とし、衝突断面積σ（ｍ２）は下記式により表される。
σ＝π（ｄ１＋ｄ２）２
一般に、テスト粒子（１）が静止した粒子（２）と衝突しながら進むという近似が成り立つ場合（例えば電子−中性粒子衝突の場合）、平均自由行程λ１２は下記式により表される。なお、ｎは、粒子（２）の密度である。
λ１２＝１／（ｎσ）
シース電場で加速されたイオンは、中性粒子と比較して非常に速いので、イオンを粒子（１）、中性粒子を粒子（２）と考えてよい。
ここで、ガスの流量比は分圧に比例するとして、微結晶シリコン膜の成膜で用いられるガスに対するイオンの平均自由行程を計算する。ここでの計算は下記の条件で行った。
ＳｉＨ４／Ｈ２／Ａｒの流量（ｓｃｃｍ）＝１．５／７５０／７５０
チャンバー内圧力（Ｐａ）＝５００−５０００
チャンバー内温度＝２８０℃（５５３Ｋ）
ＳｉＨ４／Ｈ２／Ａｒの混合ガスは電離していない正電荷と仮定して算出する。なお、片方の粒子が静止しているとみなせない場合、相対速度は大きくなり単位時間内の衝突回数が増えるため、より平均自由行程が短くなる。
Figure 2012138573
表１は、科学技術計算に用いたパラメータである。
図２は、微結晶シリコン膜の成膜時の圧力を変化させたときのＨ２ ＋とＡｒ＋の平均自由行程について科学技術計算を行った結果を示す図である。
図２によれば、平均自由行程は１０００Ｐａから３０００Ｐａの間で急激に減少している。また、３０００Ｐａ以上では圧力の増加分に対し、平均自由行程の減少分は緩やかに低下する。
（エッチング）
次に、微結晶シリコン膜のエッチングについて考えると、イオン化した各種水素イオン（Ｈ＋、Ｈ２ ＋、Ｈ３ ＋）やＡｒ＋が微結晶シリコン膜に衝突することで格子不整合を生成しアモルファス化した部分のエッチングが早く進むと考えられる。そこで、高圧力下で生成されるイオンのエネルギー分布関数を科学技術計算により求めた。その結果を図３と図４に示す。
図３は、１０００Ｐａ及び３０００ＰａそれぞれにおけるＨ２ ＋のイオンエネルギー分布関数を示す図である。
図３によれば、１０００Ｐａの条件では２０ｅＶまでの高いエネルギーを持ったイオンが存在し、幅広いエネルギー分布を持つことが示されている。しかし、３０００Ｐａの条件では低エネルギー側に分布が偏り、５ｅＶ以下のエネルギー分布しか持たないことがわかった。これは、前述したように高圧力下ではイオンの平均自由行程が減少し、電界により加速されたイオンがすぐに他のイオンと衝突してしまい十分な運動エネルギーを得ることができないためであると考えられる。
図４は、１０００Ｐａ及び３０００ＰａそれぞれにおけるＡｒ＋のイオンエネルギー分布関数を示す図である。
同様に図４でも、１０００Ｐａの条件では高いエネルギーを持ったイオンが存在し、幅広いエネルギー分布を持つことが示されているが、３０００Ｐａでは５ｅＶ以下の低エネルギー側に分布が偏っていることがわかる。
以上の結果から、１０００Ｐａよりも高圧力のＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理では、イオンの平均自由行程が減少し、それに伴いイオンエネルギーが減少するといえる。微結晶シリコン膜のエッチングでは、イオンダメージによるアモルファス化がエッチングを促進すると考えられるため、１０００Ｐａよりも高圧力のＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理ではイオンダメージが減少し、微結晶シリコン膜のエッチングレートが低下すると考えられる。
一方で、アモルファスシリコン膜のエッチングレートに関しては微結晶シリコン膜とは異なり、１０００Ｐａよりも高圧力であってもＲＦ電力の増加に伴ってエッチングレートが増加している。これは、アモルファスシリコン膜のエッチングでは水素ラジカルによるエッチングが主となるため、微結晶シリコン膜のようにイオンダメージがなくとも、エッチングが進行するためであると考えられる。よって、高圧力であってもＲＦ電力を大きくすることで水素ラジカルの生成量が増加し、アモルファスシリコン膜のエッチングレートも増加すると考えられる。
［ＴＦＴの作製方法］
次に、上記「１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理」を用いたＴＦＴの作製方法について説明する。
このＴＦＴの作製方法は、微結晶シリコン膜を用いた逆スタガ型ＴＦＴの作製プロセスの一例であり、図５及び図６を参照して説明する。
まず、図５（Ａ）に示すように、基板１上にゲート電極２を選択的に形成する。次に、ゲート電極２を覆う例えば窒化シリコン膜（ＳｉＮＸ膜）からなるゲート絶縁膜３を形成する。
なお、ＳｉＮＸ膜の成膜方法の一例は下記のとおりである。
流量：ＳｉＨ４／ＮＨ３／Ｎ２／Ｈ２＝１５ｓｃｃｍ／５００ｓｃｃｍ／１８０ｓｃｃｍ／２００ｓｃｃｍ
圧力：１００Ｐａ
ＲＦ電力：２００Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：３０ｍｍ
基板温度：２５０℃
次に、ゲート絶縁膜３の表面にＮ２Ｏプラズマ処理を行う。なお、本作製方法では、Ｎ２Ｏプラズマ処理を用いているが、Ｈ２Ｏ中でのプラズマ処理、Ｈ２とＯ２の混合ガス中でのプラズマ処理、またはＯ２ガス中でのプラズマ処理を用いても良い。
なお、Ｎ２Ｏプラズマ処理の一例は下記のとおりである。
流量：Ｎ２Ｏ＝４００ｓｃｃｍ
圧力：６０Ｐａ
ＲＦ電力：３００Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：３０ｍｍ
基板１としては、ガラス基板、セラミック基板等を用いることができる。なお、基板１のサイズに限定はなく、例えばフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
ゲート電極２は、基板１上に、スパッタリング法または真空蒸着法を用いて、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ及びＮｉのいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。なお、ゲート電極２と、基板１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１と、ゲート電極２との間に設けてもよい。ここでは、基板１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
なお、ゲート電極２の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極２上に形成される絶縁膜、シリコン膜及び配線が、ゲート電極２の段差箇所において切断しないためである。ゲート電極２の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
ゲート絶縁膜３は、例えばＣＶＤ法またはスパッタリング法等を用いて、窒化シリコン膜（ＳｉＮＸ膜）および窒化酸化シリコン膜（ＳｉＮＯ膜）を、単層でまたは積層して形成すればよい。
次に、ゲート絶縁膜３の上に微結晶シリコン膜４を形成する（図５（Ａ））。微結晶シリコン膜４は、例えば、第１の微結晶シリコン膜と、その上に形成された第２の微結晶シリコン膜によって構成される。
第１の微結晶シリコン膜の厚さは、１ｎｍ以上１０ｎｍ以下であることが好ましい。第１の微結晶シリコン膜は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
第１の微結晶シリコン膜の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１の微結晶シリコン膜の成膜速度が高まる。また、希ガスを混合させることでプラズマ中の電離や励起が促進され、ＳｉＨ４やＨ２ガスの分解が高まることにより成膜速度が高まることで、第１の微結晶シリコン膜に混入される不純物量が低減するため、第１の微結晶シリコン膜の結晶性を高めることができる。また、堆積速度が高まることで、膜中に取り込まれる結晶化を阻害する元素の含有量が減少するため結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
第１の微結晶シリコン膜を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
なお、第１の微結晶シリコン膜の成膜方法の一例は下記のとおりである。
流量：ＳｉＨ４／Ｈ２／Ａｒ＝４ｓｃｃｍ／７５０ｓｃｃｍ／７５０ｓｃｃｍ
圧力：５３２Ｐａ
ＲＦ電力：１５０Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：１５ｍｍ
基板温度：２５０℃
第２の微結晶シリコン膜の厚さは、３０ｎｍ以上１００ｎｍ以下であることが好ましい。
第２の微結晶シリコン膜は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
第２の微結晶シリコン膜の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１の微結晶シリコン膜と同様に、第２の微結晶シリコン膜の結晶性を高めることができる。また、堆積速度が高まることで、膜中に取り込まれる結晶化を阻害する元素の含有量が減少するため結晶性が高まる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
第２の微結晶シリコン膜を形成する際の、グロー放電プラズマの生成は、第１の微結晶シリコン膜の条件を適宜用いることができる。なお、第１の微結晶シリコン膜及び第２の微結晶シリコン膜のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
なお、第２の微結晶シリコン膜の成膜方法の一例は下記のとおりである。
流量：ＳｉＨ４／Ｈ２／Ａｒ＝１．８ｓｃｃｍ／７５０ｓｃｃｍ／７５０ｓｃｃｍ
圧力：５０００Ｐａ
ＲＦ電力：１２５Ｗ
電極間隔（上部電極下面と下部電極上面の間隔）：７ｍｍ
基板温度：２５０℃
本実施の形態において、第２の微結晶シリコン膜は、第１の微結晶シリコン膜に比べて、下地との密着性が低く、電界効果移動度が高い膜である。
第１の微結晶シリコン膜及び第２の微結晶シリコン膜は、微結晶シリコンで形成される。微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶シリコンは、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。
次に、微結晶シリコン膜４上にアモルファスシリコン膜５を形成する（図５（Ａ））。アモルファスシリコン膜５は、結晶化が抑制された領域を含むものである。
アモルファスシリコン膜５は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素等がある。グロー放電プラズマの生成は、第１の微結晶シリコン膜と同様にすることができる。
このとき、シリコンを含む堆積性気体と、水素との流量比は、第１の微結晶シリコン膜または第２の微結晶シリコン膜と同様に微結晶シリコン膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、第１の微結晶シリコン膜及び第２の微結晶シリコン膜の堆積条件よりも、結晶成長を抑制することができる。具体的には、アモルファスシリコン膜５の堆積においては、原料ガスに窒素を含む気体が含まれるため、結晶成長が抑制され、結晶化が抑制された領域が形成される。この結果、アモルファスシリコン膜５において、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の比較的高いシリコン膜で形成される結晶化が抑制された領域を形成することができる。
ここでは、アモルファスシリコン膜５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、アモルファスシリコン膜５の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入し、希ガスを混合させることでプラズマ中の電離や励起が促進され、ＳｉＨ４やＨ２ガスの分解が高まることにより成膜速度を高めることができる。
アモルファスシリコン膜５の厚さは、５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
次に、アモルファスシリコン膜５上に、不純物シリコン膜６として例えばｎ＋アモルファスシリコン膜を形成する（図５（Ａ））。
不純物シリコン膜６は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物シリコン膜６は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。
不純物シリコン膜６は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物シリコン膜６として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
次に、不純物シリコン膜６上にレジストで形成されるマスク（図示せず）を形成する。このマスクはフォトリソグラフィ工程により形成することができる。このマスクを用いて、微結晶シリコン膜４、アモルファスシリコン膜５、及び不純物シリコン膜６をエッチングする。この工程により、微結晶シリコン膜４、アモルファスシリコン膜５、及び不純物シリコン膜６を素子毎に分離し、シリコンアイランドを選択的に形成する。この後、レジストで形成されるマスクを除去する。
次に、シリコンアイランド上に例えばメタルからなる導電膜を形成する。この導電膜は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
次に、フォトリソグラフィ工程によりレジストで形成されるマスク１２を形成する（図５（Ａ））。
次に、図５（Ｂ）に示すように、マスク１２を用いて導電膜及び不純物シリコン膜６をドライエッチングして、ソース電極及びドレイン電極として機能するソース配線及びドレイン配線１０と、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜を形成する。このときアモルファスシリコン膜５もオーバーエッチングされ、このドライエッチングの面内ばらつきが直接アモルファスシリコン膜５の膜厚のばらつきにつながる。
なお、本実施形態では、マスク１２を用いて導電膜及び不純物シリコン膜６をドライエッチングしているが、マスク１２を用いて導電膜をウェットエッチングした後に、不純物シリコン膜６をドライエッチングしても良い。
また、ソース配線及びドレイン配線１０の一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。また、ソース配線及びドレイン配線１０は、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等を積層して形成することができるが、単層でも良い。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。
次に、図５（Ｃ）に示すように、マスク１２をレジスト剥離液により除去する。
次に、図６（Ａ）に示すように、ソース配線及びドレイン配線１０をマスクとしてアモルファスシリコン膜５に前述した１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより微結晶シリコン膜４を露出させる。つまり、１０００Ｐａ以上の処理が可能なＰＥＣＶＤ装置を用いてＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理によりアモルファスシリコン膜５のエッチングを行う。
このエッチングは、前述したようにアモルファスシリコン膜５に比べて微結晶シリコン膜４のエッチングレートが非常に遅いため、微結晶シリコン膜４の膜厚ばらつきの問題はなくなる。つまり、前述したようにアモルファスシリコン膜５と微結晶シリコン膜４とのエッチングレートの差を大きくすることができるため、アモルファスシリコン膜５と微結晶シリコン膜４の界面でエッチングをストップさせることが容易になり、従来技術のように、基板面内で微結晶シリコン膜４が削られ過ぎてしまうこと、またはアモルファスシリコン膜５が完全に除去されずに残存してしまうことを防止できる。これは、エッチング処理による面内ばらつきが大きいような大面積の基板、またアモルファスシリコン膜５と微結晶シリコン膜４の成膜厚さのばらつきも大きいような大面積の基板であっても実現できる。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶シリコン膜４及びアモルファスシリコン膜５にダメージが入らず、且つ微結晶シリコン膜４及びアモルファスシリコン膜５に対するエッチングレートが低い条件を用いる。つまり、露出している微結晶シリコン膜４及びアモルファスシリコン膜５表面にほとんどダメージを与えず、且つ露出している微結晶シリコン膜５及びアモルファスシリコン膜５の厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２またはＣＦ２等を用いる。または、Ｎ２ガス中でプラズマ処理を行う。
次に、微結晶シリコン膜４及びアモルファスシリコン膜５の表面にプラズマ処理を行う。
上記したように、微結晶シリコン膜４及びアモルファスシリコン膜５を形成した後に、微結晶シリコン膜４及びアモルファスシリコン膜５にダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶シリコン膜４及びアモルファスシリコン膜５上に存在する残渣などの不純物を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
次に、図６（Ｂ）に示すように、露出した微結晶シリコン膜４及びソース配線及びドレイン配線１０を覆うパッシベーション膜（ＳｉＮＸ膜）１１を形成する。なお、パッシベーション膜１１の成膜は、上記のＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理から大気に曝すことなく連続的に処理することが好ましい。
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。
また、１０００Ｐａよりも高圧力でＨ２とＡｒの混合ガス雰囲気中でのプラズマ処理を用いることにより、アモルファスシリコン膜５と微結晶シリコン膜４のエッチングレートの差を拡大することができる。そして、薄膜トランジスタの作製工程のチャネルエッチングにこの効果を利用することで、生産性を低下させることなく電気的特性が良好なシングルゲート型の薄膜トランジスタを作製することができる。
なお、本実施の形態では、本発明の一態様に係る半導体装置としてゲート電極がチャネル領域の下方のみに位置する薄膜トランジスタについて説明しているが、本発明の他の一態様に係る半導体装置としてチャネル領域の上方にバックゲートが位置するデュアルゲート型の薄膜トランジスタに適用しても良い。
１，１０１ 基板
２，１０２ ゲート電極
３，１０３ ゲート絶縁膜
４，１０４ 微結晶シリコン膜
５，１０５ アモルファスシリコン膜
６，１０６ ｎ＋アモルファスシリコン膜
１０，１１０ ソース配線及びドレイン配線
１１，１１１ パッシベーション膜
１２ マスク

Claims (3)

  1. 絶縁膜上に設けられた、微結晶シリコン膜上にアモルファスシリコン膜が積層された積層膜に対して１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とするエッチング方法。
  2. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に微結晶シリコン膜を形成し、
    前記微結晶シリコン膜上にアモルファスシリコン膜を形成し、
    前記アモルファスシリコン膜に１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とする薄膜トランジスタの作製方法。
  3. 基板上にゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に微結晶シリコン膜を形成し、
    前記微結晶シリコン膜上にアモルファスシリコン膜を形成し、
    前記アモルファスシリコン膜上に不純物シリコン膜を形成し、
    前記不純物シリコン膜上に導電膜を形成し、
    前記導電膜及び前記不純物シリコン膜をエッチングすることにより、前記導電膜からなるソース配線及びドレイン配線を形成するとともに前記アモルファスシリコン膜を露出させ、
    露出した前記アモルファスシリコン膜に１０００Ｐａより高圧力のＨ２とＡｒの混合ガス雰囲気中でプラズマ処理を行うことにより前記微結晶シリコン膜を露出させることを特徴とする薄膜トランジスタの作製方法。
JP2011267051A 2010-12-06 2011-12-06 エッチング方法及び薄膜トランジスタの作製方法 Active JP5912468B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011267051A JP5912468B2 (ja) 2010-12-06 2011-12-06 エッチング方法及び薄膜トランジスタの作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010271771 2010-12-06
JP2010271771 2010-12-06
JP2011267051A JP5912468B2 (ja) 2010-12-06 2011-12-06 エッチング方法及び薄膜トランジスタの作製方法

Publications (2)

Publication Number Publication Date
JP2012138573A true JP2012138573A (ja) 2012-07-19
JP5912468B2 JP5912468B2 (ja) 2016-04-27

Family

ID=46234922

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011267051A Active JP5912468B2 (ja) 2010-12-06 2011-12-06 エッチング方法及び薄膜トランジスタの作製方法

Country Status (2)

Country Link
US (1) US8394685B2 (ja)
JP (1) JP5912468B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6135999B2 (ja) * 2012-04-10 2017-05-31 三菱瓦斯化学株式会社 銅およびモリブデンを含む多層膜のエッチングに使用される液体組成物、およびそれを用いたエッチング方法
CN104022044B (zh) * 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
JP6247181B2 (ja) * 2014-09-05 2017-12-13 東京エレクトロン株式会社 シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置
CN109637923B (zh) * 2018-11-14 2021-06-11 惠科股份有限公司 一种显示基板及其制作方法和显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151024A (ja) * 1986-12-16 1988-06-23 Semiconductor Energy Lab Co Ltd エツチング方法
JPH10189449A (ja) * 1996-12-26 1998-07-21 Seiko Epson Corp 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP2003197930A (ja) * 2001-12-21 2003-07-11 Mitsubishi Heavy Ind Ltd タンデム型太陽電池の製造方法
JP2009076753A (ja) * 2007-09-21 2009-04-09 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法
JP2010123926A (ja) * 2008-10-21 2010-06-03 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH05129608A (ja) 1991-10-31 1993-05-25 Sharp Corp 半導体装置
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
JP3201492B2 (ja) 1992-03-27 2001-08-20 キヤノン株式会社 非晶質シリコン膜の製造方法、非晶質窒化シリコン膜の製造方法、微結晶シリコン膜の製造方法、及び非単結晶半導体装置
US5582880A (en) 1992-03-27 1996-12-10 Canon Kabushiki Kaisha Method of manufacturing non-single crystal film and non-single crystal semiconductor device
JP2924441B2 (ja) 1992-04-27 1999-07-26 日本電気株式会社 薄膜トランジスタ及びその製造方法
JPH0745833A (ja) 1993-07-26 1995-02-14 Nec Corp 電界効果薄膜型トランジスタ素子の製造方法
US5648293A (en) 1993-07-22 1997-07-15 Nec Corporation Method of growing an amorphous silicon film
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3352191B2 (ja) 1993-12-08 2002-12-03 キヤノン株式会社 薄膜トランジスタの製造方法
JP3152829B2 (ja) 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JPH09232235A (ja) 1995-02-24 1997-09-05 Mitsui Toatsu Chem Inc 光電変換素子
EP0865087B1 (en) 1997-03-10 2007-10-31 Canon Kabushiki Kaisha Deposited film forming process, deposited film forming apparatus and process for manufacturing semiconductor element
JP2005167264A (ja) 1997-03-10 2005-06-23 Canon Inc 堆積膜形成方法、半導体素子の製造方法、及び光電変換素子の製造方法
JP3672754B2 (ja) 1998-12-09 2005-07-20 株式会社カネカ シリコン系薄膜光電変換装置の製造方法
EP0994515B1 (en) 1998-10-12 2007-08-22 Kaneka Corporation Method of manufacturing silicon-based thin-film photoelectric conversion device
US6344420B1 (en) 1999-03-15 2002-02-05 Kabushiki Kaisha Toshiba Plasma processing method and plasma processing apparatus
JP3682178B2 (ja) 1999-03-15 2005-08-10 株式会社東芝 プラズマ処理方法及びプラズマ処理装置
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2002206168A (ja) 2000-10-24 2002-07-26 Canon Inc シリコン系薄膜の形成方法、シリコン系半導体層の形成方法及び光起電力素子
JP2002246605A (ja) 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 液晶表示用薄膜トランジスタの製造方法
JP2002280309A (ja) 2001-03-19 2002-09-27 Toshiba Corp 薄膜形成方法
JP2003037278A (ja) 2001-07-19 2003-02-07 Sanyo Electric Co Ltd 光起電力素子の製造方法及び光起電力素子
JP4292002B2 (ja) 2002-12-18 2009-07-08 株式会社日立国際電気 プラズマ処理装置
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP5159021B2 (ja) 2003-12-02 2013-03-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1537938A3 (en) 2003-12-02 2009-02-18 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
JP4408821B2 (ja) 2005-02-28 2010-02-03 三洋電機株式会社 プラズマ処理装置
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US9054206B2 (en) 2007-08-17 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8030147B2 (en) * 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
US7989325B2 (en) 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8557687B2 (en) 2009-07-23 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming microcrystalline semiconductor film and method for manufacturing thin film transistor
US8258025B2 (en) 2009-08-07 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and thin film transistor
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151024A (ja) * 1986-12-16 1988-06-23 Semiconductor Energy Lab Co Ltd エツチング方法
JPH10189449A (ja) * 1996-12-26 1998-07-21 Seiko Epson Corp 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP2003197930A (ja) * 2001-12-21 2003-07-11 Mitsubishi Heavy Ind Ltd タンデム型太陽電池の製造方法
JP2009076753A (ja) * 2007-09-21 2009-04-09 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法
JP2010123926A (ja) * 2008-10-21 2010-06-03 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ

Also Published As

Publication number Publication date
JP5912468B2 (ja) 2016-04-27
US8394685B2 (en) 2013-03-12
US20120156835A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
JP6836687B1 (ja) 液晶表示装置
JP5933188B2 (ja) 微結晶シリコン膜及びその作製方法、並びに半導体装置
KR101840183B1 (ko) 미결정 반도체막의 제작 방법 및 반도체 장치의 제작 방법
KR101880422B1 (ko) 미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법
TWI316758B (en) Method for manufacturing semiconductor device
US8426295B2 (en) Manufacturing method of microcrystalline silicon film and manufacturing method of semiconductor device
KR20120022568A (ko) 미결정 반도체막의 제작 방법, 및 반도체 장치의 제작 방법
JP5912468B2 (ja) エッチング方法及び薄膜トランジスタの作製方法
JPH06232158A (ja) 薄膜トランジスタ及びその作製方法
KR101827329B1 (ko) 박막 트랜지스의 제작 방법
JP5931573B2 (ja) 半導体装置の作製方法
WO2018033011A1 (zh) 阵列基板的制作方法及显示面板、显示装置
US20100062585A1 (en) Method for forming silicon thin film
JP6034046B2 (ja) 半導体装置の作製方法及びプラズマ酸化処理方法
JP6092528B2 (ja) 半導体装置およびその作製方法
JP5916311B2 (ja) 微結晶シリコン膜の作製方法および薄膜トランジスタの作製方法
JP2002151693A (ja) ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置
JP3837935B2 (ja) 薄膜半導体装置の製造方法
US9525023B2 (en) Semiconductor device
WO2020257314A1 (en) Method of forming inductively coupled high density plasma films for thin film transistor structures
JP3837934B2 (ja) 半導体装置の製造方法
US20220270888A1 (en) Method for etching a three-dimensional dielectric layer
JP3837937B2 (ja) 薄膜半導体装置の製造方法
JP2004158685A (ja) 多結晶シリコン薄膜およびその製法
TWI556304B (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150909

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160308

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160401

R150 Certificate of patent or registration of utility model

Ref document number: 5912468

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250