JP2011511436A5 - - Google Patents

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  1. 基板を含む基板ビア構造体であって、
    前記基板は、
    各ビアがランド内に配置された複数の積層されたビアと、
    前記複数の積層されたビアの少なくとも一つを取り巻く少なくとも一つの抑制ディスクであって、前記基板ビア構造体の面内変形を抑制する、前記抑制ディスクとを含み
    前記抑制ディスクと前記ビアとの間に絶縁ギャップを含む、基板ビア構造体
  2. 前記抑制ディスクは、前記抑制ディスクが2つの樹脂層の間に配置されるように組み込まれる、請求項1に記載の構造体。
  3. 前記抑制ディスクは銅である、請求項2に記載の構造体。
  4. 前記抑制ディスクはほぼ円環状である、請求項3に記載の構造体。
  5. 前記抑制ディスクは方形状である、請求項3に記載の構造体。
  6. 前記抑制ディスクの形状は、設計パラメータと接続回路がかける抑制とに応じて変えられる、請求項2に記載の構造体。
  7. 前記積層されたビアは銅ビアである、請求項1に記載の構造体。
  8. ビア積層の面内変形を抑制する方法であって、
    基板中に、各ビアがランド内に配置されたビア積層を生成するステップと、
    抑制ディスクを生成するステップと、
    前記ビア積層の面内変形を抑制するため、前記ビアのランドを取り巻くように、前記抑制ディスクを組み込むステップとを含
    前記組み込むステップは、前記抑制ディスクの内径と前記ビアのランドとの間に絶縁ギャップを生成するステップを含む、方法。
  9. 前記組み込むステップは、2つの樹脂層の間に前記抑制ディスクを配置するステップを含む、請求項に記載の方法。
  10. 前記抑制ディスクを生成するステップは、前記抑制ディスクを銅で生成するステップを含む、請求項に記載の方法。
  11. 前記抑制ディスクを生成するステップは、円環状ディスクを生成するステップをさらに含む、請求項10に記載の方法。
  12. 前記抑制ディスクを生成するステップは、前記基板中の利用可能なスペースに適合するように、前記抑制ディスクの形状を調整するステップをさらに含む、請求項10に記載の方法。
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* Cited by examiner, † Cited by third party
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TWI449152B (zh) * 2011-12-21 2014-08-11 Ind Tech Res Inst 半導體元件堆疊結構
US11270955B2 (en) * 2018-11-30 2022-03-08 Texas Instruments Incorporated Package substrate with CTE matching barrier ring around microvias

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172264A (ja) * 1994-12-20 1996-07-02 Hitachi Chem Co Ltd 多層配線板および金属箔張り積層板の製造法
JP4204150B2 (ja) * 1998-10-16 2009-01-07 パナソニック株式会社 多層回路基板
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
JP4052434B2 (ja) * 2001-02-05 2008-02-27 Tdk株式会社 多層基板及びその製造方法
JP2003163453A (ja) * 2001-11-27 2003-06-06 Matsushita Electric Works Ltd 多層配線板の製造方法及び多層配線板
JP2005011883A (ja) 2003-06-17 2005-01-13 Shinko Electric Ind Co Ltd 配線基板、半導体装置および配線基板の製造方法
JP2005019730A (ja) * 2003-06-26 2005-01-20 Kyocera Corp 配線基板およびそれを用いた電子装置
KR20050072881A (ko) * 2004-01-07 2005-07-12 삼성전자주식회사 임피던스 정합 비아 홀을 구비하는 다층기판
JP2005251792A (ja) * 2004-03-01 2005-09-15 Fujitsu Ltd 配線基板およびその製造方法
US7523545B2 (en) 2006-04-19 2009-04-28 Dynamic Details, Inc. Methods of manufacturing printed circuit boards with stacked micro vias
JP2008124398A (ja) * 2006-11-15 2008-05-29 Shinko Electric Ind Co Ltd 半導体パッケージおよびその製造方法

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