JP2011198827A - 配線基板 - Google Patents
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Abstract
【課題】電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供する。
【解決手段】配線基板１は、少なくとも１つの信号層１０Ｓと、少なくとも１つのグランド層１０Ｇと、少なくとも１つの電源層１０Ｖと、半導体素子チップが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する少なくとも１つの電源ビア４０Ｖと、複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、電源層１０Ｖが信号配線より一方の基板面２１側に設けられたものである。電源ビア４０Ｖは、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとからなる。
【選択図】図２
【解決手段】配線基板１は、少なくとも１つの信号層１０Ｓと、少なくとも１つのグランド層１０Ｇと、少なくとも１つの電源層１０Ｖと、半導体素子チップが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する少なくとも１つの電源ビア４０Ｖと、複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、電源層１０Ｖが信号配線より一方の基板面２１側に設けられたものである。電源ビア４０Ｖは、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとからなる。
【選択図】図２
Description
本発明は配線基板に関するものである。
図７は、従来の多層プリント配線基板の構成例を示す断面図である。
図７に示す配線基板１００内には、少なくとも１つの信号層（Signal）１１０Ｓと少なくとも１つのグランド層（GND）１１０Ｇと少なくとも１つの電源層（POWER PLANE）１１０Ｖとが、絶縁層（符号略）を介して積層形成されている。配線基板１００の一方の基板面（図示上面）１２１には、ＬＳＩ等の半導体素子チップが収容された複数の半導体パッケージ２００が実装される。図示する例では、半導体パッケージ２００はＢＧＡ（Ball grid array）パッケージである。
図７に示す配線基板１００内には、少なくとも１つの信号層（Signal）１１０Ｓと少なくとも１つのグランド層（GND）１１０Ｇと少なくとも１つの電源層（POWER PLANE）１１０Ｖとが、絶縁層（符号略）を介して積層形成されている。配線基板１００の一方の基板面（図示上面）１２１には、ＬＳＩ等の半導体素子チップが収容された複数の半導体パッケージ２００が実装される。図示する例では、半導体パッケージ２００はＢＧＡ（Ball grid array）パッケージである。
配線基板１００内には、
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２と信号層１１０Ｓとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの信号ビア１４０Ｓと、
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２とグランド層１１０Ｇとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つのグランドビア１４０Ｇと、
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２と電源層１１０Ｖとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの電源ビア１４０Ｖとが形成されている。
配線基板１００の信号層１１０Ｓ内には、複数の半導体パッケージ２００間の信号伝送がなされる信号配線１１１Ｓが形成されている。
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２と信号層１１０Ｓとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの信号ビア１４０Ｓと、
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２とグランド層１１０Ｇとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つのグランドビア１４０Ｇと、
半導体パッケージ２００が実装される一方の基板面１２１上の配線１３１と他方の基板面１２２上の配線１３２と電源層１１０Ｖとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの電源ビア１４０Ｖとが形成されている。
配線基板１００の信号層１１０Ｓ内には、複数の半導体パッケージ２００間の信号伝送がなされる信号配線１１１Ｓが形成されている。
図示するように、従来は、半導体パッケージ２００が搭載される基板面１２１側に信号配線１１１Ｓを配し、それより下方に電源層１１０Ｖが配されていた。かかる構成では、信号ビア１４０Ｓの信号配線１１１Ｓより下の部分がスタブ１５０となり、信号伝送経路から分岐した寄生容量が生じる（特許文献１の段落０００５、図４Ａ及び図４Ｂを参照）。伝送速度がＧｂｐｓ以上のインターフェースでは、このスタブによる寄生容量が波形なまりを生じさせ、高速信号伝送の障害となる。
そこで、半導体素子チップが搭載される基板面に近い側に電源層を配し、半導体素子チップが搭載される基板面よりなるべく離れたところに信号配線を配して、スタブを短くすることが提案されている（特許文献１の図３Ｂを参照、図中、符号２が信号配線である。）。図８の左図と右図に示す配線基板は、各配線層の数は等しいが、左図の配線基板では右図の配線基板よりも電源層（POWER PLANE）が半導体素子チップが搭載される基板面に近い位置に配置されている。
本願発明の関連特許としては特許文献２〜５があるが、詳細については後記する。
本願発明の関連特許としては特許文献２〜５があるが、詳細については後記する。
配線基板において、電源ビアの電源層より下方の部分は本来必須なものではない。特に、半導体素子チップが搭載される基板面に近い側に電源層を配した図８の左図に示した配線基板では、電源ビアの電源層より下方の部分の占める割合が大きく、その存在が配線性の悪化を招いている。
特に、半田ボール（ＢＧＡ端子）のピッチが１．０ｍｍ以下である高密度ＢＧＡパッケージを実装する場合、電源ビアのピッチが小さく、電源層より下方の信号層及び他方の基板面側の配線設計が制限される。
具体的な数値を挙げると、２．５ｍｍ厚のプリント配線基板に１．０ｍｍピッチのＢＧＡパッケージを実装する場合、電源ビアの孔径は０．２〜０．３ｍｍ、他方の基板側に設けられるビアランドの径は０．４〜０．６ｍｍ程度、隣接するビアランドの間隙は０．４〜０．６ｍｍ程度である。この場合、隣接するビアランド間に２本の配線を通す場合、その線幅は最大でも１００μｍ程度である。そのため、電源層の下方の信号層及び他方の基板面における配線のチャネル数や線幅に制限があり、インピーダンスのミスマッチが生じる恐れがある。
具体的な数値を挙げると、２．５ｍｍ厚のプリント配線基板に１．０ｍｍピッチのＢＧＡパッケージを実装する場合、電源ビアの孔径は０．２〜０．３ｍｍ、他方の基板側に設けられるビアランドの径は０．４〜０．６ｍｍ程度、隣接するビアランドの間隙は０．４〜０．６ｍｍ程度である。この場合、隣接するビアランド間に２本の配線を通す場合、その線幅は最大でも１００μｍ程度である。そのため、電源層の下方の信号層及び他方の基板面における配線のチャネル数や線幅に制限があり、インピーダンスのミスマッチが生じる恐れがある。
電源ビアの孔径を小さくすれば、電源ビアのピッチを大きくでき、配線チャネル数やインピーダンスマッチングの確保が容易となるが、電源ビアの抵抗値が上昇して給電に支障が生じる。また、電源ビアのアスペクト比が大きくなると、電源ビアの開孔が難しくなる。具体的には、電源ビアのアスペクト比が２０を超えると、電源ビアの開孔が難しくなる。例えば、２．５ｍｍ厚のプリント配線基板では、０．１ｍｍ径の貫通孔部を開孔するのは難しく（アスペクト比２５）、０．１５ｍｍ径の貫通孔部を開孔するのはやや難しく（アスペクト比１６．６）、０．２ｍｍ径の貫通孔部を開孔するのは比較的容易（アスペクト比１２．５）である。
本発明は上記事情に鑑みてなされたものであり、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することを目的とするものである。
本発明の配線基板は、
少なくとも１つの信号層と、
少なくとも１つのグランド層と、
少なくとも１つの電源層と、
少なくとも１つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなるものである。
少なくとも１つの信号層と、
少なくとも１つのグランド層と、
少なくとも１つの電源層と、
少なくとも１つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなるものである。
本発明の配線基板において、「信号配線」は、本発明の配線基板上に実装された複数の半導体素子チップ間の信号伝送がなされるものでもよいし、本発明の配線基板上に実装された少なくとも１つの半導体素子チップと、別に実装された少なくとも１つの半導体素子チップとの間の信号伝送がなされるものでもよい。
本発明によれば、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することができる。
「第１実施形態」
図面を参照して、本発明に係る第１実施形態の多層プリント配線基板について説明する。図１は、本実施形態の配線基板の全体断面図、図２は部分拡大図、図３Ａ〜図３Ｄは製造工程図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
図面を参照して、本発明に係る第１実施形態の多層プリント配線基板について説明する。図１は、本実施形態の配線基板の全体断面図、図２は部分拡大図、図３Ａ〜図３Ｄは製造工程図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
図１及び図２に示すように、本実施形態の配線基板１の内部には、少なくとも１つの信号層（Signal）１０Ｓと複数の少なくとも１つのグランド層（GND）１０Ｇと少なくとも１つの電源層（POWER PLANE）１０Ｖとが、絶縁層（符号略）を介して積層形成されている。図示する例では、配線基板１内に、複数の信号層１０Ｓと複数のグランド層１０Ｇと複数の電源層１０Ｖとが形成されている。
図１に示すように、配線基板１の一方の基板面（図示上面）２１には、ＬＳＩ等の半導体素子チップが収容された少なくとも１つの半導体パッケージ２が実装される。図示する例では、半導体パッケージ２は、ＢＧＡ（Ball grid array）パッケージである。
本実施形態において、半導体パッケージ２は、ＰＧＡ(Pin Grid Array)パッケージ、ＬＧＡ(Land Grid Array)パッケージ等でも構わない。
本実施形態において、半導体パッケージ２は、ＰＧＡ(Pin Grid Array)パッケージ、ＬＧＡ(Land Grid Array)パッケージ等でも構わない。
配線基板１内には、
半導体パッケージ２が実装される一方の基板面２１上の配線（この配線も信号層である。）３１と他方の基板面２２上の配線（この配線も信号層である。）３２と信号層１０Ｓとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの信号ビア４０Ｓと、
半導体パッケージ２が実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２とグランド層１０Ｇとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つのグランドビア（図示略）と、
半導体パッケージ２が実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの電源ビア４０Ｖとが形成されている。
半導体パッケージ２が実装される一方の基板面２１上の配線（この配線も信号層である。）３１と他方の基板面２２上の配線（この配線も信号層である。）３２と信号層１０Ｓとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの信号ビア４０Ｓと、
半導体パッケージ２が実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２とグランド層１０Ｇとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つのグランドビア（図示略）と、
半導体パッケージ２が実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの電源ビア４０Ｖとが形成されている。
配線基板１の信号層１０Ｓ内に、複数の半導体パッケージ２間の信号伝送がなされる信号配線１１Ｓが形成されている。
本実施形態において、信号ビア４０Ｓとグランドビア（図示せず）は従来と同様、一方の基板面２１から他方の基板２２まで同じ径で形成されたストレート孔部である。一方、電源ビア４０Ｖは、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとから構成されている（図２を参照）。
図３Ａ〜図３Ｄを参照して、本実施形態の配線基板１の製造方法について説明する。
図３Ａに示すように、内部に、少なくとも１つの信号層１０Ｓと少なくとも１つのグランド層１０Ｇと少なくとも１つの電源層１０Ｖとが形成された配線基板１Ａを用意する。配線基板１Ａにはいずれのビアも形成されておらず、一方の基板面２１にはパターニングされていない配線層３１Ｘが形成され、他方の基板面２２にはパターニングされていない配線層３２Ｘが形成されている。
図３Ａに示すように、内部に、少なくとも１つの信号層１０Ｓと少なくとも１つのグランド層１０Ｇと少なくとも１つの電源層１０Ｖとが形成された配線基板１Ａを用意する。配線基板１Ａにはいずれのビアも形成されておらず、一方の基板面２１にはパターニングされていない配線層３１Ｘが形成され、他方の基板面２２にはパターニングされていない配線層３２Ｘが形成されている。
次に、配線基板１Ａの信号ビア４０Ｓとグランドビア（図示せず）の形成箇所に、それぞれの開孔径に合わせたドリルを用いてストレート孔部を開孔する（図示略）。
次に、図３Ａ及び図３Ｂに示すように、配線基板１Ａの電源ビア４０Ｖの形成箇所に、一方の基板面２１側から大孔径部４１Ｖの内径と同じ外径のドリルＤ１を用いて一方の基板面２１から電源層１０Ｖまで到る大孔径部４１Ｖを開孔する。
次に、図３Ａ及び図３Ｂに示すように、配線基板１Ａの電源ビア４０Ｖの形成箇所に、他方の基板面２２側から小孔径部４２Ｖの内径と同じ外径のドリルＤ２を用いて小孔径部４２Ｖを開孔する。
信号ビア４０Ｓ用の孔部、グランドビア（図示せず）用の孔部、及び電源ビア４０Ｖ用の孔部の開孔順序については、上記に限らず適宜変更できる。
次に、図３Ａ及び図３Ｂに示すように、配線基板１Ａの電源ビア４０Ｖの形成箇所に、一方の基板面２１側から大孔径部４１Ｖの内径と同じ外径のドリルＤ１を用いて一方の基板面２１から電源層１０Ｖまで到る大孔径部４１Ｖを開孔する。
次に、図３Ａ及び図３Ｂに示すように、配線基板１Ａの電源ビア４０Ｖの形成箇所に、他方の基板面２２側から小孔径部４２Ｖの内径と同じ外径のドリルＤ２を用いて小孔径部４２Ｖを開孔する。
信号ビア４０Ｓ用の孔部、グランドビア（図示せず）用の孔部、及び電源ビア４０Ｖ用の孔部の開孔順序については、上記に限らず適宜変更できる。
次に、図３Ｃに示すように、信号ビア４０Ｓ用の孔部、グランドビア（図示せず）用の孔部、及び電源ビア４０Ｖ用の孔部の内壁面に導電材Ｍをめっきして、信号ビア４０Ｓ、グランドビア、及び電源ビア４０Ｖを形成する。この工程において、基板面２１、２２上の配線層３１Ｘ、３２Ｘ上にも導電材Ｍがめっきされる。
最後に、図３Ｄに示すように、配線層３１Ｘと導電材Ｍとの積層体、及び配線層３２Ｘと導電材Ｍとの積層体を各々パターニングして、基板面２１、２２上に配線３１、３２を形成する。
以上のようにして、配線基板１が製造される。
最後に、図３Ｄに示すように、配線層３１Ｘと導電材Ｍとの積層体、及び配線層３２Ｘと導電材Ｍとの積層体を各々パターニングして、基板面２１、２２上に配線３１、３２を形成する。
以上のようにして、配線基板１が製造される。
本実施形態の配線基板１では、電源ビア４０Ｖを、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとから構成している。
上記構成では、一方の基板面２１から電源層１０Ｖまでの電源ビア４０Ｖの径が大きく確保されるので、電源ビア４０Ｖ、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層１０Ｖから下方（電源層１０Ｖから他方の基板面２２まで）は、電源ビア４０Ｖの径が小さいため、隣接する電源ビア４０Ｖの間隙を広く取ることができる。そのため、電源層１０Ｖから下方の信号層１０Ｓ及び他方の基板面２２上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
一方、電源層１０Ｖから下方（電源層１０Ｖから他方の基板面２２まで）は、電源ビア４０Ｖの径が小さいため、隣接する電源ビア４０Ｖの間隙を広く取ることができる。そのため、電源層１０Ｖから下方の信号層１０Ｓ及び他方の基板面２２上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
大孔径部４１Ｖと小孔径部４２Ｖとからなる電源ビア４０Ｖは、基板面２１、２２側から異なる径の２種類のドリルＤ１、Ｄ２を用いて開孔を行うことで容易に形成できる。この際、電源ビア４０Ｖの一部は大孔径部４１Ｖであるので、大孔径部４１Ｖと小孔径部４２Ｖとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面２１、２２から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板１は、従来よりも製造性も良い。
大孔径部４１Ｖの径ｘ、小孔径部４２Ｖの径ｙ、及び大孔径部４１Ｖの径と小孔径部４２Ｖの径の比ｘ／ｙについては、適宜設計され、特に制限されない。
大孔径部４１Ｖの径ｘが大きくなる程、給電ラインの抵抗低減の効果はより大きくなる。小孔径部４２Ｖの径ｙが小さくなる程、配線性の向上及びインピーダンスマッチング向上の効果はより大きくなる。
大孔径部４１Ｖの径ｘが大きくなる程、給電ラインの抵抗低減の効果はより大きくなる。小孔径部４２Ｖの径ｙが小さくなる程、配線性の向上及びインピーダンスマッチング向上の効果はより大きくなる。
本実施形態では、両方の基板面２１、２２から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルＤ２として、従来よりも小径のドリルを用い、小孔径部４２Ｖの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部４２Ｖの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部４１Ｖの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
例えば、１．０ｍｍピッチデバイス、板厚２．５ｍｍの場合、
大孔径部４１Ｖの径：０．３〜０．４ｍｍφ程度（０．５ｍｍφ程度も場合によっては可）、
小孔径部４２Ｖの径：０．１〜０．２ｍｍφ程度に設計できる。
例えば、小孔径部４２Ｖの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部４１Ｖの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
例えば、１．０ｍｍピッチデバイス、板厚２．５ｍｍの場合、
大孔径部４１Ｖの径：０．３〜０．４ｍｍφ程度（０．５ｍｍφ程度も場合によっては可）、
小孔径部４２Ｖの径：０．１〜０．２ｍｍφ程度に設計できる。
ビアに大孔径部と小孔径部を設けることに関しては、「背景技術」の項に挙げた特許文献２〜４に記載がある。
特許文献２の図１には、一方の基板面上の配線（５）と他方の基板面上の配線とグランド層（２）とを電気的に導通するグランドビア（１６）に、大孔径部と小孔径部とを設けている。一方の基板面上の配線（５）からグランド層（２）までを小孔径部とし、グランド層（２）から他方の基板面までを大孔径部とし、グランド層（２）とグランドビア（１６）との接触面積を高めている（段落０００９）。
特許文献３には、基材（２）にスルーホール用穴あけ（４）を行い、当該スルーホール用の穴径よりも大径の座ぐり用バイトで、その穴上部から他の電子部品と接続されるスルーホール上端の位置までの距離と略同じ距離となる位置（Ｈ１）まで第１の座ぐり加工を行った後、メッキ処理を施してスルーホール及び導体パターンを形成し、第１の座ぐり加工の深さよりも浅い深さ（Ｈ２）で第２の座ぐり加工を行ってプリント配線板の一部を薄くすることを特徴とするプリント配線板の製造方法が開示されている（請求項１、図１〜図２）。
特許文献４には、回路パターンを形成した複数の絶縁性基板を絶縁層を介して積層圧着する一方、異なる３層以上の層間の回路パターンをビアホールで接続する多層プリント配線板の製造方法において、複数の内層回路パターンは積層体の厚さ方向に重なるランドをそれぞれ持ち、これらランドのうち最下層のランド以外のランドには積層体の表面側から順に小径となる小孔（６０、６２）が略同軸上に形成され、積層体の表面から複数のランドの小孔を貫通して最下層のランドに到達するビアホール孔をレーザを用いて形成し、ビアホール孔に銅めっきを施して異なる層間の回路パターンを接続することを特徴とする多層プリント配線板の製造方法が開示されている（請求項１、図３）。
上記特許文献２〜４には、ビアに大孔径部と小孔径部を設けることは記載されているが、いずれも、電源ビアに対して一方の基板面から電源層まで形成された相対的に孔径の大きい大孔径部と、電源層から他方の基板面まで形成された相対的に孔径の小さい小孔径部とを設けたものではない。
以上説明したように、本実施形態によれば、電源ビア４０Ｖの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板１を提供することができる。
「第２実施形態」
図面を参照して、本発明に係る第２実施形態の配線基板について説明する。図４は本実施形態の配線基板の部分拡大断面図、図５Ａ〜図５Ｄは製造工程図、図６は部分拡大斜視図である。図４は第１実施形態の図２に対応した図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
図面を参照して、本発明に係る第２実施形態の配線基板について説明する。図４は本実施形態の配線基板の部分拡大断面図、図５Ａ〜図５Ｄは製造工程図、図６は部分拡大斜視図である。図４は第１実施形態の図２に対応した図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第１実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
図４に示すように、本実施形態の配線基板３の内部において、少なくとも１つの信号層１０Ｓと複数のグランド層１０Ｇと少なくとも１つの電源層１０Ｖとが、絶縁層を介して積層形成されている。図示する例では、配線基板３内に、複数の信号層１０Ｓと複数のグランド層１０Ｇと１つの電源層１０Ｖとが形成されている。
第１実施形態の図１と同様、配線基板３の一方の基板面（図示上面）２１には、ＬＳＩ等の半導体素子チップが収容された少なくとも１つの半導体パッケージが実装される。
第１実施形態の図１と同様、配線基板３の一方の基板面（図示上面）２１には、ＬＳＩ等の半導体素子チップが収容された少なくとも１つの半導体パッケージが実装される。
第１実施形態と同様、
配線基板３内には、
半導体パッケージが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と信号層１０Ｓとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの信号ビア（図示略、第１実施形態の図１の信号ビア４０Ｓと同様）と、
半導体パッケージが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの電源ビア４０Ｖとが形成されている。
本実施形態では、配線基板３内に、電源層１０Ｖと他方の基板２２面との間に形成された複数のグランド層１０Ｇを互いに電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる複数のグランドビア４０Ｇが形成されている。
第１実施形態と同様、配線基板３の信号層１０Ｓ内に、複数の半導体パッケージ間の信号伝送がなされる信号配線（図示略、第１実施形態の図１の信号配線１１Ｓと同様）が形成されている。
配線基板３内には、
半導体パッケージが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と信号層１０Ｓとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの信号ビア（図示略、第１実施形態の図１の信号ビア４０Ｓと同様）と、
半導体パッケージが実装される一方の基板面２１上の配線３１と他方の基板面２２上の配線３２と電源層１０Ｖとを電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる少なくとも１つの電源ビア４０Ｖとが形成されている。
本実施形態では、配線基板３内に、電源層１０Ｖと他方の基板２２面との間に形成された複数のグランド層１０Ｇを互いに電気的に導通する、内壁面が導電材Ｍで覆われた開孔部からなる複数のグランドビア４０Ｇが形成されている。
第１実施形態と同様、配線基板３の信号層１０Ｓ内に、複数の半導体パッケージ間の信号伝送がなされる信号配線（図示略、第１実施形態の図１の信号配線１１Ｓと同様）が形成されている。
本実施形態においても、信号ビアは従来と同様、一方の基板面２１から他方の基板２２まで同じ径で形成されたストレート孔部である。一方、電源ビア４０Ｖは、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとから構成されている。
本実施形態において、グランドビア４０Ｇは、電源ビア４０Ｖの小孔径部４２Ｖよりも孔径が大きく、電源ビア４０Ｖの小孔径部４２Ｖの少なくとも一部が、グランドビア４０Ｇの中に配置され、電源ビア４０Ｖの小孔径部４２Ｖ内の導電材Ｍとグランドビア４０Ｇ内の導電材Ｍとが絶縁材Ｉを介して対向配置されて容量が形成されている。電源ビア４０Ｖとグランドビア４０Ｇとの位置関係については、図６の斜視図を参照されたい。
図５Ａ〜図５Ｄを参照して、本実施形態の配線基板３の製造方法について説明する。本実施形態の配線基板３はシーケンシャル積層法を用いて製造することができる。
図５Ａに示す配線基板３Ａ〜３Ｄをシーケンシャル積層して、図５Ｂに示す配線基板３Ｅを得る。配線基板３Ｃには、シーケンシャル積層に先だってあらかじめグランドビア４０Ｇが形成されている。
配線基板３Ｅの内部には、少なくとも１つの信号層１０Ｓと複数のグランド層１０Ｇと少なくとも１つの電源層１０Ｖと少なくとも１つのグランドビア４０Ｇとが形成されている。配線基板３Ｅには信号ビアと電源ビア４０Ｖはまだ形成されておらず、一方の基板面２１にはパターニングされていない配線層３１Ｘが形成され、他方の基板面２２にはパターニングされていない配線層３２Ｘが形成されている。
図５Ａに示す配線基板３Ａ〜３Ｄをシーケンシャル積層して、図５Ｂに示す配線基板３Ｅを得る。配線基板３Ｃには、シーケンシャル積層に先だってあらかじめグランドビア４０Ｇが形成されている。
配線基板３Ｅの内部には、少なくとも１つの信号層１０Ｓと複数のグランド層１０Ｇと少なくとも１つの電源層１０Ｖと少なくとも１つのグランドビア４０Ｇとが形成されている。配線基板３Ｅには信号ビアと電源ビア４０Ｖはまだ形成されておらず、一方の基板面２１にはパターニングされていない配線層３１Ｘが形成され、他方の基板面２２にはパターニングされていない配線層３２Ｘが形成されている。
次に、配線基板３Ｅの信号ビアの形成箇所に、その開孔径に合わせたドリルを用いてストレート孔部を開孔する（図示略）。
次に、図５Ｃに示すように、配線基板３Ｅの電源ビア４０Ｖの形成箇所に、一方の基板面２１側から大孔径部４１Ｖの内径と同じ外径のドリルＤ１を用いて一方の基板面２１から電源層１０Ｖまで到る大孔径部４１Ｖを開孔する。
次に、図５Ｃに示すように、配線基板３Ｅの電源ビア４０Ｖの形成箇所に、他方の基板面２２側から小孔径部４２Ｖの内径と同じ外径のドリルＤ２を用いて小孔径部４２Ｖを開孔する。
信号ビア用の孔部及び電源ビア４０Ｖ用の孔部の開孔順序については、上記に限らず適宜変更できる。
次に、図５Ｃに示すように、配線基板３Ｅの電源ビア４０Ｖの形成箇所に、一方の基板面２１側から大孔径部４１Ｖの内径と同じ外径のドリルＤ１を用いて一方の基板面２１から電源層１０Ｖまで到る大孔径部４１Ｖを開孔する。
次に、図５Ｃに示すように、配線基板３Ｅの電源ビア４０Ｖの形成箇所に、他方の基板面２２側から小孔径部４２Ｖの内径と同じ外径のドリルＤ２を用いて小孔径部４２Ｖを開孔する。
信号ビア用の孔部及び電源ビア４０Ｖ用の孔部の開孔順序については、上記に限らず適宜変更できる。
次に、図５Ｄに示すように、信号ビア用の孔部及び電源ビア４０Ｖ用の孔部の内壁面に導電材Ｍをめっきして、信号ビア４０Ｓ及び電源ビア４０Ｖを形成する。この工程において、基板面２１、２２上の配線層３１Ｘ、３２Ｘ上にも導電材Ｍがめっきされる。
以上のようにして、配線基板３が製造される。
以上のようにして、配線基板３が製造される。
本実施形態の配線基板３においても、電源ビア４０Ｖを、一方の基板面２１から電源層１０Ｖまで形成された相対的に孔径の大きい大孔径部４１Ｖと、電源層１０Ｖから他方の基板面２２まで形成された相対的に孔径の小さい小孔径部４２Ｖとから構成している。
上記構成では、一方の基板面２１から電源層１０Ｖまでの電源ビア４０Ｖの径が大きく確保されるので、電源ビア４０Ｖ、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層１０Ｖから下方（電源層１０Ｖから他方の基板面２２まで）は、電源ビア４０Ｖの径が小さいため、隣接する電源ビア４０Ｖの間隙を広く取ることができる。そのため、電源層１０Ｖから下方の信号層１０Ｓ及び他方の基板面２２上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
一方、電源層１０Ｖから下方（電源層１０Ｖから他方の基板面２２まで）は、電源ビア４０Ｖの径が小さいため、隣接する電源ビア４０Ｖの間隙を広く取ることができる。そのため、電源層１０Ｖから下方の信号層１０Ｓ及び他方の基板面２２上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
大孔径部４１Ｖと小孔径部４２Ｖとからなる電源ビア４０Ｖは、基板面２１、２２側から異なる径の２種類のドリルＤ１、Ｄ２を用いて開孔を行うことで容易に形成できる。この際、電源ビア４０Ｖの一部は大孔径部４１Ｖであるので、大孔径部４１Ｖと小孔径部４２Ｖとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面２１、２２から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板３は、従来よりも製造性も良い。
本実施形態においても、両方の基板面２１、２２から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルＤ２として従来よりも小径のドリルを用い、小孔径部４２Ｖの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部４２Ｖの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部４１Ｖの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
本実施形態においても、両方の基板面２１、２２から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルＤ２として従来よりも小径のドリルを用い、小孔径部４２Ｖの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部４２Ｖの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部４１Ｖの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
本実施形態ではさらに、電源ビア４０Ｖの小孔径部４２Ｖの少なくとも一部が、グランドビア４０Ｇの中に配置され、電源ビア４０Ｖの小孔径部４２Ｖ内の導電材Ｍとグランドビア４０Ｇ内の導電材Ｍとが絶縁材Ｉを介して対向配置されて容量（キャパシタ）が形成されており、好ましい。
ビアを二重にして容量を持たせることに関しては、「背景技術」の項に挙げた特許文献５の図６等に記載がある。しかしながら、特許文献５では、ビアに大孔径部と小孔径部とを設けることについては記載がない。
以上説明したように、本実施形態によっても、電源ビア４０Ｖの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板３を提供することができる。
（その他の設計変更）
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
１、３ 配線基板
２ 半導体パッケージ
１０Ｓ 信号層
１０Ｇ グランド層
１０Ｖ 電源層
１１Ｓ 信号配線
２１ 一方の基板面
２２ 他方の基板面
３１、３２ 配線
４０Ｓ 信号ビア
４０Ｇ グランドビア
４０Ｖ 電源ビア
４１Ｖ 電源ビアの大孔径部
４２Ｖ 電源ビアの小孔径部
Ｍ 導電材
Ｉ 絶縁材
２ 半導体パッケージ
１０Ｓ 信号層
１０Ｇ グランド層
１０Ｖ 電源層
１１Ｓ 信号配線
２１ 一方の基板面
２２ 他方の基板面
３１、３２ 配線
４０Ｓ 信号ビア
４０Ｇ グランドビア
４０Ｖ 電源ビア
４１Ｖ 電源ビアの大孔径部
４２Ｖ 電源ビアの小孔径部
Ｍ 導電材
Ｉ 絶縁材
Claims (2)
- 少なくとも１つの信号層と、
少なくとも１つのグランド層と、
少なくとも１つの電源層と、
少なくとも１つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも１つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなる配線基板。 - 前記電源層と前記他方の基板面との間に複数の前記グランド層を備えると共に、当該複数のグランド層を互いに電気的に導通する、前記小孔径部よりも孔径が大きい、内壁面が導電材で覆われた開孔部からなる複数のグランドビアを備え、
前記電源ビアの前記小孔径部の少なくとも一部が、前記グランドビアの中に配置され、前記電源ビアの前記小孔径部内の前記導電材と前記グランドビア内の前記導電材とが絶縁材を介して対向配置されて容量が形成された請求項１に記載の配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010061227A JP5556273B2 (ja) | 2010-03-17 | 2010-03-17 | 配線基板 |
| US13/024,897 US8507807B2 (en) | 2010-03-17 | 2011-02-10 | Wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010061227A JP5556273B2 (ja) | 2010-03-17 | 2010-03-17 | 配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011198827A true JP2011198827A (ja) | 2011-10-06 |
| JP5556273B2 JP5556273B2 (ja) | 2014-07-23 |
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ID=44646317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010061227A Expired - Fee Related JP5556273B2 (ja) | 2010-03-17 | 2010-03-17 | 配線基板 |
Country Status (2)
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|---|---|
| US (1) | US8507807B2 (ja) |
| JP (1) | JP5556273B2 (ja) |
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- 2010-03-17 JP JP2010061227A patent/JP5556273B2/ja not_active Expired - Fee Related
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2011
- 2011-02-10 US US13/024,897 patent/US8507807B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8507807B2 (en) | 2013-08-13 |
| JP5556273B2 (ja) | 2014-07-23 |
| US20110226516A1 (en) | 2011-09-22 |
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| R150 | Certificate of patent or registration of utility model |
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