JP2011176209A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】配線基板に形成される配線パターンの高抵抗化を回避して、半導体装置の電気的特性（動作速度）の低下を抑制することのできる技術を提供する。
【解決手段】コア材１に複数のビアホール３を形成する工程、複数のビアホール３の内部に複数の導体膜（ビア配線４ａ）を充填する工程、コア材１の上面１ｘおよび下面１ｙが露出するようにコア材１を研磨する工程、コア材１の上面１ｘおよび下面１ｙに複数の上面側配線パターン７ｘおよび複数の下面側配線パターン７ｙをそれぞれ形成する工程を含む製造方法により、半導体装置を構成する配線基板を形成する。
【選択図】図８

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップを搭載する配線基板の製造に適用して有効な技術に関するものである。

半導体チップを搭載する配線基板の製造方法の一つに、サブトラクティブ法がある。サブトラクティブ法では、例えば表裏面に銅箔などの金属膜が形成されたコア材（基材）にドリル加工によりビアホール（貫通孔）を形成した後、コア材の表裏面の金属膜上およびビアホールの側壁に導体膜を形成し、その導体膜および金属膜を加工することによって、コア材の表裏面に所望する配線パターンを形成している。

例えば、赤沢隆編著、「ＳｉＰ技術のすべて 高機能・小型化実装のキーテクノロジー」、株式会社工業調査会、２００５年７月２５日、ｐ．１０９（非特許文献１）の図６．１１および図６．１２には、サブトラクティブ法によるＳｉＰ対応の２層貫通基板および４層貫通基板の製造方法がそれぞれ記載されている。

赤沢隆編著、「ＳｉＰ技術のすべて 高機能・小型化実装のキーテクノロジー」、株式会社工業調査会、２００５年７月２５日、ｐ．１０９

半導体装置の高機能化に伴い、半導体チップのボンディングパッド（電極パッド）の数は増加する傾向にある。そのため、半導体チップが搭載される配線基板（インターポーザ）に形成される配線パターンの数も増加する傾向にある。

また、一方では、半導体装置の小型化の要求もある。そのため、半導体チップが搭載される配線基板のサイズも縮小する傾向にある。しかし、配線基板のサイズを縮小すると、配線基板に形成される配線パターンの設計または加工に制約が加わることになり、所望する配線パターンを配線基板に形成することが困難となっている。

以下に、ＢＧＡ（Ball Grid Array）型の半導体装置（以下、単にＢＧＡと言う）に使用される配線基板を一例に挙げて、所望する配線パターンを配線基板に形成することが困難となる理由およびそれによって生ずる課題について説明する。

ＢＧＡの配線基板は、例えば図２４〜図２９を用いて以下に説明する製造方法によって形成される。図２４〜図２９は配線基板の要部断面図または要部上面図を示す。

まず、図２４に示すように、コア材（基材）５１を用意する。このコア材５１の表裏面には銅箔などの金属膜５２が形成されている。

次に、図２５（ａ）および（ｂ）に示すように、コア材５１の所定の位置にドリル加工により、コア材５１における一方の面（表面）側から他方の面（裏面）側に向かって貫通するビアホール（貫通孔）５３を形成する。

次に、図２６に示すように、無電解めっき法および電解めっき法により、コア材５１の表裏面の金属膜５２上およびビアホール５３の側壁に導体膜５４を形成する。ビアホール５３の側壁に形成された導体膜５４により、コア材５１の表面に形成された金属膜５２とコア材５１の裏面に形成された金属膜５２とを電気的に接続する。

次に、図２７（ａ）および（ｂ）に示すように、所望する配線パターンを形成するためのマスクとして、コア材５１の表面側の導体膜５４上に、パターンを有する保護膜（ドライフィルム）５５ｘを形成し、コア材５１の裏面側の導体膜５４上に、パターンを有する保護膜（ドライフィルム）５５ｙを形成する。

次に、図２８に示すように、保護膜５５ｘ，５５ｙをマスクとして、導体膜５４をエッチングする。これにより、コア材５１の表面に金属膜５２および導体膜５４からなる配線パターン５６ｘを形成し、コア材５１の裏面に金属膜５２および導体膜５４からなる配線パターン５６ｙを形成する。その後、図２９（ａ）および（ｂ）に示すように、保護膜５５ｘ，５５ｙを除去する。

ところで、マスクとなる保護膜５５ｘ，５５ｙの位置ずれによって、ビアホール５３がこの保護膜５５ｘ，５５ｙにより完全に覆われないと、ビアホール５３の側壁に形成された導体膜５４が上記エッチングにより除去されてしまう。ビアホール５３の側壁に形成された導体膜５４の除去は、コア材５１の表面に形成された配線パターン５６ｘとコア材５１の裏面に形成された配線パターン５６ｙとの断線を引き起こす原因となる。

そこで、一般には、配線パターン５６ｘ，５６ｙの一部であり、平面視においてビアホール５３を包含するビアランド５７ｘ，５７ｙの径がビアホール５３の径よりも大きくなるように、保護膜５５ｘ，５５ｙは形成される。

ここで、使用する配線基板の配線層の数が２層よりも多い場合を考えると、配線基板の表面側には配線パターン５６ｘを覆う表面側の絶縁膜が形成され、この表面側の絶縁膜には、配線パターン５６ｘと、表面側の絶縁膜上に形成され、配線パターン５６ｘとは異なる配線層からなる配線パターンとを電気的に接続するための接続孔が、配線パターン５６ｘの他部（ビアランド５７ｘが形成された部分とは異なる部分）と平面的に重なる領域に形成される。同様に、配線基板の裏面側にも配線パターン５６ｙを覆う裏面側の絶縁膜が形成され、この裏面側の絶縁膜には、配線パターン５６ｙと、裏面側の絶縁膜上に形成され、配線パターン５６ｙとは異なる配線層からなる配線パターンとを電気的に接続するための接続孔が、配線パターン５６ｙの他部（ビアランド５７ｙが形成された部分とは異なる部分）と平面的に重なる領域に形成される。しかしながら、配線基板の表面側および裏面側に形成される絶縁膜の厚さは、コア材５１よりも薄いため、容易に加工することができ、コア材５１に形成されるビアホール５３の径に比べて接続孔の径を小さくできる。言い換えると、コア材５１に形成されるビアホール５３の径は、配線基板内において、最も大きい。

そのため、平面視において、ビアホール５３の周囲のコア材５１の表裏面には、ビアホール５３の側壁に形成された導体膜５４と繋がる（電気的に接続される）配線パターン５６ｘ，５６ｙ（特に、ビアランド５７ｘ，５７ｙ）が必要以上に大きく形成されてしまう。すなわち、コア材５１の表裏面において、ビアホール５３の周囲に形成された配線パターン５６ｘ，５６ｙの占める領域の割合が大きくなるため、ビアホール５３の周囲に形成された配線パターン５６ｘ，５６ｙが他の配線パターンのレイアウトの障害となる場合がある。

例えば他の配線パターンを長くおよび／または細く加工することにより、他の配線パターンを形成することは勿論可能ではある。しかし、このようにすると、他の配線パターンの抵抗が高くなり、半導体装置の電気的特性（動作速度）が低下するという問題が発生する。

本発明の目的は、配線基板に形成される配線パターンの高抵抗化を回避して、半導体装置の電気的特性（動作速度）の低下を抑制することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、（ａ）上面、および上面とは反対側の下面を有するコア材と、上面から下面に向かって形成された複数のビアホールと、複数のビアホールの内部に充填された複数の導体膜と、上面に形成され、かつ複数の導体膜と電気的に接続された複数の上面側配線パターンと、下面に形成され、かつ複数の導体膜と電気的に接続された複数の下面側配線パターンとを備えた配線基板を準備する工程、（ｂ）表面、表面に形成された複数のボンディングパッド、および表面とは反対側の裏面を有する半導体チップを、配線基板の上面に搭載する工程、（ｃ）半導体チップの複数のボンディングパッドと配線基板の複数の上面側配線パターンとをそれぞれ電気的に接続する工程、を含む半導体装置の製造方法である。ここで、上記（ａ）工程において準備される配線基板は、上面に形成された第１上面側金属膜、および下面に形成された第１下面側金属膜を有するコア材を用意する工程、コア材に複数のビアホールを形成する工程、複数のビアホールの内部にめっき液を供給し、複数の導体膜を形成する工程、コア材の上面および下面が露出するようにコア材を研磨する工程、コア材の上面および下面に複数の上面側配線パターンおよび複数の下面側配線パターンをそれぞれ形成する工程により製造される。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

配線基板に形成される配線パターンの高抵抗化を回避して、半導体装置の電気的特性（動作速度）の低下を抑制することができる。

本発明の一実施の形態による半導体装置の製造工程を示す配線基板の要部断面図である。 （ａ）は図１に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図１に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図２に続く、半導体装置の製造工程中の配線基板の要部断面図である。 （ａ）は図３に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図３に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図４に続く、半導体装置の製造工程中の配線基板の要部断面図である。 （ａ）は図５に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図５に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図６に続く、半導体装置の製造工程中の配線基板の要部断面図である。 （ａ）は図７に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図７に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図８に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図９に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１０に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１１に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１２に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１３に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１４に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１５に続く、半導体装置の製造工程中の配線基板の要部断面図である。 図１６に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 図１７に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 図１８に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 図１９に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 図２０に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 図２１に続く、半導体装置の製造工程中の半導体装置の要部断面図である。 （ａ）は本発明の一実施の形態による半導体装置の表面側の樹脂封止体を透かした要部平面図、（ｂ）は半導体装置の裏面（実装面）側の要部平面図である。 本発明の前提として本発明者らによって検討された従来技術による半導体装置の製造工程を示す配線基板の要部断面図である。 （ａ）は図２４に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図２４に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図２５に続く、半導体装置の製造工程中の配線基板の要部断面図である。 （ａ）は図２６に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図２６に続く、半導体装置の製造工程中の配線基板の要部上面図である。 図２７に続く、半導体装置の製造工程中の配線基板の要部断面図である。 （ａ）は図２８に続く、半導体装置の製造工程中の配線基板の要部断面図、（ｂ）は図２８に続く、半導体装置の製造工程中の配線基板の要部上面図である。

以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、上面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

《半導体装置について》
本実施の形態の半導体装置（ＢＧＡ）について図２２および図２３を用いて説明する。図２２は半導体装置の要部断面図（図２３（ａ）のＡ−Ａ′線に沿った要部断面図）であり、図２３（ａ）および（ｂ）はそれぞれ半導体装置の表面側の樹脂封止体を透かした要部平面図および裏面（実装面）側の要部平面図である。

半導体装置２２は、配線基板（インターポーザ）１Ａ、配線基板１Ａの表面側に搭載された半導体チップ１７、および配線基板１Ａの裏面側に搭載された半田ボール２１から構成されている。さらに、半導体チップ１７の周囲の配線基板１Ａの表面側には、最終保護膜（ソルダーレジスト）１３に設けられた開口部から複数のボンディングリード（電極パッド）１２ｘａが露出しており、これら複数のボンディングリード１２ｘａと半導体チップ１７の表面に配置された複数のボンディングパッド（電極パッド）１８とが、複数の導電性部材１９によって電気的に接続されている。半導体チップ１７、複数のボンディングリード１２ｘａ、および複数の導電性部材１９等は樹脂封止体（封止体）２０によって封止されている。また、配線基板１Ａの裏面側には、最終保護膜（ソルダーレジスト）１３に設けられた開口部から複数のバンプランド（電極パッド）１２ｙａが露出しており、これら複数のバンプランド１２ｙａに複数の半田ボール２１が電気的に接続されている。

《配線基板の製造方法について》
次に、本実施の形態の半導体装置（ＢＧＡ）において使用する配線基板の製造方法を図１〜図１６を用いて工程順に説明する。図１〜図１６は配線基板の製造方法を説明する配線基板の要部断面図または要部上面図である。

１．コア材準備工程：
まず、図１に示すように、コア材（基材）１を準備する。コア材１は、例えば細いガラス繊維を布状に編み、有機溶剤を含むエポキシ樹脂を用いて何層にも重ねて板状にした絶縁体、所謂ガラスエポキシ基板である。続いて、コア材１の上面１ｘおよび下面１ｙにそれぞれ、例えば銅箔などからなる第１上面側金属膜２ｘおよび第１下面側金属膜２ｙを圧着する。第１上面側金属膜２ｘおよび第１下面側金属膜２ｙの厚さは、例えば１５μｍである。ここで、本実施の形態では、コア材１を準備してから第１上面側金属膜２ｘおよび第１下面側金属膜２ｙを貼り付ける工程について説明したが、予め第１上面側金属膜２ｘおよび第１下面側金属膜２ｙが貼り付けられたコア材１を準備しても良い。

２．孔あけ工程：
次に、図２（ａ）および（ｂ）に示すように、コア材１の一方の面（上面１ｘ）側から他方の面（下面１ｙ）側へ貫通する複数のビアホール（貫通孔）３を所望する位置に形成する。ここで、本実施の形態では、例えばドリル加工によりビアホール（貫通孔）３を形成しているが、レーザを用いて形成しても良い。

３．めっき工程：
次に、図３に示すように、無電解めっき法により、コア材１の上面１ｘに形成された第１上面側金属膜２ｘ上およびコア材１の下面１ｙに形成された第１下面側金属膜２ｙ上、ならびに複数のビアホール３の側壁に、例えば銅からなるシード層を形成する。シード層の厚さは、例えば１〜２μｍである。続いて、電解めっき法により、そのシード層上に、例えば銅からなる導体膜４を形成する。ここで、複数のビアホール３の内部にもめっき液を供給して導体膜４を埋め込み、複数のビアホール３の内部に導体膜４を充填する。これにより、複数のビアホール３の内部に導体膜４からなるビア配線４ａを形成する。コア材１の上面１ｘに形成された第１上面側金属膜２ｘおよび導体膜４の合計の厚さ、ならびにコア材１の下面１ｙに形成された第１下面側金属膜２ｙおよび導体膜４の合計の厚さは、例えば３０μｍである。

４．研磨工程：
次に、図４（ａ）および（ｂ）に示すように、コア材１の上面１ｘに形成された第１上面側金属膜２ｘ、コア材１の下面１ｙに形成された第１下面側金属膜２ｙ、および導体膜４の一部（コア材１の上面１ｘおよび下面１ｙから突出した部分）を、例えば砥石研磨または羽布（ばふ）研磨により除去して、コア材１の上面１ｘおよび下面１ｙを露出させる。これにより、隣り合うビアホール３の内部に充填されたビア配線４ａは、互いに電気的に分離する。ここで、露出したコア材１の上面１ｘおよび下面１ｙは故意に粗く加工する。それは、後の製造工程（電解銅めっき工程）において電解めっき法によりコア材１の上面１ｘおよび下面１ｙに形成される金属膜の接着性を向上させるためである。

５．無電解銅めっき工程：
次に、図５に示すように、めっき法により、コア材１の上面１ｘおよび下面１ｙにそれぞれ、例えば銅からなる第２上面側金属膜５ｘおよび第２下面側金属膜５ｙを形成する。このとき、形成する第２上面側金属膜５ｘおよび第２下面側金属膜５ｙは、後のめっき工程により給電線として用いるシード層となるため、第２上面側金属膜５ｘおよび第２下面側金属膜５ｙの厚さは、例えば１〜２μｍと薄い。そのため、本実施の形態では、無電解めっき法により形成している。ただし、このような厚さ（薄さ）の金属箔（銅箔）があれば、コア材準備工程で説明したように、金属箔をコア材１の上面１ｘおよび下面１ｙに貼り付ける方法を用いてもよい。しかしながら、金属箔を貼り付ける方法の場合、コア材１の上面１ｘおよび下面１ｙを治具（図示しない）で押さえつけるため、ビアホール３の内部にビア配線４ａが形成されたコア材１をクランプすると、コア材１にクラックが生じる恐れがある。そのため、本実施の形態のように、無電解めっき法によりシード層を形成することが好ましい。

６．保護膜形成工程：
次に、図６（ａ）および（ｂ）に示すように、コア材１の上面１ｘに形成された第２上面側金属膜５ｘ上に上面側保護膜（ドライフィルム）６ｘを形成し、コア材１の下面１ｙに形成された第２下面側金属膜５ｙ上に下面側保護膜（ドライフィルム）６ｙを形成する。上面側保護膜６ｘに対して露光処理および現像処理を施して、上面側保護膜６ｘにパターンを形成する。同様に、下面側保護膜６ｙに対して露光処理および現像処理を施して、下面側保護膜６ｙにパターンを形成する。これにより、図６（ｂ）に示すように、平面視において、コア材１の上面１ｘ側では、配線パターンが形成される領域の上面側保護膜６ｘが除去されて、第２上面側金属膜５ｘの一部が露出する。

このとき、平面視において、露出された第２上面側金属膜５ｘの一部は、ビアホール３内に充填（形成）されたビア配線４ａと重なる。同様に、平面視において、コア材１の下面１ｙ側では、配線パターンが形成される領域の下面側保護膜６ｙが除去されて、第２下面側金属膜５ｙの一部が露出する。このとき、平面視において、露出された第２下面側金属膜５ｙの一部は、ビアホール３内に充填（形成）されたビア配線４ａと重なる。

７．めっき工程：
次に、図７に示すように、めっき法により、コア材１の上面１ｘ側では、パターニングされた上面側保護膜６ｘをマスクとして、上面側保護膜６ｘで覆われていない第２上面側金属膜５ｘ上に、例えば銅からなる上面側配線パターン７ｘを形成する。同時に、コア材１の下面１ｙ側では、パターニングされた下面側保護膜６ｙをマスクとして、下面側保護膜６ｙで覆われていない第２下面側金属膜５ｙ上に、例えば銅からなる下面側配線パターン７ｙを形成する。その後、上面側保護膜６ｘおよび下面側保護膜６ｙを除去する。

ここで、本めっき工程では、コア材１の上面１ｘに形成された第２上面側金属膜５ｘを給電線として、電解めっき法により上面側配線パターン７ｘを形成しているが、無電解めっき法により形成してもよい。同様に、下面側配線パターン７ｙを無電解めっき法により形成してもよい。ただし、無電解めっき法の場合、電解めっき法に比べて金属の堆積速度が遅いだけでなく、金属の膜質（配向強度）も低下することから、本実施の形態のように、電解めっき法により形成することが好ましい。

８．金属膜除去工程：
次に、図８（ａ）および（ｂ）に示すように、コア材１の上面１ｘ側に露出している第２上面側金属膜５ｘおよびコア材１の下面１ｙ側に露出している第２下面側金属膜５ｙを、例えばウエットエッチング法により除去する。

上面側配線パターン７ｘとビア配線４ａとが接続される領域（図８に示すＡ領域およびＢ領域）では、上面側配線パターン７ｘの一部がビア配線４ａに繋がっていれば、上面側配線パターン７ｘとビア配線４ａとの導通をとることができる。従って、前述した保護膜形成工程においてマスクとなる上面側保護膜６ｘの位置ずれによって、ビア配線４ａが上面側配線パターン７ｘにより完全に覆われていなくても、上面側配線パターン７ｘとビア配線４ａとが断線することはない。上面側配線パターン７ｘの一部がビア配線４ａに繋がっていればよいので、この部分における上面側配線パターン７ｘのサイズおよび上面側配線パターン７ｘとビア配線４ａとの合わせ余裕を小さくすることができる。これにより、平面視において、ビア配線４ａの周囲に形成された上面側配線パターン７ｘの占める領域の割合が小さくなるので、ビア配線４ａの周囲以外の領域に形成される上面側配線パターン７ｘのレイアウトの自由度を増すことができる。

上記説明では、コア材１の上面１ｘにおける上面側配線パターン７ｘとビア配線４ａとが接続される領域について述べたが、コア材１の下面１ｙにおける下面側配線パターン７ｙとビア配線４ａとが接続される領域についても同様である。すなわち、図８（ａ）では、ビア配線４ａを完全に覆った下面側配線パターン７ｙを記載しているが、上面側配線パターン７ｘと同様に、下面側配線パターン７ｙの一部がビア配線４ａに繋がっていればよい。

９．絶縁膜形成工程：
次に、図９に示すように、コア材１の上面１ｘに形成された上面側配線パターン７ｘおよびコア材１の下面１ｙに形成された下面側配線パターン７ｙを覆うように絶縁膜８を形成する。ここで、絶縁膜８の厚さは、コア材１の厚さよりも薄い。

１０．孔あけ工程：
次に、図１０に示すように、コア材１の上面１ｘに形成された上面側配線パターン７ｘおよびコア材１の下面１ｙに形成された下面側配線パターン７ｙに達する複数の孔９を、例えばレーザ加工により絶縁膜８の所望する位置に形成する。

このとき、前述したように、絶縁膜８の厚さは、コア材１の厚さよりも薄い。そのため、この絶縁膜８に形成される孔９の径は、コア材１に形成されるビアホール３の径よりも小さい。これにより、上面側配線パターン７ｘの他部（上面側配線パターン７ｘのうちのビア配線４ａと接続する部分とは異なる部分）に形成されるビアランド（上面側ビアランド）７ｘ１を形成する場合、絶縁膜８に形成される孔９の位置ずれを考慮して大きく形成したとしても、この孔９の大きさ（径）をビア配線４ａの大きさ（径）とほぼ同じにすることができる。同様に、下面側配線パターン７ｙの他部（下面側配線パターン７ｙのうちのビア配線４ａと接続する部分とは異なる部分）に形成されるビアランド（下面側ビアランド）７ｙ１を形成する場合、絶縁膜８に形成される孔９の位置ずれを考慮して大きく形成したとしても、この孔９の大きさ（径）をビア配線４ａの大きさ（径）とほぼ同じにすることができる。

１１．めっき工程：
次に、図１１に示すように、無電解めっき法により、コア材１の上面１ｘ側の絶縁膜８の表面、孔９の側壁、および孔９の底部に露出した上面側配線パターン７ｘの表面に、例えば銅からなる第３上面側金属膜１０ｘを形成する。同時に、コア材１の下面１ｙ側の絶縁膜８の表面、孔９の側壁、および孔９の底部に露出した下面側配線パターン７ｙの表面に、例えば銅からなる第３下面側金属膜１０ｙを形成する。第３上面側金属膜１０ｘおよび第３下面側金属膜１０ｙの厚さは、例えば１〜２μｍである。

１２．保護膜形成工程：
次に、コア材１の上面１ｘ側に形成された第３上面側金属膜１０ｘ上に上面側保護膜（ドライフィルム）１１ｘを形成し、コア材１の下面１ｙ側に形成された第３下面側金属膜１０ｙ上に下面側保護膜（ドライフィルム）１１ｙを形成する。そして、図１２に示すように、上面側保護膜１１ｘに対して露光処理および現像処理を施して、上面側保護膜１１ｘにパターンを形成する。同様に、下面側保護膜１１ｙに対して露光処理および現像処理を施こして、下面側保護膜１１ｙにパターンを形成する。これにより、平面視において、コア材１の上面１ｘ側の絶縁膜８上では、配線パターンが形成される領域の上面側保護膜１１ｘが除去されて、第３上面側金属膜１０ｘの一部が露出する。同様に、平面視において、コア材１の下面１ｙ側の絶縁膜８上では、配線パターンが形成される領域の下面側保護膜１１ｙが除去されて、第３下面側金属膜１０ｙの一部が露出する。

１３．めっき工程：
次に、図１３に示すように、電解めっき法により、コア材１の上面１ｘ側では、パターニングされた上面側保護膜１１ｘをマスクとして、上面側保護膜１１ｘで覆われていない第３上面側金属膜１０ｘ上に、例えば銅からなる上面側配線パターン１２ｘを形成する。同時に、コア材１の下面１ｙ側では、パターニングされた下面側保護膜１１ｙをマスクとして、下面側保護膜１１ｙで覆われていない第３下面側金属膜１０ｙ上に、例えば銅からなる下面側配線パターン１２ｙを形成する。その後、上面側保護膜１１ｘおよび下面側保護膜１１ｙを除去する。

１４．金属膜除去工程：
次に、図１４に示すように、コア材１の上面１ｘ側の絶縁膜８上に露出している第３上面側金属膜１０ｘおよびコア材１の下面１ｙ側の絶縁膜８上に露出している第３下面側金属膜１０ｙを、例えばウエットエッチング法により除去する。

１５．最終保護膜形成工程：
次に、図１５に示すように、コア材１の上面１ｘ側に形成された上面側配線パターン１２ｘおよびコア材１の下面１ｙ側に形成された下面側配線パターン１２ｙを覆うように最終保護膜１３を形成する。最終保護膜１３は、例えば有機溶剤を含む絶縁樹脂を主成分としたソルダーレジストであり、完成した配線基板に部品を半田付けする際に半田が不必要な部分へ付着するのを防ぐことができる。また、最終保護膜１３は、埃、熱、または湿気などの外部環境から上面側配線パターン１２ｘおよび下面側配線パターン１２ｙを保護し、上面側配線パターン１２ｘおよび下面側配線パターン１２ｙの絶縁性を維持する機能を有している。

次に、最終保護膜１３に対して露光処理および現像処理を施すことにより、最終保護膜１３に開口部１４を形成する。コア材１の上面１ｘ側に形成された上面側配線パターン１２ｘの一部からなる複数のボンディングリード（電極パッド）１２ｘａが最終保護膜１３の開口部１４に露出し、コア材１の下面１ｙ側に形成された下面側配線パターン１２ｙの一部からなる複数のバンプランド（電極パッド）１２ｙａが最終保護膜１３の開口部１４に露出する。

１６．めっき工程：
次に、図１６に示すように、コア材１の上面１ｘ側および下面１ｙ側を洗浄した後、最終保護膜１３の開口部１４に露出する複数のボンディングリード１２ｘａの表面および複数のバンプランド１２ｙａの表面に、めっき膜１５を形成する。めっき膜１５は、例えば金膜またはニッケルと金との積層膜からなる。以上説明した製造工程により、配線基板（インターポーザ）１Ａが完成する。

《半導体装置の製造方法について》
次に、本実施の形態の半導体装置（ＢＧＡ）の製造方法（製造工程）を図１７〜図２２を用いて説明する。図１７〜図２２は配線基板の主面に半導体チップを搭載する半導体装置の製造方法を説明する半導体装置の要部断面図であり、１つの半導体チップが搭載される領域のみを示している。

１．配線基板準備工程：
まず、前述した製造工程により形成された配線基板１Ａを準備する。配線基板１Ａは、例えば１つの半導体チップが搭載される領域（チップ搭載領域、単位フレーム）が複数形成された多数個取り基板である。本説明では、図１７に示すように、複数の領域のうちの１つのみを拡大して説明する。

２．ダイボンド工程：
次に、図１８に示すように、配線基板１Ａの上面側の最終保護膜１３上に接着層（ダイボンド材）を介して半導体チップ１７を貼り付ける。

半導体チップ１７は、これに限定されないが、主に、シリコンから成る半導体基板と、この半導体基板の主面に形成された複数の半導体素子（コア電源回路を含む内部回路、入出力回路）と、半導体基板の主面において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。上記絶縁層は、例えば酸化シリコン膜で形成されている。上記配線層は、例えばアルミニウム、タングステンまたは銅などの金属膜で形成されている。上記表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。

半導体チップ１７の表面には、前述した半導体素子と電気的に接続された複数のボンディングパッド（電極パッド）１８が半導体チップ１７の各辺に沿って配置されている。図１８には、複数のボンディングパッド１８のうちの一部を記載している。これらボンディングパッド１８は、半導体チップ１７の多層配線層のうちの最上層の配線からなり、半導体チップ１７の表面保護膜にそれぞれのボンディングパッド１８に対応して形成された開口部により露出している。

３．ワイヤボンド工程：
次に、半導体チップ１７の表面の縁辺に配置されたボンディングパッド１８と、配線基板１Ａの上面側に露出し、めっき膜（図示は省略）に覆われたボンディングリード１２ｘａとを、複数の導電性部材１９を介して電気的に接続する。ここで、本実施の形態で使用する導電性部材１９は、図１９に示すように、ワイヤであり、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により接続する。また、このワイヤの材料は、例えば金（Ａｕ）から成る。なお、本実施の形態では、図１９に示すように、導電性部材１９としてワイヤを用いることについて説明しているが、バンプ電極を介して半導体チップ１７のボンディングパッド１８と、配線基板１Ａのボンディングリード１２ｘａとを電気的に接続してもよい。この場合は、半導体チップ１７の表面が配線基板１Ａの上面と対向するように、半導体チップ１７は配線基板１Ａに搭載される。

４．封止工程：
次に、図２０に示すように、複数の半導体チップ１７が実装された配線基板１Ａを金型成型機にセットし、温度を上げて液状化した封止樹脂を圧送して流し込み、配線基板１Ａの上面側を封止樹脂で封入して、１つの樹脂封止体（封止体）２０をモールド成形する。これにより、半導体チップ１７および導電性部材１９などが、配線基板１Ａの上面側を被覆する樹脂封止体２０によって封止される。樹脂封止体２０は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。

５．ボール付け工程：
次に、図２１に示すように、配線基板１Ａの下面側に露出し、複数のバンプランド１２ｙａを覆うめっき膜（図示は省略）の表面に半田ペーストを、例えば印刷法により形成する。続いて、配線基板１Ａの下面側に露出する複数のバンプランド１２ｙａの表面に、上記めっき膜および上記半田ペーストを介してそれぞれ半田ボール２１を配置した後、熱処理を施す。半田ボール２１には、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えば錫−３［ｗｔ％］銀−０．５［ｗｔ％］銅（Ｓｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ）組成の半田バンプが用いられる。上記熱処理により、半田ボール２１と上記半田ペーストと上記めっき膜とが溶融し一体化して、複数のバンプランド１２ｙａの表面と電気的に、かつ機械的に接続する複数の半田ボール２１が形成される。半田ボール２１は、半導体装置と実装基板との間で電気的な信号の入出力を行うための伝導経路（外部端子）となる。なお、本実施の形態では、半田ペーストを介して半田ボール２１をバンプランド１２ｙａに配置することについて説明したが、フラックス（溶剤、融剤）を用いて配置してもよい。

６．個片切断工程および外観検査工程：
次に、多数個取り基板に形成されたダイシングライン（図示しない）に沿ってダイシングブレードを第１方向および第１方向と直交する第２方向に走行させて、配線基板１Ａおよび樹脂封止体２０を切断する。これにより、図２２および図２３に示すように、１個１個の半導体装置（ＢＧＡ）２２に個片化して、複数の半導体装置２２を形成する。その後、樹脂封止体２０上に品名などを捺印し、仕上がった１個１個の半導体装置２２を製品規格に沿って選別し、さらに最終外観検査を経て製品が完成する。

このように、本実施の形態によれば、上面側配線パターン７ｘのビア配線４ａに接続される領域（図８に示すＡ領域およびＢ領域）において、上面側配線パターン７ｘのサイズおよび上面側配線パターン７ｘとビア配線４ａとの合わせ余裕を小さくすることができるので、平面視において、ビア配線４ａの周囲に形成された上面側配線パターン７ｘの占める領域の割合を小さくすることができる。

これにより、平面視において、ビア配線４ａの周囲以外の領域の割合が大きくなり、この領域に形成される上面側配線パターン７ｘのレイアウトの自由度が増して、低抵抗化を考慮した上面側配線パターン７ｘの引き回し配線の設計が可能となるので、上面側配線パターン７ｘの抵抗に起因した半導体装置の電気的特性（動作速度）の低下を抑制することができる。

また、上面側配線パターン７ｘと同じ配線層により、電源電位用プレーンまたは基準電位用プレーンが形成される場合は、このプレーンの面積を大きくすることが可能となるので、半導体装置に安定した電源電位または基準電位を供給することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前述した実施の形態では、本願発明を、上面側配線パターン７ｘのビア配線４ａに接続される領域に適用した場合について述べたが、下面側配線パターン７ｙのビア配線４ａに接続される領域に適用してもよく、同様の効果を得ることができる。

また、前述した実施の形態では、配線パターンの層数が４層（上面側配線パターン７ｘ，１２ｘおよび下面側配線パターン７ｙ，１２ｙ）の配線基板１Ａについて説明したが、これに限定されるものではなく、例えば配線パターンの層数が２層の配線基板にも本願発明を適用することができる。この場合、導電性部材１９を介して半導体チップ１７と電気的に接続される配線基板１Ａのボンディングリード１２ｘａは、コア材１の上面１ｘに形成された上面側配線パターン７ｘと同じ配線層に形成される。また、外部端子となる半田ボール２１が接続されるバンプランド１２ｙａも、コア材１の下面１ｙに形成された下面側配線パターン７ｙと同じ配線層に形成される。

また、前述した実施の形態では、配線パターン（上面側配線パターン７ｘ，１２ｘおよび下面側配線パターン７ｙ，１２ｙ）は、パターンが形成されたドライフィルム（上面側保護膜６ｘ，１１ｘおよび下面側保護膜６ｙ，１１ｙ）をマスクとし、ドライフィルムに形成された開口部に、電解めっき法により金属膜を堆積する方法によって形成した。しかし、配線パターンの形成はこれに限定されるものではなく、リソグラフィ法およびエッチング法を用いて配線パターンを形成してもよい。例えば上面側配線パターン７ｘの場合は、表面研磨工程の後、コア材１の上面１ｘに金属膜を形成し、この金属膜をパターニングされたレジスト膜をマスクとしてエッチングすることにより、上面側配線パターン７ｘを形成することができる。

また、前述した実施の形態では、ワイヤボンディングタイプ（フェイスアップボンディング構造）のＢＧＡについて説明した。すなわち、ダイボンド工程において、配線基板１Ａの上面と半導体チップ１７の裏面とを対向させて、半導体チップ１７を配線基板１Ａの上面側に貼り付けた後、ワイヤボンド工程において、半導体チップ１７の表面に配置されたボンディングパッド１８と配線基板１Ａの上面のボンディングリード１２ｘａとをワイヤ（導電性部材１９）を用いて接続した。しかし、これに限定されるものではなく、例えばフリップチップタイプ（フェイスダウンボンディング構造）のＢＧＡにも配線基板１Ａを用いることができる。すなわち、配線基板１Ａの上面と半導体チップ１７の表面とを対向させて、半導体チップ１７の表面に配置されたボンディングパッド１８と配線基板１Ａの上面のボンディングリード１２ｘａとをバンプ電極を介して接続してもよい。

また、本願発明は、特に、ＳｉＰ（System In Package）型の半導体装置に有効である。これは、配線基板上に複数の半導体チップが搭載されるため、ＳｉＰ型の半導体装置を構成する配線基板の内部に形成される配線パターンの数が、他の半導体装置（例えば配線基板上に搭載される半導体チップの数が１つ）のものよりも相対的に多いためである。

本発明は、配線基板に電子部品を搭載した半導体装置の製造方法に適用することができる。

１ コア材（基材）
１Ａ 配線基板（インターポーザ）
１ｘ 上面
１ｙ 下面
２ｘ 第１上面側金属膜
２ｙ 第１下面側金属膜
３ ビアホール（貫通孔）
４ 導体膜
４ａ ビア配線
５ｘ 第２上面側金属膜
５ｙ 第２下面側金属膜
６ｘ 上面側保護膜（ドライフィルム）
６ｙ 下面側保護膜（ドライフィルム）
７ｘ 上面側配線パターン
７ｘ１ ビアランド（上面側ビアランド）
７ｙ 下面側配線パターン
７ｙ１ ビアランド（下面側ビアランド）
８ 絶縁膜
９ 孔
１０ｘ 第３上面側金属膜
１０ｙ 第３下面側金属膜
１１ｘ 上面側保護膜（ドライフィルム）
１１ｙ 下面側保護膜（ドライフィルム）
１２ｘ 上面側配線パターン
１２ｘａ ボンディングリード（電極パッド）
１２ｙ 下面側配線パターン
１２ｙａ バンプランド（電極パッド）
１３ 最終保護膜（ソルダーレジスト）
１４ 開口部
１５ めっき膜
１７ 半導体チップ
１８ ボンディングパッド（電極パッド）
１９ 導電性部材
２０ 樹脂封止体（封止体）
２１ 半田ボール
２２ 半導体装置（ＢＧＡ）
５１ コア材（基材）
５２ 金属膜
５３ ビアホール（貫通孔）
５４ 導体膜
５５ｘ，５５ｙ 保護膜（ドライフィルム）
５６ｘ，５６ｙ 配線パターン
５７ｘ，５７ｙ ビアランド

Claims (11)

1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
   （ａ）上面、および前記上面とは反対側の下面を有するコア材と、前記上面から前記下面に向かって形成された複数のビアホールと、前記複数のビアホールの内部に充填された複数の導体膜と、前記上面に形成され、かつ前記複数の導体膜と電気的に接続された複数の上面側配線パターンと、前記下面に形成され、かつ前記複数の導体膜と電気的に接続された複数の下面側配線パターンとを備えた配線基板を準備する工程；
   （ｂ）表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記配線基板の上面に搭載する工程；
   （ｃ）前記半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数の上面側配線パターンとをそれぞれ電気的に接続する工程；
   ここで、前記配線基板は以下の工程（ａ１）乃至（ａ５）により製造される、
   （ａ１）前記上面に形成された第１上面側金属膜、および前記下面に形成された第１下面側金属膜を有する前記コア材を準備する工程；
   （ａ２）前記（ａ１）工程の後、前記コア材に前記複数のビアホールを形成する工程；
   （ａ３）前記（ａ２）工程の後、前記複数のビアホールの内部にめっき液を供給し、前記複数の導体膜を形成する工程；
   （ａ４）前記（ａ３）工程の後、前記コア材の前記上面および前記下面が露出するように前記コア材を研磨する工程；
   （ａ５）前記（ａ４）工程の後、前記コア材の前記上面および前記下面に前記複数の上面側配線パターンおよび前記複数の下面側配線パターンをそれぞれ形成する工程。
2. 請求項１記載の半導体装置の製造方法において、さらに、
   前記コア材の前記上面に形成された前記複数の上面側配線パターンを覆う上面側絶縁膜が形成され、前記上面側絶縁膜上に、前記複数の上面側配線パターンを介して前記複数の導体膜と電気的に接続される複数のボンディングリードが形成されており、
   前記コア材の前記下面に形成された前記複数の下面側配線パターンを覆う下面側絶縁膜が形成され、前記下面側絶縁膜上に、前記複数の下面側配線パターンを介して前記複数の導体膜と電気的に接続される複数のバンプランドが形成されており、
   前記（ｃ）工程では、前記半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の導電性部材を介してそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、さらに、
   前記コア材の前記上面には、前記複数の上面側配線パターンと同じ配線層に形成され、かつ前記複数の導体膜と電気的に接続される複数のボンディングリードが形成されており、
   前記コア材の前記下面には、前記複数の下面側配線パターンと同じ配線層に形成され、かつ前記複数の導体膜と電気的に接続される複数のバンプランドが形成されており、
   前記（ｃ）工程では、前記半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数のボンディングリードとを複数の導電性部材を介してそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   平面視において、前記複数のビアホールの内部に充填された前記複数の導体膜が、前記複数の上面側配線パターンにより完全に覆われていないことを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、前記（ａ５）工程では、
   （i）前記コア材の前記上面および前記下面に第２上面側金属膜および第２下面側金属膜をそれぞれ形成する工程；
   （ii）前記第２上面側金属膜上および前記第２下面側金属膜上にパターニングされた上面側保護膜およびパターニングされた下面側保護膜をそれぞれ形成する工程；
   （iii）前記（ii）工程の後、前記上面側保護膜から露出した前記第２上面側金属膜の表面および前記下面側保護膜から露出した前記第２下面側金属膜の表面にめっき法により前記複数の上面側配線パターンおよび前記複数の下面側配線パターンをそれぞれ形成する工程、
   をさらに含むことを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記（ａ４）工程では、砥石研磨または羽布研磨により前記コア材を研磨することを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、前記複数の上面側配線パターンと同じ配線層または前記複数の下面側配線パターンと同じ配線層により、電源電位用プレーンが形成されることを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、前記複数の上面側配線パターンと同じ配線層または前記複数の下面側配線パターンと同じ配線層により、基準電位用プレーンが形成されることを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、前記配線基板は、ＳｉＰ型の半導体装置を構成することを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記複数のビアホールの内部に充填された前記複数の導体膜は、銅からなることを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、
    前記複数の上面側配線パターンおよび前記複数の下面側配線パターンは銅からなることを特徴とする半導体装置の製造方法。

Images