JP2011082271A - 配線基板の製造方法及び配線基板の設計方法 - Google Patents

配線基板の製造方法及び配線基板の設計方法 Download PDF

Info

Publication number
JP2011082271A
JP2011082271A JP2009231856A JP2009231856A JP2011082271A JP 2011082271 A JP2011082271 A JP 2011082271A JP 2009231856 A JP2009231856 A JP 2009231856A JP 2009231856 A JP2009231856 A JP 2009231856A JP 2011082271 A JP2011082271 A JP 2011082271A
Authority
JP
Japan
Prior art keywords
wiring pattern
glass cloth
insulating layer
wiring
plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009231856A
Other languages
English (en)
Other versions
JP5476906B2 (ja
Inventor
Makoto Suwada
誠 須和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2009231856A priority Critical patent/JP5476906B2/ja
Priority to TW099129462A priority patent/TWI429355B/zh
Priority to CN201010292721.6A priority patent/CN102036482B/zh
Priority to US12/897,006 priority patent/US8286343B2/en
Publication of JP2011082271A publication Critical patent/JP2011082271A/ja
Application granted granted Critical
Publication of JP5476906B2 publication Critical patent/JP5476906B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0008Apparatus or processes for manufacturing printed circuits for aligning or positioning of tools relative to the circuit board
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0248Skew reduction or using delay lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0245Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0269Marks, test patterns or identification means for visual or optical inspection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275Fibers and reinforcement materials
    • H05K2201/029Woven fibrous reinforcement or textile
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09236Parallel layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09272Layout details of angles or corners
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0005Apparatus or processes for manufacturing printed circuits for designing circuits by computer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0073Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces
    • H05K3/0082Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces characterised by the exposure method of radiation-sensitive masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061Etching masks
    • H05K3/064Photoresists
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49004Electrical device making including measuring or testing of device or component part
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Abstract

【課題】 配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を十分に低減する。
【解決手段】 ガラスクロスを有する絶縁層上に導電層を形成する第1工程と、前記導電層上に感光性のレジスト層を形成する第2工程と、前記絶縁層の原点位置を認識する第3工程と、前記ガラスクロスと平面視で重複する位置にのみ配線パターンが配置されるように形成されたマスクを前記原点位置に対して位置決めし、前記レジスト層上に配置する第4工程と、前記マスクを介して前記レジスト層を露光し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成する第5工程と、を有する配線基板の製造方法である。
【選択図】 図14

Description

本発明は、絶縁層上に配線パターンが形成された配線基板の製造方法、及び前記配線基板の設計方法に関する。
近年、例えばパーソナルコンピュータやサーバ等に使用される電気インターフェイスはパラレルインターフェイスからシリアルインターフェイスに急速に移行しつつある。一例を挙げれば、パラレルインターフェイスであるPCI、ATA、及びSCSIが、シリアルインターフェイスであるPCI Express、Serial ATA、及びSerial Attached SCSIにそれぞれ移行しつつあるが如くである。更に、シリアルインターフェイスにおける伝送周波数も急激に高周波化しつつある。その結果、材料の特性等をより深く考慮して設計された、伝送周波数の高周波化に適応できる配線基板が求められている。
以下、図面を参照しながら、従来の配線基板の一例について説明する。図1は、従来の配線基板の主要部を例示する平面透視図である。図2は、従来の配線基板の主要部を例示する断面図である。なお、図1において、図2に示す配線パターン12及び絶縁樹脂14は省略されている。又、図2は図1のB−B断面を示している。
図1及び図2を参照するに、従来の配線基板100は、プリプレグ層11と、配線パターン12と、配線パターン130とを有する。なお、個々の配線パターン130を便宜上配線パターン130a〜130dと称する。
配線基板100において、配線パターン12はプリプレグ層11の一方の面11aの略全面に形成されており、配線パターン130はプリプレグ層11の他方の面11bに選択的に形成されている。配線パターン130は所定の電気信号が流れる導体であり、配線パターン12は配線パターン130を流れる所定の電気信号の帰路となる導体である。
プリプレグ層11は、絶縁樹脂14とガラスクロス15とを有する。ガラスクロス15は、絶縁樹脂14を含浸している。ガラスクロス15は、X軸と平行な方向に並設されたガラス繊維束16と、Y軸と平行な方向に並設されたガラス繊維束17とが格子状に平織りされた形態を有する。ガラス繊維束16及び17は、1本が例えば数μm程度のガラス繊維を複数本束ねて例えば数100μm程度の幅にしたものである。空隙部15xは、ガラス繊維束16及び17により形成される隙間を示している。空隙部15xには、絶縁樹脂14が充填されている。
配線パターン130aは、プリプレグ層11の他方の面11bの平面視においてガラス繊維束17と重複する位置に形成されている。配線パターン130bは、プリプレグ層11の他方の面11bの平面視において隣接するガラス繊維束17の間隙部と重複する位置に形成されている。配線パターン130c及び130dは、プリプレグ層11の他方の面11bに、平面視においてガラス繊維束16及び17の何れとも平行にならないように斜めに形成されている。すなわち、配線パターン130b〜130dは、平面視においてガラス繊維束16又は17と重複する位置に形成されている部分と、ガラス繊維束16及び17により形成される隙間である空隙部15xと重複する位置に形成されている部分とが混在する。
表1に示すように、配線パターン130(配線パターン130a〜130d)がガラス繊維束16又は17上に位置しているか、空隙部15x上に位置しているかによって、比誘電率及び誘電正接の大小が異なる。比誘電率の差が大きい部分に配線パターンが形成されていると、インピーダンスの変動及び伝搬遅延時間の変動を招く。又、誘電正接の差が大きい部分に配線パターンが形成されていると、挿入損失の増大を招く。インピーダンスの変動、伝搬遅延時間の変動、及び挿入損失の増大は、何れも配線基板における高周波信号伝送を妨げるため、極力抑制しなければならない。
Figure 2011082271
表1を配線パターン130a及び130bに当てはめると、配線パターン130aは、ガラス繊維束17上(平面視においてガラス繊維束17と重複する位置)のみに形成されているため、比誘電率及び誘電正接は常に一定であり変動しない。従って、配線パターン130aは、インピーダンスの変動及び伝搬遅延時間の変動はなく、挿入損失も小さくなり、良好な高周波信号伝送を実現できる。このように、配線パターン130aは理想的な位置に配置されている。
一方、配線パターン130bは、ガラス繊維束16又は17上(平面視においてガラス繊維束16又は17と重複する位置)及び空隙部15x上(平面視において空隙部15xと重複する位置)に形成されている。そのため、配線パターン130bは、比誘電率が大きく誘電正接が小さい部分と、比誘電率が小さく誘電正接が大きい部分とを交互に通る。従って、配線パターン130bは、電流が流れるとインピーダンスの変動及び伝搬遅延時間の変動が発生し、挿入損失も大きくなるため、良好な高周波信号伝送を実現できない。
ところで、配線パターン130a及び130bが差動信号に対応している場合がある。ここで、差動信号とは、POS信号及びPOS信号の反転したNEG信号を有する信号であり、特に高周波信号伝送に使用される。POS信号は例えば配線パターン130aを通り、NEG信号は例えば配線パターン130aと並走する配線パターン130bを通る。配線パターン130aと配線パターン130bのインピーダンスの変動、伝搬遅延時間の変動、及び挿入損失が同一であれば、良好な高周波信号伝送を実現できる。
しかしながら、前述のように、配線パターン130aは、インピーダンスの変動及び伝搬遅延時間の変動はなく、挿入損失も小さいが、配線パターン130bでは、インピーダンスの変動及び伝搬遅延時間の変動が発生し、挿入損失も大きくなる。その結果、配線パターン130aと配線パターン130bとが差動信号に対応している場合には、配線パターン130aと配線パターン130bとのバランス(POS信号とNEG信号とのバランス)が崩れるため、良好な高周波信号伝送を実現できない。なお、配線パターン130c及び130dが差動信号に対応している場合も、同様に配線パターン130cと配線パターン130dとのバランス(POS信号とNEG信号とのバランス)が崩れるため、良好な高周波信号伝送を実現できない。
このように、差動信号に対応する配線パターンの場合には、一方の配線パターンが高周波信号伝送の観点から理想的な位置に配置されているだけでは、良好な高周波信号伝送を実現できない。すなわち、差動信号に対応する配線パターンの場合には、対になる並走する配線パターンの何れもが高周波信号伝送の観点から理想的な位置に配置されて初めて良好な高周波信号伝送を実現できる。なお、ここでいう『高周波信号伝送の観点から理想的な位置に配置』とは、配線パターンがプリプレグ層11上の平面視においてガラスクロス15の何れかの部分と重複する位置にのみ形成されていることを意味する。
次に、配線パターン130c及び130dについて検討する。配線パターン130c及び130dは、配線パターン130bと同様に、ガラス繊維束16又は17上(平面視においてガラス繊維束16又は17と重複する位置)及び空隙部15x上(平面視において空隙部15xと重複する位置)に形成されている。そのため、配線パターン130c及び130dは、比誘電率が大きく誘電正接が小さい部分と、比誘電率が小さく誘電正接が大きい部分とを交互に通る。しかしながら、配線パターン130c及び130dは、配線パターン130bに比べると、ガラス繊維束16又は17上に形成されている部分が多く、空隙部15x上にはみ出している部分が少ない。その結果、配線パターン130aと130bとの間の伝播遅延差に比べると、配線パターン130cと130dとの間の伝播遅延差は小さくなり、高周波信号伝送は改善される。
このように、従来の配線基板では、例えば、縦横のガラス繊維束の方向に対して、平面視で配線パターンを斜めに配置することで、配線パターン間の伝播遅延差を小さくしている。
特開2008−171834号公報
しかしながら、上記従来の配線基板では、配線パターンがガラス繊維上に配置される可能性が高くなるものの、ガラス繊維間の空隙上に配置される配線パターンも依然として存在する。ここで、配線基板のガラス繊維の部分と空隙の部分とでは比誘電率及び誘電正接の値が異なる。そのため、配線パターンがガラス繊維上及びガラス繊維間の空隙上の両方に配置されると、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を十分に低減することができない。
このように、従来の配線基板には、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を十分に低減することができないという課題がある。
本配線基板の製造方法は、以下の各工程を有することを要件とする。
1)ガラスクロスを有する絶縁層上に導電層を形成する第1工程
2)前記導電層上に感光性のレジスト層を形成する第2工程
3)前記絶縁層の原点位置を認識する第3工程
4)前記ガラスクロスと平面視で重複する位置にのみ配線パターンが配置されるように形成されたマスクを前記原点位置に対して位置決めし、前記レジスト層上に配置する第4工程
5)前記マスクを介して前記レジスト層を露光し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成する第5工程
本配線基板の設計方法は、以下の各工程を有することを要件とする。
1)配線パターンに隣接する絶縁層の有するガラスクロスに関する情報を取得する第1工程
2)前記絶縁層の原点位置を決定する第2工程
3)前記第1工程で取得した前記情報に基づいて、前記原点位置を基準とする前記ガラスクロスの存在する領域を算出する第3工程
4)前記ガラスクロスの存在する領域を、前記配線パターンを配置できる配線可能領域に決定する第4工程
開示の技術によれば、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を従来よりも低減することが可能な配線基板の製造方法、及び前記配線基板の設計方法を提供することができる。
従来の配線基板の主要部を例示する平面透視図である。 従来の配線基板の主要部を例示する断面図である。 第1の実施の形態に係る配線基板の主要部を例示する平面透視図である。 第1の実施の形態に係る配線基板の主要部を例示する断面図である。 第1の実施の形態に係る配線基板の主要部を例示する斜視透視図である。 第1の実施の形態に係る配線基板と従来の配線基板のSパラメータの挿入損失を例示する図である。 POS信号とNEG信号とのSkewを例示する図である。 4層の配線基板を例示する断面図である。 第1の実施の形態に係る配線基板の設計及び製造に用いる配線設計・製造システムを例示するブロック図である。 図9に示す配線設計支援モジュールの機能ブロック図の例である。 配線基板設計のフローチャートの例である。 配線基板の原点について説明するための図である。 絶縁層を複数の領域に分割して配線パターンを形成する例を示す図である。 配線基板製造のフローチャートの例である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第2の実施の形態に係る配線基板の主要部を例示する平面透視図である。 第2の実施の形態に係る配線基板の主要部を例示する断面図である。 第3の実施の形態に係る半導体装置を例示する断面図である。
以下、図面を参照して、実施の形態の説明を行う。
〈第1の実施の形態〉
図3は、第1の実施の形態に係る配線基板の主要部を例示する平面透視図である。図4は、第1の実施の形態に係る配線基板の主要部を例示する断面図である。図5は、第1の実施の形態に係る配線基板の主要部を例示する斜視透視図である。なお、図3及び図5において、図4に示す配線パターン12及び絶縁樹脂14は省略されている。又、図4は図3のA−A断面を示している。
図3〜図5を参照するに、配線基板10は、プリプレグ層11と、配線パターン12と、配線パターン13とを有する。配線基板10において、配線パターン12はプリプレグ層11の一方の面11aの略全面に形成されており、配線パターン13はプリプレグ層11の他方の面11bに選択的に形成されている。配線パターン13は所定の電気信号が流れる導体であり、配線パターン12は配線パターン13を流れる所定の電気信号の帰路となる導体である。配線パターン12及び13の材料は、導体であれば特に限定はされないが、例えばCu、Al、Au、Ag等を用いることができる。
プリプレグ層11は、絶縁樹脂14とガラスクロス15とを有する。ガラスクロス15は、絶縁樹脂14を含浸している。絶縁樹脂14の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂等を用いることができる。絶縁樹脂14は、シリカ、アルミナ等のフィラーを有していても構わない。
ガラスクロス15は、X軸と平行な方向に間隔Wで並設された幅Wのガラス繊維束16と、Y軸と平行な方向に間隔Wで並設された幅Wのガラス繊維束17とが格子状に平織りされた形態を有する。ガラス繊維束16及び17は、1本が例えば数μm程度のガラス繊維を複数本束ねて例えば数100μm程度の幅にしたものである。空隙部15xは、ガラス繊維束16及び17により形成される隙間を示している。空隙部15xには、絶縁樹脂14が充填されている。
なお、図3〜図5の例では、プリプレグ層11はガラス繊維束16及び17を有するが、プリプレグ層11は必ずしもガラス繊維束16及び17を有する必要はなく、繊維束を有していれば良い。繊維束とは繊維を複数本束ねたものである。繊維束の一例としては、ガラス繊維束の他に、炭素繊維束、ポリエステル繊維束、テトロン繊維束、ナイロン繊維束、アラミド繊維束等を挙げることができる。又、繊維束の織り方は平織りには限定されず、朱子織り、綾織り等であっても構わない。又、繊維束は、90°以外の所定の角度で編み込まれた形態であっても構わない。
配線基板10において、配線パターン13は、プリプレグ層11の他方の面11bの平面視においてガラスクロス15の何れかの部分と重複する位置にのみ形成されており、平面視においてガラスクロス15の空隙部15xと重複する位置には形成されていない。その結果、配線基板10は、従来の配線基板と比較して、配線パターン13に電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を大幅に低減することができる。なお、配線パターン13は、位置ずれ等を考慮し、配線パターン13の幅方向(短手方向)の中心がガラス繊維束16又は17の幅方向(短手方向)の中心と略一致するように配置することが好ましい。なお、平面視とは、対象物を、図3〜図5に示すZ軸の+方向から−方向(又は−方向から+方向)に見ることを言う。
前述のように、縦横のガラス繊維束の方向に対して、平面視で配線パターンを斜めに配置した従来の配線基板では、配線パターンがガラス繊維上に配置される可能性が高くなるものの、ガラス繊維間の空隙上に配置される配線パターンも依然として存在する。そのため、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を十分に低減することができない。
一方、第1の実施の形態に係る配線基板10では、常に配線パターンが平面視においてガラスクロスの何れかの部分と重複する位置にのみ形成される。その結果、配線パターン13が差動信号に対応する配線であるか否かにかかわらず、常に配線パターン13に電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を大幅に低減することが可能となり、常に良好な高周波信号伝送を実現できる。
以下に、第1の実施の形態に係る配線基板と従来の配線基板の特性差について例示する。図6は、第1の実施の形態に係る配線基板と従来の配線基板のSパラメータの挿入損失を例示する図である。図6において、Aは第1の実施の形態に係る配線基板のSパラメータの挿入損失を例示し、Bは従来の配線基板のSパラメータの挿入損失を例示している。なお、図6において、挿入損失は矢印方向に行くほど大きくなる。図6に示すように、第1の実施の形態に係る配線基板は従来の配線基板と比べて、周波数が高くなる程挿入損失を低減する効果が大きくなる。
図7は、POS信号とNEG信号とのSkewを例示する図である。図7(a)は従来の配線基板のSkewを例示し、図7(b)は第1の実施の形態に係る配線基板のSkewを例示している。ここで、Skewとは、差動信号に対応する配線パターンに電圧VL〜電圧VHに立ち上がるパルス信号を入力した際の応答時間のずれである。なお、応答時間のずれは、1/2×(VH−VL)の電圧で規定している。
従来の配線基板では、前述のように差動信号に対応する配線パターンのバランス(POS信号とNEG信号とのバランス)が崩れるため、図7(a)に示すようにSkewが発生する。一方、第1の実施の形態に係る配線基板では、前述のように常に配線パターンが平面視においてガラス繊維束と重複する位置にのみ形成される。その結果、差動信号に対応する配線パターンのバランス(POS信号とNEG信号とのバランス)が崩れることはなく、図7(b)に示すようにSkewは発生しない。なお、図7(b)において、POS信号の波形とNEG信号の波形とは完全に一致している。Skewの発生はコモンモードノイズの生ずる原因等となるため、Skewは発生しない方が好ましい。すなわち、Skewの発生しない第1の実施の形態に係る配線基板は、Skewの発生する従来の配線基板よりも、良好な高周波信号伝送を実現できる。
以上、図3等を参照しながら2層の配線層を有する配線基板10を例にとり第1の実施の形態に係る配線基板について説明したが、第1の実施の形態に係る配線基板は2層には限定されず、n層(nは自然数)であっても構わない。以下に、図8に示す4層の配線基板20Aを例にとり補足説明を行う。図8において、図4と同一部分については同一符号を付し、その説明を省略する場合がある。
図8に示す配線基板20Aは、図4に示す配線基板10上に更にコア層21、配線パターン32、プリプレグ層31、及び配線パターン33が順次積層された構造である。配線パターン32はコア層21上の略全面に形成されており、配線パターン33はプリプレグ層31上に選択的に形成されている。配線パターン33は所定の電気信号が流れる導体であり、配線パターン32は、配線パターン33を流れる所定の電気信号の帰路となる導体である。配線パターン32及び33の材料は、導体であれば特に限定はされないが、例えばCu、Al、Au、Ag等を用いることができる。
コア層21は、絶縁樹脂24と、ガラスクロス25Aとを有する絶縁層である。絶縁樹脂24の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂等を用いることができる。絶縁樹脂24は、シリカ、アルミナ等のフィラーを有していても構わない。
プリプレグ層31は、絶縁樹脂34と、ガラスクロス35とを有する絶縁層である。絶縁樹脂34の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂等を用いることができる。絶縁樹脂34は、シリカ、アルミナ等のフィラーを有していても構わない。
ガラスクロス25Aは、ガラスクロス15と同様に、X軸と平行な方向に所定の間隔で並設された所定の幅のガラス繊維束26Aと、Y軸と平行な方向に所定の間隔で並設された所定の幅のガラス繊維束27Aとが格子状に平織りされた形態を有する。又、ガラスクロス35は、ガラスクロス15と同様に、X軸と平行な方向に所定の間隔で並設された所定の幅のガラス繊維束36と、Y軸と平行な方向に所定の間隔で並設された所定の幅のガラス繊維束37とが格子状に平織りされた形態を有する。ただし、ガラスクロス25Aにおいて、隣接するガラス繊維束27Aの間隔は、隣接するガラス繊維束17の間隔Wとは異なる。
このように、配線パターン13に2つの絶縁層(プリプレグ層11とコア層21)が隣接する場合には、配線パターン13を隣接する2つの絶縁層の有するガラスクロス15及び25Aの何れとも平面視において重複する位置にのみ形成する必要がある。配線パターン13を隣接する2つの絶縁層の有するガラスクロス15及び25Aの何れとも平面視において重複する位置にのみ形成することにより、配線パターン13に電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を低減することができる。
なお、図8において、配線パターン13が隣接する絶縁層の有するガラスクロスの何れとも平面視において重複する位置に形成されているという要件を満足すれば、ガラス繊維束26Aの幅はガラス繊維束16の幅と等しくなくても構わない。又、ガラス繊維束27Aの幅はガラス繊維束17の幅と等しくなくても構わない。
続いて、第1の実施の形態に係る配線基板10において、常に配線パターンを平面視においてガラスクロスと重複する位置にのみ形成する配線基板の設計方法及び製造方法について説明する。始めに、配線基板の設計及び製造に用いる配線設計・製造システムについて説明し、次いで、配線基板の設計方法及び製造方法について説明する。
図9は、第1の実施の形態に係る配線基板の設計及び製造に用いる配線設計・製造システムを例示するブロック図である。図9を参照するに、配線設計・製造システム90は、配線設計装置91と、配線基板製造支援モジュール92と、配線基板製造システム93とを有する。
配線設計装置91は、配線パターンを配線基板の所定の絶縁層上に選択的に配置(レイアウト)するための装置であり、データベース95と、配線設計支援モジュール96とを有する。データベース95は、設計対象となる配線基板の各種情報を格納する機能を有する。各種情報の一例を挙げると、表2に例示する配線基板の有するガラスクロスに関する情報(絶縁層の厚さ、ガラス繊維束の幅や間隔等)や、表3に例示する配線基板の層構造に関する情報等である。なお、表3は8層の配線基板を例示しており、『V/G』は電源又はGNDを示している。
Figure 2011082271
Figure 2011082271
配線設計支援モジュール96は、データベース95から取得する各種情報に基づいて配線設計を行う機能を有する。配線設計支援モジュール96により配線設計された設計データは、配線基板製造システム93に出力される。なお、配線設計とは、回路設計データに対応する配線パターンを、配線基板の所定の絶縁層上に選択的に配置することである。
配線設計支援モジュール96は、例えばCPU、ROM、メインメモリ(図示せず)等を有する。配線設計支援モジュール96の各種機能(後述の図10参照)は、ROM等に記録されたプログラムがメインメモリに読み出されてCPUにより実行されることによって実現される。ここで、ROM等に記録されたプログラムは、後述するステップ201〜206の手順を実行できるプログラムである。ただし、配線設計支援モジュール96の一部又は全部は、ハードウェアにより実現されてもよい。又、配線設計支援モジュール96は、物理的に複数の装置を含んでいてもよい。
配線基板製造支援モジュール92は、配線基板を個片化するための寸法データや、フォトレジスト層を露光するためのデータ等の配線基板製造に必要な製造データを配線基板製造システム93に出力し、配線基板の製造を支援する機能を有する。配線基板製造システム93は、露光装置、アライメント装置、エッチング装置等を含む配線基板を製造するためのシステムである。
配線設計装置91から出力される設計データ、及び配線基板製造支援モジュール92から出力される製造データは、データリンクされて配線基板製造システム93に入力され、配線基板が製造される。
ここで、図10に示す配線設計支援モジュールの機能ブロック図、及び図11に示す配線設計のフローチャートを参照しながら、配線基板の設計方法について具体的に説明する。ここでは、一例として、表3に示す層構造を有する8層の配線基板(便宜上配線基板40とする)において、コア層Aとプリプレグ層Aとの間に配線パターン(第3層)を選択的に配置する場合を例にとり説明する。又、説明に際しては、適宜他の図面を参照する。
始めにステップ201において、情報取得手段96aは、データベース95から表2に例示する配線基板40の有するガラスクロスに関する情報、及び表3に例示する配線基板40の層構造に関する情報を取得する(S201)。
次いでステップ202において、情報取得手段96aは、ステップ201で取得した情報の中から、配線設計すべき配線パターン(ここでは、第3層)に隣接する絶縁層(ここでは、コア層A及びプリプレグ層A)の情報を抽出する(S202)。
次いでステップ203において、原点位置決定手段96bは、コア層Aの原版(所定の寸法に切断される前のコア層A)及びプリプレグ層Aの原版(所定の寸法に切断される前のプリプレグ層A)において、原点位置を決定する(S203)。原点位置は任意の位置として構わないが、図12に示すように、ガラスクロスの交点(ガラス繊維束43とガラス繊維束44が形成する空隙部45xの一つの頂点)を原点位置Rとすることができる。
なお、図12において、41はコア層Aの原版を、42は切断後にコア層Aとなる領域を、43はX軸と平行な方向に並設されているガラス繊維束を、44はY軸と平行な方向に並設されているガラス繊維束を、Rは原点位置を示している。又、Wはガラス繊維束43の幅を、Wはガラス繊維束43の間隔を、Wはガラス繊維束44の幅を、Wはガラス繊維束44の間隔を示している。プリプレグ層Aの原点位置もコア層Aの原点位置Rと同様の位置に決定する。
ただし、原点位置Rは図12に例示する位置には限定されず、例えばガラス繊維束43とガラス繊維束44が形成する空隙部45xの他の頂点や、ガラス繊維束43とガラス繊維束44が平面視において重複する領域の中心点を原点位置Rとしても構わない。なお、以下の説明は、図12の例に基づいて行う。
図11に戻り、ステップ204において、繊維束位置算出手段96cは、ステップ202で抽出した情報、及びステップ203で決定した原点位置に基づいて、配線設計すべき配線パターン(ここでは、第3層)に隣接する絶縁層の一方(ここでは、コア層A)について、原点位置を基準としてガラスクロス(ガラス繊維束43及び44)の存在する領域を算出する(S204)。なお、ここでは、ガラス繊維束の幅方向の中央の位置を算出する。ガラス繊維束の幅方向の中央の位置とステップ202で抽出したガラス繊維束の幅等の情報からガラスクロスの存在する領域を算出することができる。
原点位置を基準とするガラス繊維束43の幅方向の中央の位置は、W/2+W
m×(W+W)・・・(式1)により算出することができる。ここで、mは0以上の整数である。表2に例示した具体的数値を式1に代入すると、W/2+W+m×(W+W)=400/2+150+m×(400+150)=350+m×550となる。すなわち、ガラス繊維束43の幅方向の中央の位置は、原点位置RからY−方向(紙面下方向)に350μm、900μm、1450μm・・・の位置であると算出される。
又、原点位置を基準とするガラス繊維束44の幅方向の中央の位置は、W/2+W+m×(W+W)・・・(式2)により算出することができる。ここで、mは0以上の整数である。表2に例示した具体的数値を式2に代入すると、W/2+W+m×(W+W)=350/2+100+m×(350+100)=275+m×450となる。すなわち、ガラス繊維束44の幅方向の中央の位置は、原点位置RからX+方向(紙面右方向)に275μm、725μm、1175μm・・・の位置であると算出される。
次いで、ステップ205において、繊維束位置算出手段96cは、ステップ202で抽出した情報、及びステップ203で決定した原点位置に基づいて、配線設計すべき配線パターン(ここでは、第3層)に隣接する絶縁層の他方(ここでは、プリプレグ層A)について、原点位置を基準とするガラスクロスの存在する領域を算出する(S205)。表2の例では、コア層Aとプリプレグ層Aとで、幅W及びW、間隔W及びWが全て一致しているため、ステップ204と同様の結果が算出される。
次いで、ステップ206において、配線パターンの配線可能領域を決定する(S206)。配線可能領域とは、配線パターンが隣接する一方の絶縁層の有するガラスクロスと、配線パターンが隣接する他方の絶縁層の有するガラスクロスとが平面視において重複する領域である。表2の例では、コア層Aとプリプレグ層Aとで、幅W及びW、間隔W及びWが全て一致しているため、ステップ204及び205で算出したガラス繊維束の幅方向の中央の位置とステップ202で抽出した幅W及びWの情報から配線可能領域を算出することができる。
なお、配線パターンに隣接する一方の絶縁層の有するガラス繊維束の幅と間隔と、配線パターンに隣接する他方の絶縁層の有するガラス繊維束の幅と間隔とが一致していない場合には、以下のようにすればよい。すなわち、ステップ204において、配線パターンに隣接する一方の絶縁層について、原点位置を基準とするガラス繊維束の位置を算出する。同様に、ステップ205において、配線パターンに隣接する他方の絶縁層について、原点位置を基準とするガラス繊維束の位置を算出する。そして、配線パターンに隣接する一方の絶縁層の原点位置を配線パターンに隣接する他方の絶縁層の原点位置と一致するように一方の絶縁層と他方の絶縁層とを積層し、一方の絶縁層におけるガラスクロスと他方の絶縁層におけるガラスクロスとが平面視で重複する領域(双方の絶縁層におけるガラスクロスの存在する領域の共通部分)を配線可能領域に決定すればよい。
以上のようにして決定された配線可能領域の任意の部分に、配線パターンをレイアウトすることが可能である。
なお、配線パターンに隣接する絶縁層が1層しかない場合には、ステップ205は不要である。又、3層以上の絶縁層を積層する場合には、適宜ステップ201から206を繰り返せばよい。
このように、ステップ201〜206により配線可能領域を算出することで、コア層Aの有するガラスクロス(ガラス繊維束43又は44)と、プリプレグ層Aの有するガラスクロスとが平面視において重複する領域にのみ配線パターン(第3層)をレイアウトすることが可能となる。その結果、配線パターン(第3層)に電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を従来よりも低減することができる。
なお、コア層A及びプリプレグ層Aを複数の領域に分割し、分割した複数の領域の中から選択した一部の領域のみにおいて、配線パターン(第3層)をコア層Aの有するガラスクロス(ガラス繊維束43又は44)と、プリプレグ層Aの有するガラスクロスとが平面視において重複する領域にのみ配置しても構わない。一例を挙げれば、図13のように、コア層A42を、2つの領域42a及び42bに分割する。同様にプリプレグ層A(図示せず)の図13に対応する部分を、2つの領域に分割する。ここで、領域42aは高周波(5GHz以上)の信号に対応する配線パターンが配置される領域、領域42bは領域42aよりも低周波の信号に対応する配線パターンが配置される領域とする。ここで、低周波の信号とは、挿入損失等が問題とならない程度の周波数の信号である。なお、コア層A42を必ずしも矩形の領域に分割する必要はなく、任意の形状の領域に分割して構わない。
領域42aにおいて、配線パターン(第3層)47aをコア層Aの有するガラスクロス(ガラス繊維束43又は44)と、プリプレグ層Aの有するガラスクロスとが平面視において重複する領域にのみ配置する。しかし、領域42bにおいては、そのような条件は設けずにガラスクロスの位置に依存しない任意の位置に配線パターン(第3層)47aを配置して構わない。
このように、コア層A及びプリプレグ層Aを複数の領域に分割し、分割した複数の領域の中から選択した一部の領域において、配線パターン(第3層)をコア層Aの有するガラスクロスと、プリプレグ層Aの有するガラスクロスとが平面視において重複する領域にのみ配置する。そして、その他の領域において、配線パターン(第3層)をコア層A及びプリプレグ層Aの有するガラスクロスの位置に依存しない任意の位置に配置する。その結果、挿入損失等が問題とならない低周波の信号に対応する配線パターンは、ガラスクロスの位置に依存しない任意の位置に配置できるため、配線設計の自由度を向上することができる。
続いて、図14に示す配線基板製造のフローチャート、及び図15〜図20に示す第1の実施の形態に係る配線基板の製造工程を例示する図を参照しながら、配線基板の製造方法について具体的に説明する。配線基板は、露光装置、アライメント装置、エッチング装置等を含む配線基板製造システム93を用いて製造することができる。なお、図15〜図20では、配線パターン(第3層)47aの下側に隣接する絶縁層としてコア層A42、上側に隣接する絶縁層としてプリプレグ層A52を例に説明する。
始めにステップ301において、各絶縁層(全てのコア層及び全てのプリプレグ層)において、ガラスクロスの存在する領域を認識する(S301)。具体的には、X線を照射可能な座標測定機を用意し、各絶縁層にX線を照射して各絶縁層の有するガラスクロスを画像認識し、設計段階で決定した原点位置Rに対するガラスクロスの全交点(図15の全ての点X)の座標を計測する。原点位置Rに対するガラスクロスの全交点の座標を計測することにより、各絶縁層においてガラスクロスの存在する領域を認識することができる。
次いでステップ302において、配線パターンを、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に形成可能か否かを判断する(S302)。
具体的には、図16に示すように、配線パターン(第3層)47aの設計情報(原点位置Rを基準とする配線パターン(第3層)47aの配置位置に関する設計情報)と、ステップ301で認識した原点位置Rに対するガラスクロスの存在する領域の情報を比較することにより、配線パターン(第3層)47aが上側に隣接する絶縁層であるプリプレグ層A52の有するガラスクロス(ガラス繊維束53及び54)の何れかの部分と平面視において重複する位置にあるか否かを判断する。図16の例では破線Cの部分が、ガラスクロス(ガラス繊維束54)と平面視において完全に重複する位置にない。
なお、図16において、51はプリプレグ層Aの原版を、52は切断後にプリプレグ層Aとなる領域を、53はX軸と平行な方向に並設されているガラス繊維束を、54はY軸と平行な方向に並設されているガラス繊維束を、55xはガラス繊維束53とガラス繊維束54が形成する空隙部、Rは原点位置を示している。
続いて、図17に示すように、配線パターン(第3層)47aの設計情報(原点位置Rを基準とする配線パターン(第3層)47aの配置位置に関する設計情報)と、ステップ301で認識した原点位置に対するガラスクロスの存在する領域の情報を比較することにより、配線パターン(第3層)47aが下側に隣接する絶縁層であるコア層A42の有するガラスクロス(ガラス繊維束43及び44)の何れかの部分と平面視において重複する位置にあるか否かを判断する。図17の例では配線パターン(第3層)47aの全ての部分が、ガラスクロスの何れかの部分と平面視において完全に重複する位置にある。
更に、図18に示すように、配線パターンの上下に隣接する絶縁層の有するガラスクロスの位置情報の論理積(and)をとり、配線パターンに上下に隣接する絶縁層の有するガラスクロスから外れる部分があるか否かを確認する。図18の例では破線Cの部分が、下側に隣接する絶縁層であるコア層A42の有するガラスクロス(ガラス繊維束44)と平面視において重複する位置にあるが、上側に隣接する絶縁層であるプリプレグ層A52の有するガラスクロス(ガラス繊維束53及び54)とは平面視において重複する位置にないことが確認できる。
配線パターンは、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に形成されるように設計されている。従って、理想的には、配線パターンは、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に形成されるはずである。しかしながら、コア層やプリプレグ層の製造ばらつき等により、ガラスクロスの存在する位置が設計位置からずれている場合があり得る。そこで、ステップ301及び302を設け、配線パターンが実際に使用するコア層やプリプレグ層の有するガラスクロスの存在する位置に形成可能か否かを判断している。
ステップ302において、形成可能であると判断した場合(Yesの場合)には、ステップ306に移行する。ステップ306では、配線パターンを形成する(S306)。ここでは、図19を参照しながら、配線パターン(第3層)47aを、下側に隣接する絶縁層であるコア層A(原版)41と上側に隣接する絶縁層であるプリプレグ層A(原版)51との間に形成する場合を例に説明する。
始めに図19(a)に示すように、コア層A(原版)41を準備し、準備したコア層A(原版)41の一方の面に導電層である金属箔47を接着する。図19(a)において、46は絶縁樹脂である。絶縁樹脂46の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂等を用いることができる。絶縁樹脂46は、シリカ、アルミナ等のフィラーを有していても構わない。金属箔47は、導体であれば特に限定はされないが、例えばCu箔、Al箔、Au箔、Ag箔等を用いることができる。金属箔47は、最終的に配線パターン(第3層)47aとなるものである。金属箔47の厚さは特に限定されないが、例えば18μmとすることができる。次いで図19(b)に示すように、金属箔47を覆うように感光性のレジスト層48を形成する。レジスト層48としては、例えば感光性樹脂組成物等を用いることができる。
次いで、配線パターン(第3層)47aを形成するためのマスク(図示せず)を準備する。準備するマスクは、図11のステップ201〜206により算出された配線可能領域に配置されるように設計された配線パターンを作製するためのものであり、原点位置に対応する位置に位置決めマークが付いている。そして、図19(b)に示す構造体にX線を照射して原点位置Rを認識し、認識した原点位置Rと準備したマスクの位置決めマークとが所定の位置関係になるように図19(b)に示す構造体上にマスクを配置する。そして、マスクを介してレジスト層48を露光、現像し、図19(c)に示すように、配線パターン(第3層)47aの形成位置に対応する部分の金属箔47上にレジスト層48aを形成する。
次いで図19(d)に示すように、レジスト層48aをマスクとして金属箔47をエッチングした後、レジスト層48aを除去し、配線パターン(第3層)47aを形成する。次いで図19(e)に示すように、コア層A(原版)41上に配線パターン(第3層)47aを覆うようにプリプレグ層A(原版)51を積層する。この際、コア層A(原版)41及びプリプレグ層A(原版)51にX線を照射し、プリプレグ層A(原版)51の原点位置がコア層A(原版)41の原点位置と一致するように、コア層A(原版)41に対するプリプレグ層A(原版)51の位置を調整してから積層する。
このようにして、コア層A(原版)41の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、プリプレグ層A(原版)51の有するガラスクロスの何れかの部分と平面視において重複する位置にのみ配線パターン(第3層)47aが形成される。その結果、配線パターン(第3層)47aに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を従来よりも低減することができる。
なお、図19ではサブトラクティブ法により配線パターンを形成する例を示したが、配線パターンはサブトラクティブ法以外の種々の配線パターン形成方法により形成しても構わない。種々の配線パターン形成方法の一例を挙げれば、セミアディティブ法やエアロゾルデポジション法が如くである。
図14に戻り、ステップ302において、形成可能でないと判断した場合(Noの場合)には、ステップ303に移行する。ステップ303では、配線パターンを、隣接する配線パターンのピッチを変更しないで、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に移動可能か否かを判断する(S303)具体的には、配線パターンの設計情報(原点位置を基準とする配線パターンの配置位置に関する設計情報)と、ステップ301で認識した原点位置に対するガラスクロスの存在する領域の情報を比較することにより判断する。ステップ303において、移動可能であると判断した場合(Yesの場合)には、ステップ304に移行する。
ステップ304では、配線パターンが、隣接する配線パターンのピッチを変更しないで、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に形成されるようにマスク作製用のデータを微調整し、マスクを作製する。具体的には、図18の例の破線Cの部分も含めた全配線パターン(第3層)47aが上側に隣接する絶縁層であるプリプレグ層A52の有するガラスクロス(ガラス繊維束53及び54)の何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層であるコア層A42の有するガラスクロス(ガラス繊維束43及び44)の何れかの部分と平面視において重複する位置に形成されるように配線パターン(第3層)47aの一部を隣接する配線パターンのピッチを変更しないで移動する(図20の破線Dの部分を参照)。そして、移動後の配線パターン(第3層)47aの設計データに基づいてマスク作製用のデータを微調整し、マスクを作製する。そして、作製したマスクを用いて、既に説明したステップ306の工程を実行する。
ステップ303において、移動可能でないと判断した場合(Noの場合)には、ステップ305に移行する。ステップ305では、配線パターンが、上側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかの部分と平面視において重複する位置に形成されるように、隣接する配線パターンのピッチを変更する(S305)。この際、あらかじめ設定された許容範囲内で、かつ、変更する量が最小となるように、隣接する配線パターンのピッチを変更する。そして、ピッチを変更した後の配線パターン(第3層)47aの設計データに基づいてマスク作製用のデータを微調整し、マスクを作製する。そして、作製したマスクを用いて、既に説明したステップ306の工程を実行する。
ステップ306の工程を実行した後、更に配線パターンと絶縁層とを積層する(S307)。そして、ステップ308では、全ての配線パターンと絶縁層との積層が完了したか否かを判断する(S308)。ステップ308において、完了したと判断した場合(Yesの場合)には、配線基板の製造は終了する。ステップ308において、完了していないと判断した場合(Noの場合)には、ステップ302に戻り、既に説明した工程を繰り返す。
このようにして、配線パターンを、隣接する一方の絶縁層の有するガラスクロスと、隣接する他方の絶縁層の有するガラスクロスとが平面視において重複する領域にのみ形成することができる。
なお、ステップ305において配線パターンのピッチを変更しても、配線パターンが、上側に隣接する絶縁層の有するガラスクロスの何れかと平面視において重複する位置で、かつ、下側に隣接する絶縁層の有するガラスクロスの何れかと平面視において重複する位置に形成されないことも考えられる。この場合には、差動配線パターンの2本の各パターンを同程度にガラスクロスを外れるような位置に形成することにより、スキューを最小化することができる。
又、コア層やプリプレグ層におけるガラスクロスの存在する位置の製造ばらつき(製造誤差)を考慮しても、十分な設計マージンがあり、常にガラスクロス上に配線パターンを形成可能であると判断できる場合もある。この場合には、配線パターンの移動を行わずに、配線パターンを隣接する一方の絶縁層の有するガラスクロスと隣接する他方の絶縁層の有するガラスクロスとが平面視において重複する領域にのみ形成可能であるため、図14のステップ301〜305を省略することができる。すなわち、ステップ306において、図19(b)に示す構造体にX線を照射して原点位置Rを認識し、認識した原点位置Rと準備したマスクの位置決めマークとが所定の位置関係になるように図19(b)に示す構造体上にマスクを配置する等の処理のみを実行することにより、配線パターンを、隣接する一方の絶縁層の有するガラスクロスと、隣接する他方の絶縁層の有するガラスクロスとが平面視において重複する領域にのみ形成することができる。これは、大変量産性に優れた方法である。
以上のように、第1の実施の形態によれば、コア層やプリプレグ層においてガラスクロスの存在する位置に製造ばらつき(製造誤差)があっても、配線パターンを隣接する一方の絶縁層の有するガラスクロスと、隣接する他方の絶縁層の有するガラスクロスとが平面視において重複する領域にのみ形成することが可能となる。その結果、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を従来よりも低減することができる。
従って、インピーダンス変動、伝搬遅延時間変動、及び挿入損失を従来よりも低減するために、配線パターン長を制限したり配線パターン幅を可変させたりすることなく良好な高周波信号伝送を実現できる。特に伝送周波数が高くなる程インピーダンス変動、伝搬遅延時間変動、及び挿入損失を低減する効果が大きくなるため、例えば100GBit・Ethernet(登録商標)等の20Gbpsを超えるような高周波信号伝送において効果は絶大である。
〈第2の実施の形態〉
図21は、第2の実施の形態に係る配線基板の主要部を例示する平面透視図である。図22は、第2の実施の形態に係る配線基板の主要部を例示する断面図である。なお、図21において、図22に示す配線パターン12及び絶縁樹脂14は省略されている。又、図22は図21のC−C断面を示している。図21及び図22において、図3〜図5と同一部分については同一符号を付し、その説明を省略する場合がある。
図21及び図22を参照するに、配線基板50は、第1の実施の形態に係る配線基板10における配線パターン13が配線パターン63に置換された以外は、配線基板10と同一の構造である。以下、配線基板50について、配線基板10と同一の構造の部分についてはその説明を省略し、配線基板10と異なる点についてのみ説明する。
配線基板50において、個々の配線パターン63を便宜上配線パターン63a及び63bと称する。配線パターン63a及び63bは、差動信号に対応した並走する配線パターンである。又、配線パターン63a及び63bは、プリプレグ層11の他方の面11bの平面視においてガラスクロス15の何れかの部分と重複する位置にのみ形成されており、平面視においてガラスクロス15の空隙部15xと重複する位置には形成されていない。更に、配線パターン63a及び63bは、必ず1本のガラス繊維束16又は17を飛ばして配置されている。すなわち、配線パターン63a及び63bは、配線パターン63a及び63bと交差するガラス繊維束16又は17との距離(Z方向の距離)が同一になる位置に形成されている。例えば、図22において、配線パターン63aと(配線パターン63aと交差する)ガラス繊維束16との距離Lは、配線パターン63bと(配線パターン63bと交差する)ガラス繊維束16との距離Lと同一である。
以上のように、第2の実施の形態によれば、差動信号に対応した並走する配線パターンを、絶縁層の平面視においてガラスクロスの何れかの部分と重複する位置にのみ形成する。かつ、差動信号に対応した並走する配線パターンを、前記差動信号に対応した並走する配線パターンと交差する方向に配置されたガラス繊維束との距離(Z方向の距離)が同一になる位置にのみ形成する。これにより、前記並走する配線パターンのそれぞれが、前記並走する配線パターンと平行に配置されているガラス繊維束と同一距離、かつ、前記並走する配線パターンと交差する方向に配置されているガラス繊維束と同一距離となる。その結果、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失を第1の実施の形態よりも更に低減することができる。
なお、差動信号に対応した並走する配線パターンを、1本ではなく奇数本のガラス繊維束を飛ばして配置しても、同様の効果を奏する。
〈第3の実施の形態〉
第3の実施の形態では、配線基板に半導体チップを搭載した半導体装置を例示する。第3の実施の形態において、第1及び第2の実施の形態と共通する部分についてはその説明を省略し、第1及び第2の実施の形態と異なる部分を中心に説明する。
図23は、第3の実施の形態に係る半導体装置を例示する断面図である。図23において、図8と同一部分については同一符号を付し、その説明を省略する場合がある。図23を参照するに、半導体装置60は、配線基板20Dと、半導体チップ70と、接続部80とを有する。配線基板20Dは、図8に示す配線基板20Aに開口部38xを有するソルダレジスト層38が形成された配線基板である。開口部38xからは、配線パターン33の一部が露出している。
半導体チップ70は、例えばシリコン等の半導体基板に拡散層、絶縁層、ビア、配線、電極パッドなどを有する半導体集積回路(図示せず)が形成されたものである。半導体チップ70の電極パッド71は、接続部80を介して、配線基板20Dの開口部38xから露出している配線パターン33と電気的に接続されている。接続部80としては、例えばAuバンプ、はんだバンプ等を用いることができる。なお、半導体チップ70と配線基板20Dとの間に、アンダーフィル樹脂を充填しても構わない。
以上のように、第3の実施の形態によれば、配線パターンに電流が流れる際に生じるインピーダンス変動、伝搬遅延時間変動、及び挿入損失が従来よりも低減された配線基板上に半導体チップを実装した半導体装置を実現することができる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
以上の第1の実施の形態〜第3の実施の形態を含む実施の形態に関し、更に以下の付記を開示する。
(付記1)
ガラスクロスを有する絶縁層上に導電層を形成する第1工程と、
前記導電層上に感光性のレジスト層を形成する第2工程と、
前記絶縁層の原点位置を認識する第3工程と、
前記ガラスクロスと平面視で重複する位置にのみ配線パターンが配置されるように形成されたマスクを前記原点位置に対して位置決めし、前記レジスト層上に配置する第4工程と、
前記マスクを介して前記レジスト層を露光し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成する第5工程と、を有する配線基板の製造方法。
(付記2)
前記絶縁層上に前記配線パターンを覆うように、ガラスクロスを有する他の絶縁層を積層する第6工程を更に有し、
前記第6工程において、前記絶縁層及び前記他の絶縁層のそれぞれの原点位置を認識し、前記他の絶縁層の原点位置が前記絶縁層の原点位置と一致するように前記他の絶縁層を前記絶縁層上に積層し、
前記配線パターンは、前記絶縁層の有する前記ガラスクロス及び前記他の絶縁層の有する前記ガラスクロスの何れとも平面視で重複する位置にのみ形成する付記1記載の配線基板の製造方法。
(付記3)
前記原点位置は、前記絶縁層又は前記他の絶縁層にX線を照射することにより認識する付記1又は2記載の配線基板の製造方法。
(付記4)
前記第1工程よりも前に、前記絶縁層において前記原点位置を基準とする前記ガラスクロスの存在する位置の座標を計測し、前記座標に基づいて前記ガラスクロスの存在する領域を認識する第7工程と、
前記原点位置を基準とする前記配線パターンの配置位置に関する設計情報を取得する第8工程と、
前記第7工程で計測した前記ガラスクロスの存在する領域及び前記第8工程で取得した前記配線パターンの配置位置に関する設計情報に基づいて、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができるか否かを判断する第9工程と、を更に有する付記)乃至3の何れか一に記載の配線基板の製造方法。
(付記5)
第7工程において、前記ガラスクロスの存在する領域の認識は、前記絶縁層にX線を照射して前記ガラスクロスを画像認識し、前記ガラスクロスの交点の全座標を計測することにより行う付記4記載の配線基板の製造方法。
(付記6)
前記第9工程で前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合には、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成できるように前記設計情報の一部を修正し、前記修正した設計情報に基づいて前記第4工程及び前記第5工程で使用する前記マスクを作製する付記4又は5記載の配線基板の製造方法。
(付記7)
前記第9工程で前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができると判断した場合には、前記第1工程から前記第5工程を含む工程を実行する付記4又は5記載の配線基板の製造方法。
(付記8)
前記配線パターンが差動信号に対応した並走する配線パターンを含む場合には、
前記第9工程で前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合に、前記第7工程で認識した前記ガラスクロスの存在する領域及び前記第8工程で取得した前記配線パターンの配置位置に関する設計情報に基づいて、前記並走する配線パターンのピッチを変更せずに前記並走する配線パターンを移動し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができるか否かを判断する第10工程を更に有する付記4乃至6の何れか一に記載の配線基板の製造方法。
(付記9)
前記第10工程で前記並走する配線パターンのピッチを変更せずに前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合には、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成できるように前記並走する配線パターンのピッチを変更して前記設計情報の一部を修正し、前記修正した設計情報に基づいて前記第4工程及び前記第5工程で使用する前記マスクを作製する付記8記載の配線基板の製造方法。
(付記10)
前記第10工程で前記並走する配線パターンのピッチを変更せずに前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができると判断した場合には、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成できるように前記並走する配線パターンのピッチを変更せずに前記設計情報の一部を修正し、前記修正した設計情報に基づいて前記第4工程及び前記第5工程で使用する前記マスクを作製する付記8記載の配線基板の製造方法。
(付記11)
前記ピッチの変更は、予め設定された許容範囲内で、変更する量が最小になるように行う付記9記載の配線基板の製造方法。
(付記12)
配線パターンに隣接する絶縁層の有するガラスクロスに関する情報を取得する第1工程と、
前記絶縁層の原点位置を決定する第2工程と、
前記第1工程で取得した前記情報に基づいて、前記原点位置を基準とする前記ガラスクロスの存在する領域を算出する第3工程と、
前記ガラスクロスの存在する領域を、前記配線パターンを配置できる配線可能領域に決定する第4工程と、を有する配線基板の設計方法。
(付記13)
前記配線パターンに隣接する他の絶縁層の有するガラスクロスに関する情報を取得する第5工程と、
前記他の絶縁層の原点位置を決定する第6工程と、
前記第5工程で取得した前記情報に基づいて、前記原点位置を基準とする前記ガラスクロスの存在する領域を算出する第7工程と、を更に有し、
前記第4工程では、前記他の絶縁層の原点位置を前記絶縁層の原点位置と一致するように前記他の絶縁層を前記絶縁層上に積層したときに、前記他の絶縁層における前記ガラスクロスと、前記絶縁層における前記ガラスクロスとが平面視で重複する領域を、前記配線パターンを配置できる配線可能領域に決定する付記12記載の配線基板の設計方法。
(付記14)
前記ガラスクロスに関する情報は、前記ガラスクロスの幅及び隣接する前記ガラスクロスの間隔に関する情報である付記12又は13記載の配線基板の設計方法。
10、20A、20D、50、100 配線基板
11、31 プリプレグ層
11a プリプレグ層11の一方の面
11b プリプレグ層11の他方の面
12、13、13B、32、33、47a、63、63a、63b、130、130a、130b、130c、130d 配線パターン
14、24、34、46 絶縁樹脂
15、25A、35 ガラスクロス
15x、45x、55x 空隙部
16、17、26A、27A、36、37、43、44、53、54 ガラス繊維束
21 コア層
38 ソルダレジスト層
38x 開口部
41 コア層A(原版)
42 切断後にコア層Aとなる領域
42a、42b 領域
47 金属箔
48、48a レジスト層
51 プリプレグ層A(原版)
52 切断後にプリプレグ層Aとなる領域
60 半導体装置
70 半導体チップ
71 電極パッド
80 接続部
90 配線設計・製造システム
91 配線設計装置
92 配線基板製造支援モジュール
93 配線基板製造システム
95 データベース
96 配線設計支援モジュール
96a 情報取得手段
96b 原点位置決定手段
96c 繊維束位置算出手段
96d 差動配線ピッチ算出手段
96e 配線パターン配置手段
、L 距離
R 原点位置
、W
、W 間隔

Claims (8)

  1. ガラスクロスを有する絶縁層上に導電層を形成する第1工程と、
    前記導電層上に感光性のレジスト層を形成する第2工程と、
    前記絶縁層の原点位置を認識する第3工程と、
    前記ガラスクロスと平面視で重複する位置にのみ配線パターンが配置されるように形成されたマスクを前記原点位置に対して位置決めし、前記レジスト層上に配置する第4工程と、
    前記マスクを介して前記レジスト層を露光し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成する第5工程と、を有する配線基板の製造方法。
  2. 前記絶縁層上に前記配線パターンを覆うように、ガラスクロスを有する他の絶縁層を積層する第6工程を更に有し、
    前記第6工程において、前記絶縁層及び前記他の絶縁層のそれぞれの原点位置を認識し、前記他の絶縁層の原点位置が前記絶縁層の原点位置と一致するように前記他の絶縁層を前記絶縁層上に積層し、
    前記配線パターンは、前記絶縁層の有する前記ガラスクロス及び前記他の絶縁層の有する前記ガラスクロスの何れとも平面視で重複する位置にのみ形成する請求項1記載の配線基板の製造方法。
  3. 前記第1工程よりも前に、前記絶縁層において前記原点位置を基準とする前記ガラスクロスの存在する位置の座標を計測し、前記座標に基づいて前記ガラスクロスの存在する領域を認識する第7工程と、
    前記原点位置を基準とする前記配線パターンの配置位置に関する設計情報を取得する第8工程と、
    前記第7工程で計測した前記ガラスクロスの存在する領域及び前記第8工程で取得した前記配線パターンの配置位置に関する設計情報に基づいて、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができるか否かを判断する第9工程と、を更に有する請求項1又は2記載の配線基板の製造方法。
  4. 前記第9工程で前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合には、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成できるように前記設計情報の一部を修正し、前記修正した設計情報に基づいて前記第4工程及び前記第5工程で使用する前記マスクを作製する請求項3記載の配線基板の製造方法。
  5. 前記配線パターンが差動信号に対応した並走する配線パターンを含む場合には、
    前記第9工程で前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合に、前記第7工程で認識した前記ガラスクロスの存在する領域及び前記第8工程で取得した前記配線パターンの配置位置に関する設計情報に基づいて、前記並走する配線パターンのピッチを変更せずに前記並走する配線パターンを移動し、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができるか否かを判断する第10工程を更に有する請求項請求項4又は5記載の配線基板の製造方法。
  6. 前記第10工程で前記並走する配線パターンのピッチを変更せずに前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成することができないと判断した場合には、前記ガラスクロスと平面視で重複する位置にのみ前記配線パターンを形成できるように前記並走する配線パターンのピッチを変更して前記設計情報の一部を修正し、前記修正した設計情報に基づいて前記第4工程及び前記第5工程で使用する前記マスクを作製する請求項5記載の配線基板の製造方法。
  7. 配線パターンに隣接する絶縁層の有するガラスクロスに関する情報を取得する第1工程と、
    前記絶縁層の原点位置を決定する第2工程と、
    前記第1工程で取得した前記情報に基づいて、前記原点位置を基準とする前記ガラスクロスの存在する領域を算出する第3工程と、
    前記ガラスクロスの存在する領域を、前記配線パターンを配置できる配線可能領域に決定する第4工程と、を有する配線基板の設計方法。
  8. 前記配線パターンに隣接する他の絶縁層の有するガラスクロスに関する情報を取得する第5工程と、
    前記他の絶縁層の原点位置を決定する第6工程と、
    前記第5工程で取得した前記情報に基づいて、前記原点位置を基準とする前記ガラスクロスの存在する領域を算出する第7工程と、を更に有し、
    前記第4工程では、前記他の絶縁層の原点位置を前記絶縁層の原点位置と一致するように前記他の絶縁層を前記絶縁層上に積層したときに、前記他の絶縁層における前記ガラスクロスと、前記絶縁層における前記ガラスクロスとが平面視で重複する領域を、前記配線パターンを配置できる配線可能領域に決定する請求項7記載の配線基板の設計方法。
JP2009231856A 2009-10-05 2009-10-05 配線基板の製造方法及び配線基板の設計方法 Expired - Fee Related JP5476906B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009231856A JP5476906B2 (ja) 2009-10-05 2009-10-05 配線基板の製造方法及び配線基板の設計方法
TW099129462A TWI429355B (zh) 2009-10-05 2010-09-01 配線基板的製造方法及配線基板的設計方法
CN201010292721.6A CN102036482B (zh) 2009-10-05 2010-09-20 布线基板的制造方法以及布线基板的设计方法
US12/897,006 US8286343B2 (en) 2009-10-05 2010-10-04 Method of manufacturing a wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009231856A JP5476906B2 (ja) 2009-10-05 2009-10-05 配線基板の製造方法及び配線基板の設計方法

Publications (2)

Publication Number Publication Date
JP2011082271A true JP2011082271A (ja) 2011-04-21
JP5476906B2 JP5476906B2 (ja) 2014-04-23

Family

ID=43822049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009231856A Expired - Fee Related JP5476906B2 (ja) 2009-10-05 2009-10-05 配線基板の製造方法及び配線基板の設計方法

Country Status (4)

Country Link
US (1) US8286343B2 (ja)
JP (1) JP5476906B2 (ja)
CN (1) CN102036482B (ja)
TW (1) TWI429355B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013200850A (ja) * 2012-03-26 2013-10-03 Fujitsu Ltd 設計支援プログラム、設計支援方法、設計支援装置および製造方法
JP2014130860A (ja) * 2012-12-28 2014-07-10 Fujitsu Ltd 多層回路基板及び電子装置
JP2014229071A (ja) * 2013-05-22 2014-12-08 富士通株式会社 シミュレーション方法、シミュレーション装置及びシミュレーションプログラム
JP2016115753A (ja) * 2014-12-12 2016-06-23 富士通株式会社 プリント基板及び電子装置
WO2016117320A1 (ja) * 2015-01-21 2016-07-28 日本電気株式会社 配線基板およびその設計方法
JPWO2017090181A1 (ja) * 2015-11-27 2018-09-06 富士通株式会社 回路基板及び電子装置
JP2019158542A (ja) * 2018-03-13 2019-09-19 古河電気工業株式会社 レーダ装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159649B2 (en) * 2011-12-20 2015-10-13 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
JP6033110B2 (ja) * 2013-02-14 2016-11-30 オリンパス株式会社 固体撮像装置および撮像装置
WO2014174827A1 (ja) * 2013-04-26 2014-10-30 株式会社デンソー 多層基板、多層基板を用いた電子装置、多層基板の製造方法、基板、および基板を用いた電子装置
TWI505119B (zh) * 2014-07-02 2015-10-21 Wistron Neweb Corp 電路佈局裝置以及電路佈局方法
CN105704931B (zh) * 2014-11-28 2021-01-22 中兴通讯股份有限公司 一种差分信号线的布线方法和pcb板
CN107613635B (zh) * 2016-07-12 2019-11-05 欣兴电子股份有限公司 线路板及其制作方法
US20180228023A1 (en) * 2017-02-09 2018-08-09 International Business Machines Corporation Angled fiberglass cloth weaves
CN107315878A (zh) * 2017-06-29 2017-11-03 郑州云海信息技术有限公司 一种提高信号SI质量的Layout布线结构及布线方法
CN110941156B (zh) * 2018-09-25 2023-08-25 富士胶片商业创新有限公司 图像形成装置及基板
JP2023000823A (ja) * 2021-06-18 2023-01-04 キオクシア株式会社 プリント基板及び電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174644A (ja) * 1997-06-24 1999-03-16 Advantest Corp 多層プリント配線基板及びその自動配線方法
JPH11112142A (ja) * 1997-10-01 1999-04-23 Kyocera Corp 多層配線基板
JP2002223072A (ja) * 2001-01-24 2002-08-09 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法およびその製造装置
JP2009164416A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd プリント配線板およびプリント基板ユニット

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1009205B1 (en) * 1997-06-06 2008-09-03 Ibiden Co., Ltd. Single-sided circuit board and method for manufacturing the same
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
WO2003083543A1 (fr) * 2002-04-01 2003-10-09 Ibiden Co., Ltd. Substrat support de puce a circuit integre, procede de fabrication de substrat support de puce a circuit integre, dispositif de communication optique et procede de fabrication de dispositif de communication optique
JP4119205B2 (ja) * 2002-08-27 2008-07-16 富士通株式会社 多層配線基板
US7627947B2 (en) * 2005-04-21 2009-12-08 Endicott Interconnect Technologies, Inc. Method for making a multilayered circuitized substrate
JP2008171834A (ja) * 2007-01-05 2008-07-24 Hitachi Ltd ガラスクロス配線基板
JP4722961B2 (ja) * 2008-05-19 2011-07-13 イビデン株式会社 半導体素子を内蔵する多層プリント配線板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174644A (ja) * 1997-06-24 1999-03-16 Advantest Corp 多層プリント配線基板及びその自動配線方法
JPH11112142A (ja) * 1997-10-01 1999-04-23 Kyocera Corp 多層配線基板
JP2002223072A (ja) * 2001-01-24 2002-08-09 Matsushita Electric Ind Co Ltd 多層プリント配線板の製造方法およびその製造装置
JP2009164416A (ja) * 2008-01-08 2009-07-23 Fujitsu Ltd プリント配線板およびプリント基板ユニット

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013200850A (ja) * 2012-03-26 2013-10-03 Fujitsu Ltd 設計支援プログラム、設計支援方法、設計支援装置および製造方法
US8756553B2 (en) 2012-03-26 2014-06-17 Fujitsu Limited Computer product, design support method, design support apparatus, and manufacture method
JP2014130860A (ja) * 2012-12-28 2014-07-10 Fujitsu Ltd 多層回路基板及び電子装置
JP2014229071A (ja) * 2013-05-22 2014-12-08 富士通株式会社 シミュレーション方法、シミュレーション装置及びシミュレーションプログラム
US10311189B2 (en) 2013-05-22 2019-06-04 Fujitsu Limited Simulation method and simulation apparatus
JP2016115753A (ja) * 2014-12-12 2016-06-23 富士通株式会社 プリント基板及び電子装置
WO2016117320A1 (ja) * 2015-01-21 2016-07-28 日本電気株式会社 配線基板およびその設計方法
JPWO2016117320A1 (ja) * 2015-01-21 2017-10-05 日本電気株式会社 配線基板およびその設計方法
JPWO2017090181A1 (ja) * 2015-11-27 2018-09-06 富士通株式会社 回路基板及び電子装置
US10306757B2 (en) 2015-11-27 2019-05-28 Fujitsu Limited Circuit board and electronic device
JP2019158542A (ja) * 2018-03-13 2019-09-19 古河電気工業株式会社 レーダ装置

Also Published As

Publication number Publication date
CN102036482B (zh) 2013-02-06
CN102036482A (zh) 2011-04-27
US8286343B2 (en) 2012-10-16
TW201125450A (en) 2011-07-16
JP5476906B2 (ja) 2014-04-23
US20110078895A1 (en) 2011-04-07
TWI429355B (zh) 2014-03-01

Similar Documents

Publication Publication Date Title
JP5476906B2 (ja) 配線基板の製造方法及び配線基板の設計方法
JP5471870B2 (ja) 配線基板
US8686821B2 (en) Inductor structure
JP5034095B2 (ja) プリント配線基板および電子装置
JP2007538389A (ja) レジン充填チャネル付き導電性抑制コアを有するプリント回路板
JP2010118523A (ja) 多層配線基板
JP2014232837A (ja) 配線板
US7996806B2 (en) Methods and apparatus for layout of multi-layer circuit substrates
JP6508219B2 (ja) 配線基板およびその設計方法
JP4835188B2 (ja) 多層プリント基板
US20090052835A1 (en) Multilayer wiring board
JP2006293726A (ja) 電子部品の設計方法
JP6031943B2 (ja) 回路基板、回路基板の製造方法、電子装置及びガラスクロス
JP2017118037A (ja) 配線回路基板
JP2014130860A (ja) 多層回路基板及び電子装置
JP5589595B2 (ja) 配線基板及びその製造方法
US9253880B2 (en) Printed circuit board including a plurality of circuit layers and method for manufacturing the same
JP2007004602A (ja) 解析方法、解析装置およびプログラム
JP3740711B2 (ja) 多層プリント配線板
KR20070071358A (ko) 다층 인쇄회로기판 및 그 제조 방법
JP2012003460A (ja) 三次元実装基板用解析方法
JP3796815B2 (ja) 内層基板及びその設計装置
JP2010245573A (ja) 回路基板及びその製造方法
JP2010263035A (ja) プリント配線板の製造方法
JP5899890B2 (ja) 基板集合体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140127

R150 Certificate of patent or registration of utility model

Ref document number: 5476906

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees