JP2011071921A - 積層帯域通過フィルタ - Google Patents

Abstract

【課題】小型化が可能で、かつインピーダンス値の設計自由度および設計精度が高い積層帯域通過フィルタを提供する。
【解決手段】第１、第２のキャパシタ電極２９、３０と接地電極３１との間で第１、第２のキャパシタがそれぞれ構成される。また、ビア電極４０、４１と第１のインダクタ電極２１で第１のインダクタが構成され、ビア電極４２、４３と第２のインダクタ電極２２で第２のインダクタが構成される。そして、第１のインダクタと第１のキャパシタ、第２のインダクタと第２のキャパシタとにより二つのＬＣ並列共振器が構成され、それぞれのＬＣ並列共振器のインダクタを構成するビア電極４１と４３はビア間接合電極２３を介して、電気的に接続される。
【選択図】図１

Description

本発明は複数の誘電体層と電極層とを積層してなる積層帯域通過フィルタに関する。

従来、小型、低廉化に適した高周波の帯域通過フィルタは、誘電体層と電極層とを積層した積層体内に複数のＬＣ並列共振器を設けることによって構成されている。

このような積層帯域通過フィルタとして、特許文献１が開示されている。

特許文献１の積層帯域通過フィルタ２００の構成を、図９と図１０を参照しながら説明する。

図９は積層帯域通過フィルタ２００の分解斜視図、図１０はその等価回路である。図９に示すように、積層帯域通過フィルタ２００は、ダミー層２１０と、浮動接地電極２２０が表面に形成された誘電体層２１１と、二つの１／２波長共振器２２２、２２４が表面に形成された誘電体層２１２と、キャパシタ電極２２８〜２３６がそれぞれ表面に形成された誘電体層２１３〜２１５と、入出力電極２３８、２４０および接地電極２４２が表面に形成された誘電体層２１６とが積層されることによって構成されている。

１／２波長共振器２２２、２２４は各々逆Ｌ字状とＬ字状に形成され、誘電体層２１２の中央に所定の間隔を置いて、対称となるように配置され、互に磁界結合されている。各共振器の長辺側の端部は導体電極２２６によって連結され、ビア電極２５３を介して接地電極２４２に電気的に接続されている。各共振器の短辺側の端部にはビア電極２５１、２５５がそれぞれ設けられ、当該ビア電極によって、各共振器の短辺側の端部は誘電体層２１５上に形成された入出力負荷キャパシタ電極２３４、２３６にそれぞれ電気的に接続されている。

入出力負荷キャパシタ電極２３４、２３６は入出力キャパシタ電極２３０，２３２と対向するように、誘電体層２１４を挟んで、誘電体層２１５上に形成されている。入力キャパシタ電極２３０と入力負荷キャパシタ電極２３４が対向することにより、入力キャパシタＣ１が構成され、出力キャパシタ電極２３２と出力負荷キャパシタ電極２３６が対向することにより、出力キャパシタＣ２が構成されている。

さらに、入出力負荷キャパシタ電極２３４、２３６は、誘電体層２１５を挟んで接地電極２４２と対向することにより、入出力負荷容量Ｃ４，Ｃ５がそれぞれ構成されている。

入出力結合キャパシタ電極２２８は入出力キャパシタ電極２３０、２３２と対向するように、誘電体層２１３を挟んで、誘電体層１１３上に矩形に形成されている。入出力キャパシタ電極２３０、２３２と入出力結合キャパシタ電極２２８間で入出力結合容量Ｃ３が構成されている。

図１０は図９に示した積層帯域通過フィルタの等価回路図である。図１０においてインダクタＬ１、Ｌ２は、図９に示した入出力電極２３８、２４０と入出力キャパシタ電極２３０、２３２間を電気的に接続するビア電極２６１、２６３にそれぞれ相当する。インダクタＬ３は、図９に示した２つの１/２波長共振器２２２と２２４の長辺側の端部を導通する導体電極２２６と接地電極２４２間を電気的に接続するビア電極２５３に相当する。また、インダクタＬ４、Ｌ５は図９に示した２つの１/２波長共振器２２２、２２４の短辺側の端部と入出力負荷キャパシタ電極２３４、２３６を接続するビア電極２５１、２５５にそれぞれ相当する。

特開２００７−１３９６２号公報

ところで、一般的に高周波回路システムを構成する際、インピーダンスの不整合による電気信号の損失を防ぎ、システムを構成する各電子部品間のインピーダンス整合のために、フィルタの入出力インピーダンス値は所望の値に設計されている。従来の積層帯域通過フィルタ２００にあっては、フィルタの入出力インピーダンス値は図１０に示したＣ１とＣ４の比およびＣ２とＣ５の比によって所望の値に設計されている。

一方で、当該積層帯域通過フィルタの入出力インピーダンス値は１/２波長共振器２２２と２２４間の電磁気結合の度合いによっても決まり、実際には前記二つの１/２波長共振器の間隔により決まる。

このため、所望のインピーダンス値を得るのに、１/２波長共振器の間隔を所定寸法だけ確保する必要があり、共振器間の間隔が広い場合は部品全体のサイズが大きくなるという問題点があった。

また、共振器間の間隔を変更したとき、それに伴い、各共振器の短辺側の端部に配置されたビア電極２５１、２５５の位置も変更される。これにより、当該ビア電極に接続される入出力負荷キャパシタ電極２３４、２３６および当該ビア電極の経路上にある他の電極の形成位置を変更する必要があり、結局は部品全体の設計を見直さなければならず、設計自由度が低いという問題点もあった。

そこで、本発明は小型化が可能で、かつインピーダンス値の設計自由度が高い積層帯域通過フィルタを提供することを目的とする。

上記問題点を解決するために、本発明に係る積層帯域通過フィルタは複数の誘電体層と、キャパシタ電極と、インダクタ電極と、接地電極と、前記誘電体層を貫通するビア電極とを備え、前記キャパシタ電極は前記接地電極と対向するように配置されて、ＬＣ並列共振器を構成するための容量が形成され、前記インダクタ電極は、その一方の端部は第一の前記ビア電極によって前記キャパシタ電極に接続され、他方の端部は第二の前記ビア電極によって前記接地電極に接続され、前記第一及び第二のビア電極と前記インダクタ電極によって、ＬＣ並列共振器を構成するためのインダクタが形成され、前記容量および前記インダクタによって構成される前記ＬＣ並列共振器が複数配列されており、前記複数のＬＣ並列共振回路のうち、一つのＬＣ並列共振器のインダクタを構成するビア電極の一部が、前記一つのＬＣ並列共振器と隣接するＬＣ並列共振器のインダクタを構成するビア電極の一部とビア間接合電極によって、電気的に接続されていることを特徴とする。

この場合、上記の構成により、積層帯域通過フィルタのインピーダンス値はビア間接合電極が配置される誘電体層の厚み方向の位置および誘電体層の厚みを変えることにより自由にかつ精度よく調整できる。

さらに、前記インダクタを、前記キャパシタ電極を始点とし、前記インダクタ電極を経由して、前記接地電極を終点とするループと定義したとき、前記複数のＬＣ並列共振器は、それらの前記ループが共通の中心軸を持つように配列され、前記配列方向から見て、前記ループの方向が同一となるように前記インダクタが構成されていることが好ましい。

この場合、ビア間接合電極によって結合されるＬＣ並列共振器のインダクタのループの方向を同一にすることで、効率のよいＬＣ並列共振器間結合が得られる。このため、良好なＱ値を持つ積層帯域通過フィルタを実現できる。

さらに、前記ビア間接合電極から前記接地電極に至る前記ビア電極が共通のビア電極によって構成されていることが好ましい。

この場合、ビア電極を共通にすることにより、コンデンサ電極の形成可能領域が増える。このため、積層帯域通過フィルタの小型化が実現できる。

さらに、前記ビア間接合電極が複数あることであることが好ましい。

この場合、ビア電極が複数配置されることにより、入力側と出力側のＬＣ並列共振器のインダクタンスを別に調整できる。このため、積層帯域通過フィルタの設計自由度がさらに向上する。

本発明によれば、小型化が可能で、かつインピーダンス値の設計自由度および設計精度が高い積層帯域通過フィルタを構成することができる。

本発明の第１の実施形態に係る積層帯域通過フィルタの分解斜視図である。 本発明の第１の実施形態に係る積層帯域通過フィルタの等価回路図である。 本発明の第１の実施形態に係る積層帯域通過フィルタの外観斜視図である。 本発明の第２の実施形態に係る積層帯域通過フィルタの分解斜視図である。 本発明の第３の実施形態に係る積層帯域通過フィルタの分解斜視図である。 本発明の第３の実施形態に係る積層帯域通過フィルタの等価回路図である。 本発明の第４の実施形態に係る積層帯域通過フィルタの分解斜視図である。 本発明の第４の実施形態に係る積層帯域通過フィルタの等価回路図である。 従来の積層帯域通過フィルタの分解斜視図である。 従来の積層帯域通過フィルタの等価回路図である。

以下、本発明に係る積層型フィルタの実施の形態について添付の図を参照しながら説明する。
［第１の実施形態］
本発明に係る第１の実施形態の構成を図１〜図３に示す。図１は積層帯域通過フィルタ１０の分解斜視図、図２はその外観斜視図、図３はその等価回路図である。

図１に示すように、第１の実施形態の積層フィルタ１０は、それぞれ所定の電極パターンが形成された複数の誘電体層１２、１４、１５、１６、１７とダミー誘電体層１１、１３が積層されることによって構成される。

誘電体層１１〜１７は、例えばチタン酸バリウムなどのセラミック誘電体材料を原料としたスラリーをフィルム上でドクタブレード法によって塗布して作製される。

電極パターンは、例えば、感光性導電ペーストをスピンコート法などにより絶縁体層上に塗布し、フォトリソグラフィー法を用いて形成される。また、メタルマスクを介して、導電ペーストを直接絶縁体層上にスクリーン印刷により形成してもよい。

上述した誘電体層および電極パターンの作製方法は以降の実施例についても同様である。

まず、誘電体層１２〜１７に形成された電極パターンおよびビア電極について詳述する。

誘電体層１５には入出力電極２５、２６と第３のキャパシタ電極２４が形成されている。入出力電極２５，２６は誘電体層１５の二つの短辺側の中央部にそれぞれ矩形に形成され、引き出し電極２７、２８によってそれぞれ誘電体層の両短辺側に引き出されている。また、第３のキャパシタ電極２４は誘電体層１５の一方の長辺側に、例えば、凹字形状に形成されている。

誘電体層１７には接地電極３１が形成されている。接地電極３１は誘電体層１７上のほぼ全面に配置され、引き出し電極３２、３３により、誘電体層１７の両長辺側にそれぞれ引き出されている。

誘電体層１６にはＬＣ共振器を構成するための第１と第２のキャパシタ電極２９、３０が形成されている。第１のキャパシタ電極２９は誘電体層１６の一方の短辺側に第３のキャパシタ電極２４の一方の端部と対向するように配置されている。第２のキャパシタ電極３０は誘電体層１６の他方の短辺側に第３のキャパシタ電極２４の他方の端部と対向するように配置されている。また、第１と第２のキャパシタ電極２９，３０は誘電体層１６を挟んで接地電極３１と対向するように配置されている。さらに、第１と第２のキャパシタ電極２９、３０はビア電極４０、４２の一部により、入出力電極２５、２６とそれぞれ電気的に接続されている。

誘電体層１２には第１、第２のインダクタ電極２１、２２とビア電極４０、４１、４２、４３が形成されており、誘電体層１４にはビア間接合電極２３が形成されている。第１のインダクタ電極２１は誘電体層１２の一方の短辺側に矩形に形成され、その一方の端部はビア電極４０を介して、入力電極２５を経由して、第１のキャパシタ電極２９に電気的に接続されている。第１のインダクタ電極２１の他方の端部はビア電極４１を介して、ビア間接合電極２３を経由して、接地電極３１と電気的に接続されている。また、第２のインダクタ電極２２は誘電体層１２の他方の短辺側に矩形に形成され、その一方の端部はビア電極４２を介して出力電極２６を経由して、第２のキャパシタ電極３０に電気的に接続されている。第２のインダクタ電極２２の他方の端部はビア電極４３を介して、ビア間接合電極２３を経由して、接地電極３１に電気的に接続されている。

ビア電極４１とビア電極４３は誘電体層１４上でビア間接合電極２３を介して、電気的に接続されている。ビア間接合電極２３によって、ビア電極４１、４３はそれぞれインダクタ電極側にあるビア電極４１１、４３１と接地電極側にあるビア電極４１２、４３２に分離されている。

なお、本実施形態では、ビア間接合電極はビア電極４１とビア電極４３を接続するように配置されているが、実際には、ビア電極４０、４１の内のいずれか一本のビア電極とビア電極４２、４３の内のいずれかの一本のビア電極がビア間接合電極によって接続されていればよい。

次に、第１、第２、第３のキャパシタについて詳述する。

第１のキャパシタ電極２９と接地電極３１とが対向することによって、第１のキャパシタが構成されている。同様に、第２のキャパシタ電極３０と接地電極３１とが対向することによって、第２のキャパシタが構成されている。また、第１と第２のキャパシタ電極２９、３０と第３のキャパシタ２４電極とが対向することによって、第３のキャパシタが構成されている。

次に、第１、第２、第３のインダクタについて詳述する。

第１のインダクタ電極２１とビア電極４０とビア電極４１１とにより、第１のインダクタが構成され、第２のインダクタ電極２２とビア電極４２とビア電極４３１とにより、第２のインダクタが構成されている。また、ビア間接合電極２３とビア電極４１２、４３２によって、第３のインダクタが構成されている。

次に第１、第２のＬＣ並列共振器について詳述する。

第１のインダクタは積層帯域通過フィルタ１０の積層方向と垂直な方向に中心軸を持ち、ビア電極４０と第１のキャパシタ電極２９との接続点を始点とし、ビア電極４１と接地電極１７との接続点を終点とするループ状に構成されている。従って、第１のインダクタと第１のキャパシタによって、入力側にある第１のＬＣ並列共振器が構成されている。

同様に、第２のインダクタも積層帯域通過フィルタ１０の積層方向と垂直な方向に中心軸を持ち、ビア電極４２と第２のキャパシタ電極３０との接続点を始点とし、ビア電極４３と接地電極１７との接続点を終点とするループ状に構成されている。従って、第２のインダクタと前記第２のキャパシタ電極によって、出力側にある第２のＬＣ並列共振器が構成されている。

そして、第１のＬＣ並列共振器を構成するループ状電極と第２のＬＣ並列共振器を構成するループ状電極とは、それらのループ状電極を積層方向に垂直な方向から見たときにループ面が重なるように配置され、さらに、それらのループ状電極のそれぞれの中心軸は平行になるように配置されている。

図２は積層帯域通過フィルタ１０の外観斜視図である。誘電体層１１〜１７は順に積層され、配線電極と同時に焼成される。その後、外部入出力電極３、５は入出力電極２５，２６の引き出し電極２７，２８に接続されるように形成され、外部接地電極７、９は接地電極３１の引き出し電極３２，３３に接続されるように形成され、図２に示す積層帯域通過フィルタ１０になる。外部入出力電極３，５および外部接地電極７，９は積層帯域通過フィルタ１０の両短辺側の側面と両長辺側の側面にそれぞれ形成されている。

図３は、図１に示した積層帯域通過フィルタ１０の等価回路図である。図３において、キャパシタＣ１３は第１のキャパシタに相当し、キャパシタＣ１５は第２のキャパシタに相当する。キャパシタＣ３５は第３のキャパシタに相当する。

また、図３において、インダクタＬ１３は第１のインダクタに相当し、インダクタＬ１５は第２のインダクタに相当する。インダクタＬ３５は第３のインダクタに相当する。

本発明の第１の実施形態によれば、ビア電極４０〜４３に電流が流れると、誘電体層の積層方向と垂直な方向にそれぞれのビア電極を周回するような磁界が発生する。この磁界により、ビア電極４０、４１とビア電極４２、４３とが磁界結合する。また、第１のインダクタ電極２１と第２のインダクタ電極２２に電流が流れると、誘電体層の積層方向に平行な方向にそれぞれのインダクタ電極を周回するような磁界が発生する。この磁界により、第１のインダクタ電極と第２のインダクタ電極２２とが磁界結合する。

特に、ビア電極４０〜４３で発生する磁界の向きは、接地電極３１に平行な方向であるため、その磁界と接地電極３１とが交わることはない。このため、接地電極３１での渦電流の発生を抑えることができ、第１及び第２のインダクタのＱ値を高めることができる。

また、本発明の第１の実施形態によれば、第１のＬＣ並列共振器と第２のＬＣ並列共振器の結合の度合いは、図３に示した第１、第２のインダクタＬ１３、Ｌ１５と第３のインダクタＬ３５とのインダクタンス値の比率によって決めることができる。実際には、前記Ｌ１３、Ｌ１５とＬ３５とのインダクタンス値の比率はビア間接合電極２３が形成された誘電体層１４の積層方向の配置位置によって決定され、さらに、誘電体層１４の層厚みおよびビア間接合電極２３の電極厚みによって精度よく調整できる。

また、第１、第２のインダクタＬ１３、Ｌ１５と第３のインダクタＬ３５のインダクタンス値の比率を変化させたとしても、第１のＬＣ並列共振器および第２の並列共振器を構成するインダクタンスの値は変化しない。このため、ＬＣ並列共振器の共振周波数を変化させることなく、２つの並列共振器間の結合の度合いを調整することができる。

一方で、積層帯域通過フィルタ１０のインピーダンス値は、入力側の第１のＬＣ並列共振器と出力側の第２のＬＣ共振器の結合の度合いによって決まる。従って、ビア間接合電極２３が配置されることにより、当該ビア間接合電極の積層方向の配置位置や電極厚みで積層帯域通過フィルタ１０のインピーダンス値を自由に、かつ、精度よく調整することが可能となる。
［第２の実施形態］
本発明に係る第２の実施形態の構成を図４に示す。図４は第２の実施形態の積層帯域通過フィルタ５０の分解斜視図である。その外観斜視図および等価回路図は図２および図３と同じであるため、ここでは省略する。また、図４において、図１と対応する部分については同じ番号を付して示し、重複した説明は省略する。

積層帯域通過フィルタ５０では、第１の実施例におけるビア電極４１２、４３２の代わりに、共通のビア電極４４を用いている。ビア電極４４はビア間接合電極２３の中央に配置され、ビア間接合電極２３はビア電極４４を介して、接地電極３１に電気的に接続されている。この構成により、ビア間接合電極２３とビア電極４４とでＴ字型の回路が形成され、第１のインダクタおよび第２のインダクタはこのＴ字型の回路によって、共通で接地電極３１に接続されている。

なお、本実施形態では、ビア間接合電極はビア電極４１とビア電極４３を接続するように配置されているが、実際には、ビア電極４０、４１の内のいずれか一本のビア電極とビア電極４２、４３の内のいずれかの一本のビア電極がビア間接合電極によって接続されて、当該ビア間接合電極が共通のビア電極４４によって接地電極３１に接続されていればよい。

本発明の第２の形態によれば、第１の実施形態で得られる効果に加えて、共通のビア電極４４によって、ビア間接合電極２３と接地電極３１を接続することで、ビア電極の形成に必要な領域を減らすことができる。このため、キャパシタ電極を形成できる領域を増やすことができるので、積層帯域通過フィルタ全体の小型を実現できる。

さらに、ビア間接合電極２３と接地電極３１との間を共通のビア電極４４で接続しているため、ビア間接合電極２３におけるビア電極４４を形成する領域を増やすことができる。このため、ビア電極４４の断面積を大きくすることができるので、第１及び第２のインダクタのＱ値を高められ、積層帯域通過フィルタ５０を低損失化できる。

また、本実施形態においては、ビア電極４４をビア間接合電極２３の中央に配置しているが、中央から左右どちらかに移動して、配置させても構わない。これにより、第１及び第２のインダクタのインダクタンス値を微調整することができるため、ＬＣ並列共振器の共振周波数を自由に調整することができるようになる。

［第３の実施形態］
本発明に係る第３の実施形態の構成を図５、図６に示す。図５は第３の実施形態の積層帯域通過フィルタ６０の分解斜視図、図６はその等価回路図である。その外観斜視図は図２と同じであるため、ここでは省略する。

図５に示すように、第３の実施形態の積層フィルタ６０は、それぞれ所定の電極パターンが形成された複数の誘電体層６２、６３、６４、６５、６６、６７とダミー誘電体層６１が積層されることによって構成される。

まず、誘電体層６２〜６７に形成された電極パターンおよびビア電極について詳述する。

誘電体層６５には入出力電極７７、７８が形成されている。入出力電極７７，７８は誘電体層６５の二つの短辺側の中央部にそれぞれ配置され、引き出し電極７９、８０によって、誘電体層の両短辺側に引き出されている。

誘電体層６４には結合キャパシタ７６が形成されている。結合キャパシタ７６は誘電体層６４の中央に、例えば、凹字形状に形成され、その一方の端部は入力電極７７と、他方の端部は出力電極７８と対向するように配置されている。

誘電体層６６にはＬＣ並列共振回路を構成するための第１から第４のキャパシタ電極８１〜８４が形成されている。第１から第４のキャパシタ電極８１〜８４は互に平行になるように等間隔に配列され、さらに、第１のキャパシタ電極８１と第４のキャパシタ電極８４は入力電極７９と出力電極８０と対向するようにそれぞれ配置されている。

誘電体層６７には接地電極８７が形成されている。接地電極８７は誘電体層６７上のほぼ全面に配置され、引き出し電極８５、８６により、誘電体層６７の両長辺にそれぞれ引き出されている。入出力電極７７、７８はビア電極９０、９６の一部を介して、接地電極８７とそれぞれ電気的に接続されている。

誘電体層６２には第１から第４のインダクタ電極７１〜７４が互に平行に配列されており、各インダクタ電極の端部にはビア電極９０〜９７がそれぞれ形成されている。また、誘電体層６３にはビア間接合電極７５が矩形に形成されている。

第１のインダクタ電極７１の一方の端部はビア電極９０を介して、入力電極７７を経由して、接地電極８７に電気的に接続され、他方の端部はビア電極９１を介して第１のキャパシタ電極８１に電気的に接続されている。第２のインダクタ電極７２の一方の端部はビア電極９２を介して、第２のキャパシタ電極８２に電気的に接続され、他方の端部はビア電極９３を介して、ビア間接合電極７５の一方の端部を経由して、接地電極８７に電気的に接続されている。第３のインダクタ電極７３の一方の端部はビア電極９４を介して、第３のキャパシタ電極８３に電気的に接続され、他方の端部はビア電極９５を介して、ビア間接合電極７５の他方の端部を経由して、接地電極８７に電気的に接続されている。第４のインダクタ電極７４の一方の端部はビア９６を介して、出力電極８０を経由して、接地電極８７と電気的に接続され、他方の端部はビア電極９７を介して、第４のキャパシタ電極８４に電気的に接続されている。

ビア電極９３とビア電極９５は誘電体層６３上でビア間接合電極７５によって電気的に接続されている。ビア間接合電極７５によって、ビア電極９３、９５はそれぞれインダクタ電極側にあるビア電極９３１、９５１と接地電極側にあるビア電極９３２、９５２に分離されている。

なお、本実施形態では、ビア間接合電極はビア電極９３とビア電極９５を接続するように配置されているが、実際には、ビア電極９２、９３の内のいずれか一本のビア電極とビア電極９４、９５の内のいずれかの一本のビア電極がビア間接合電極によって接続されていればよい。

次に、第１、第２、第３、第４、第５のキャパシタについて詳述する。

第１のキャパシタ電極８１と接地電極８７とが対向することによって、第１のキャパシタが構成され、第２のキャパシタ電極８２と接地電極８７とが対向することによって、第２のキャパシタが構成されている。第３のキャパシタ電極８３と接地電極８７とが対向することによって、第３のキャパシタが構成され、第４のキャパシタ電極８４と接地電極８７とが対向することによって第４のキャパシタが構成されている。また、入出力電極７７、７８と結合キャパシタ電極７６とが同時に対向することにより、第５のキャパシタが構成されている。

次に、第１、第２、第３、第４のインダクタについて詳述する。

第１のインダクタ電極７１とビア電極９０とビア電極９１とにより、第１のインダクタが構成され、第２のインダクタ電極７２とビア電極９２とビア電極９３１とにより、第２のインダクタが構成されている。第３のインダクタ電極７３とビア電極９４とビア電極９５１とにより第３のインダクタが構成され、第４のインダクタ電極７４とビア電極９６とビア電極９７とにより、第４のインダクタが構成されている。また、ビア間接合電極７５とビア電極９３２とビア電極９５２とによって、第５のインダクタが構成されている。

次に、第１、第２、第３、第４のＬＣ並列共振器について詳述する。

第１〜第４のＬＣ並列共振器は第１〜第４のインダクタと第１〜第４のキャパシタによって構成されている。第１〜第４のインダクタは積層帯域通過フィルタ６０の積層方向と垂直な方向に中心軸を持ち、それぞれビア電極９１、９２，９４、９７と第１、第２、第３、第４のキャパシタ電極との接続点を始点とし、ビア電極９０、９６と接地電極８７との接続点、またはビア電極９３１、９５１とビア間接合電極７５の接続点を終点とするループ状に構成されている。従って、各ＬＣ並列共振器とインダクタ電極、キャパシタ電極およびビア電極の関係は表１に示すようになる。

表１の中のループ方向とは、ＬＣ並列共振器の配列方向の一方向からインダクタのループを見たときの、そのループの始点からの回り方向である。例えば、図５を入力電極７７から出力電極７８に向かって、各ＬＣ並列共振器を構成するインダクタのループを見たとき、第１のインダクタにおいては、ビア電極９１とキャパシタ電極８１との接続点（始点）→ビア電極９１→インダクタ電極７１→ビア電極９０→ビア電極９０と接地電極８７の接続点（終点）の順にループを形成し、ループ方向は右回りである。また、第２のインダクタにおいては、ビア電極９２とキャパシタ電極８２の接続点（始点）→ビア電極９２→インダクタ電極７２→ビア電極９３と接地電極８７の接点（終点）の順にループを形成し、ループ方向は左回りである。ここで、ループ方向は左回り、右回りの２方向しかないので、一方の方向を１、他方の方向を０として表１に記載している。

また、第２のインダクタを構成するビア電極９３と第３のインダクタを構成するビア電極９５は、ビア間接合電極７５によって互に電気的に接続され、これにより、第２のＬＣ並列共振器と第３のＬＣ並列共振器が結合されている。

図６は、図５に示した積層帯域通過フィルタ６０の等価回路図である。図６において、キャパシタＣ３１は第１のキャパシタに相当し、キャパシタＣ３２は第２のキャパシタに相当する。また、キャパシタＣ５２は第３のキャパシタに相当し、キャパシタＣ５１は第４のキャパシタに相当する。さらに、キャパシタＣ５３は第５のキャパシタに相当する。

また、図６において、インダクタＬ３１は第１のインダクタに相当し、インダクタＬ３２は第２のインダクタに相当する。また、インダクタＬ５２は第３のインダクタに相当し、インダクタＬ５１は第４のインダクタに相当する。さらに、インダクタＬ５３は第５のインダクタに相当する。

本発明の第３の形態によれば、第１の実施形態で得られる効果に加えて、ビア間接合電極７５によって互いに結合される第２のインダクタと第３のインダクタのループの方向は同一であるため、効率よくＬＣ並列共振器間結合が得られる。このため、良好なＱ値を持つ積層帯域通過フィルタを実現できる。

［第４の実施形態］
本発明に係る第４の実施形態の構成を図７、図８に示す。図７は第４の実施形態の積層帯域通過フィルタ１００の分解斜視図である。図８はその等価回路図である。その外観斜視図は図２と同じであるため、ここでは省略する。

第３の実施形態の積層帯域通過フィルタ６０は第１〜第４の四つＬＣ並列共振器を有し、第２と第３のＬＣ並列共振器を一つのビア間接合電極により結合させているのに対して、第４の実施形態の積層フィルタ１００は第１〜第５の五つのＬＣ並列共振器を有し、第２と第３および第３と第４のＬＣ並列共振器を２つのビア間接合電極により結合させているところに違いがある。そのほかの構成は同様であり、その説明はここでは省略する。

まず、第１〜第７のインダクタの構成について詳述する。

誘電体層１０１には第１〜第５のインダクタ電極１１０〜１１４が互に平行に配列されており、各インダクタの端部にはビア電極１２０〜１２９が形成されている。

誘電体層１０２、１０３にはビア間接合電極１１５，１１６がそれぞれ形成されている。ビア間接合電極１１５、１１６によりビア電極１２５は、インダクタ電極１１２とビア間接合電極１１５間にあるビア電極１２５Ａと、ビア間接合電極１１５とビア間接合電極１１６間にある１２５Ｂと、ビア間接合電極１１６と接地電極の間にあるビア電極１２５Ｃに分離されている。また、ビア電極１２５Ａとビア電極１２３はビア間接合電極１１５を介して電気的に接続され、ビア電極１２５Ｂとビア電極１２７はビア間接合電極１１６を介して電気的に接続されている。

なお、本実施形態では、ビア間接合電極はビア電極１２３とビア電極１２５およびビア電極１２５とビア電極１２７を接続するように配置されているが、実際には、ビア電極１２２、１２３の内のいずれか一本のビア電極とビア電極１２４、１２５の内のいずれかの一本のビア電極およびビア電極１２４、１２５の内のいずれか一本のビア電極とビア電極１２６、１２７の内の一本のビア電極がビア間接合電極によって接続されていればよい。

第１のインダクタ電極１１０とビア電極１２０、１２１とにより、第１のインダクタが構成され、第２のインダクタ電極１１１とビア電極１２２、１２３により、第２のインダクタが構成されている。第３のインダクタ電極１１２とビア電極１２４、１２５Ａとにより第３のインダクタが構成され、第４のインダクタ電極１１３とビア電極１２６、１２７とにより第４のインダクタが構成され、第５のインダクタ電極１１４とビア電極１２８、１２９とにより、第５のインダクタが構成されている。

また、ビア間接合電極１１５とビア電極１２５Ｂとにより、第６のインダクタが構成され、ビア間接合電極１１６とビア電極１２５Ｃとにより、第７のインダクタが構成されている。

次に、第１〜第５のＬＣ並列共振器について詳述する。

ＬＣ並列共振器を構成する第１〜第５のキャパシタ電極１３０〜１３４は第１〜第５のインダクタ電極と対応するように形成され、接地電極と対向することで、第１〜第５のキャパシタが構成されている。

第１〜第５のＬＣ並列共振器は第１〜第５のインダクタと第１〜第５のキャパシタによって構成される。第３の実施形態と同様、第１から第５のインダクタは積層帯域通過フィルタ１００の積層方向と垂直な方向に中心軸を持ち、各インダクタを構成する一方のビア電極とキャパシタ電極との接続点を始点とし、他方のビア電極と接地電極、またはビア間接合電極との接続点を終点とするループに構成されている。従って、各ＬＣ並列共振器とインダクタ電極、キャパシタ電極およびビア電極の関係は表２に示すようになる。

表２の中のループ方向とは第３の実施形態の場合と同じように定義され、ＬＣ並列共振器の配列方向の一方向からインダクタのループを見たときの、そのループの始点からの回り方向である。

第２と第３のインダクタおよび第３と第４のインダクタはビア間接合電極１１５と１１６によってそれぞれ電気的に接続され、これにより、第２と第３および第３と第４のＬＣ共振器は互いに結合されている。

図８は、図７に示した積層帯域通過フィルタ１００の等価回路図である。図８において、キャパシタＣ２３〜Ｃ２７はそれぞれ第１〜第５のキャパシタに相当し、インダクタＬ２３〜Ｌ２９は第１〜第７のインダクタに相当する
本発明の第４の実施形態によれば、第１から第３の実施形態で得られる効果に加えて、複数のビア間接合電極を用いて、ＬＣ並列共振器を結合させているため、積層帯域通過フィルタ１００の入力側のインピーダンスと出力側のインピーダンスを別に調整できる。実際には、誘電体層１０３、１０４の配置位置、または当該誘電体層の層厚みを変えることで、図８に示したＬ２８とＬ２９のインダクタンスの比率を調整できる。これにより、入出力間のインピーダンス比を自由に決定できる。従って、複数のビア間インダクタを設けることで、積層帯域通過フィルタ１００のインピーダンス値の設計自由度はさらに向上する。

１０、５０、６０、１００、２００ ・・・ 積層帯域通過フィルタ
１１〜１７、６１〜６７、１０１〜１０７、２１０、２１６ ・・・誘電体層
２１、２２、７１〜７４、１１０〜１１４ ・・・ インダクタ電極
２２２、２２４ ・・・ １／２波長共振器
２３、７５、１１５、１１６ ・・・ ビア間接合電極
２４、７６ ・・・ 結合キャパシタ電極
２５、２６、７７、７８、２３８、２４０ ・・・ 入出力電極
２９、３０、８１〜８４、１３０〜１３４、２３０、２３２、２３４、２３６ ・・・ キャパシタ電極
２７、２８、３２、３３、７９、８０、８５、８６ ・・・ 引き出し電極
３１、８７、２２０、２４２ ・・・ 接地電極
４０〜４３、９０〜９７、１２０〜１２９、２４１〜２４７、２５３ ・・・ ビア電極
２２６ ・・・ 導体電極

Claims (4)

1. 複数の誘電体層と、キャパシタ電極と、インダクタ電極と、接地電極と、前記誘電体層を貫通するビア電極とを備え、
   前記キャパシタ電極は前記接地電極と対向するように配置されて、ＬＣ並列共振器を構成するための容量が形成され、
   前記インダクタ電極は、その一方の端部は第一の前記ビア電極によって前記キャパシタ電極に接続され、他方の端部は第二の前記ビア電極によって前記接地電極に接続され、前記第一及び第二のビア電極と前記インダクタ電極によって、ＬＣ並列共振回路を構成するためのインダクタが形成され、
   前記容量および前記インダクタによって構成される前記ＬＣ並列共振回路が複数配列されており、
   前記複数のＬＣ並列共振回路のうち、一つのＬＣ並列共振回路のインダクタを構成するビア電極の一部が、前記一つのＬＣ並列共振回路と隣接するＬＣ並列共振回路のインダクタを構成するビア電極の一部とビア間接合電極によって、電気的に接続されていることを特徴とする積層帯域通過フィルタ。
2. 前記インダクタを、前記キャパシタ電極を始点とし、前記インダクタ電極を経由して、前記接地電極を終点とするループと定義したとき、前記複数のＬＣ並列共振回路は、それらの前記ループの一部が重なるように配列され、前記配列方向から見て、前記ループの方向が同一となるように前記インダクタが構成されていることを特徴とする請求項１記載の積層帯域通過フィルタ。
3. 前記ビア間接合電極から前記接地電極に至る前記ビア電極が共通のビア電極によって構成されていることを特徴とする請求項１、２のいずれかに記載の積層帯域通過フィルタ。
4. 前記ビア間接合電極が複数あることを特徴とする請求項１、２、３のいずれかに記載の積層帯域通過フィルタ。