JP2010268646A - 電源制御装置、電源装置、及び電源制御方法 - Google Patents

Abstract

【課題】 本発明は電源制御装置、電源装置、及び電源制御方法に関するものであり、入力電圧と出力電圧との電位差に応じて、出力電圧をスイッチング制御する制御信号の生成を指示する周期信号を制御する電源制御装置、電源装置及び電源制御方法に関するものである。
【解決手段】 本発明は出力電圧と第１基準電圧との差分と、第２基準電圧とを比較し、差分が第２基準電圧を上回る場合、出力電圧をスイッチング制御する制御信号の生成を指示する周期信号を生成し、差分が第２基準電圧を下回る場合、周期信号の生成を停止する信号生成部と、入力電圧と出力電圧との差によって、第２基準電圧を調整する調整部とを備え構成されている。
【選択図】図３

Description

本願は、電源制御装置、電源装置、及び電源制御方法に関するものであり、入力電圧と出力電圧との比に応じて、出力電圧のスイッチング制御の停止条件を調整する電源制御装置、電源装置、及び電源制御方法に関するものである。

ＤＣ−ＤＣコンバータ制御方式には、大きく２つの方式が知られている。１つは、一定周波数のクロックパルスのデューティサイクルを変化させて出力電圧が一定になるように制御するＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）制御方式である。もう１つは、例えば、パルス幅が一定でクロックの周期を変化させて出力電圧が一定になるように制御するＰＦＭ（ｐｕｌｓｅ ｆｒｅｑｕｅｎｃｙ ｍｏｄｕｌａｔｉｏｎ）制御方式である。なお、ＰＦＭ制御方式には、周波数を無段階に変化させる方式と、ＰＷＭ制御で用いている周波数のクロックを間引いて、擬似的に周波数を変化させる方式とがある。何れも、スイッチングの頻度を制御するものである。

ＰＷＭ方式は、負荷の軽重に関わらず周期ごとにスイッチング動作をするので、軽負荷時において、供給電力に比して、スイッチング動作による電力消費が相対的に大きくなり、電源効率が低下する場合がある。そのためＰＷＭ方式は、軽負荷時に適さないと言える。一方、ＰＦＭ方式においては、可変させられる周波数範囲（スイッチングの頻度）には制限がない。しかしながら、周波数を変動させる幅が広がると、広帯域の放射ノイズが生成されるという問題点がある。そのためＤＣ−ＤＣコンバータ制御回路では重負荷時にはＰＷＭ方式で動作させ、軽負荷時においてＰＦＭ方式で動作させる方式がとられる場合がある。また特許文献１にはＰＷＭ方式からＰＦＭ方式に切り替えられる時とＰＦＭからＰＷＭ方式に切り替えられる時の設定レベルに差異を設けることにより、駆動動作を頻繁に切り替えられることを防止することが開示されている。

特開２００３−２１９６３７ 特開２００７−２２８７６０ 特開２００７−２０９１８０

誤差増幅器を含む電源装置は、出力電圧を検出し、基準電圧との差分に応じてスイッチング制御を行うことにより出力電圧を調整する帰還ループを構成する。このような電源制御装置では、動作条件が入力電圧と出力電圧との比に応じて変化することも考えられる。その結果、電源装置の動作上は動作方式を切り替えるべき状態であるにも関わらず、誤差増幅器の出力電圧と他の基準電圧との電圧が既定の条件にならない場合も考えられる。所望の動作条件での動作方式の切り替えができなくなるおそれがあり、問題である。

本願に開示されている技術は、上記の課題に鑑み提案されたものであり、入力電圧と出力電圧との比に応じて他の基準電圧を調整することにより、信号生成部を停止することが可能な電源制御装置、電源装置、及び電源制御方法を提供することを目的とする。

本願に開示されている電源制御装置は、出力電圧をスイッチング制御する電源制御装置であって、出力電圧と第１基準電圧との差分と、第２基準電圧とを比較し、差分が第２基準電圧を下回る場合に、スイッチング制御を停止する信号生成部と、入力電圧と出力電圧との比に応じて、第２基準電圧を調整する調整部とを備えている。

本願に開示された電源制御装置、電源装置、及び電源制御方法の一側面によれば、出力電圧と第１基準電圧との差分が第２基準電圧を下回る場合に、信号生成部はスイッチング制御を停止する。この時、信号生成部の停止を決める第２基準電圧は、調整部により入力電圧と出力電圧との比に応じて調整される。調整部の動作条件が入力電圧と出力電圧との比に応じて変化する際にも第２基準電圧を調整することができ、スイッチング制御を停止させることができる。

電源装置の一例 電源装置の一例と第１及び第２実施形態との波形における差異 第１実施形態の電源装置図 第１実施形態の第１の調整部 第１実施形態の第２の調整部 第２実施形態の電源装置図 第２実施形態の第１の調整部 第２実施形態の第２の調整部

図１を参照し、電源装置の一例の構成について説明する。図１に示す１００は、電源制御装置の一例である。電源装置の一例では、比較器ＣＭＰ２が電圧（ＶＥＯ）と第２基準電圧（ＶＥＲＦ２）とを比較して、電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ）を上回る場合に周期信号（ＣＳ）を出力し、電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ）を下回る場合に周期信号（ＣＳ）を停止する。

この電源装置の一例では、出力電圧（ＶＯＵＴ）の電圧値を設定値にするように制御が行われる。第１基準電圧（ＶＲＥＦ１）の電圧値をＶ１、抵抗素子Ｒ１の抵抗値をＲＶ１、及び抵抗素子Ｒ２の抵抗値をＲＶ２として、設定値を数式で表すなら、設定値＝（（ＲＶ１＋ＲＶ２）/ＲＶ２）×Ｖ１となる。以下、電源制御装置１００の外部構成について説明する。

入力電圧（ＶＩＮ）が、電源制御装置１００の入力端子Ｅ１とＰＭＯＳトランジスタＭ１のソース端子に入力されている。ＰＭＯＳトランジスタＭ１のゲート端子は、電源制御装置１００の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭ１のドレイン端子、電源制御装置１００の出力端子Ｏ２、ＮＭＯＳトランジスタＭ２のドレイン端子、及びコイルＬ１の一端は、それぞれ接続されている。

ＮＭＯＳトランジスタＭ２のゲート端子は、電源制御装置１００の出力端子Ｏ３に接続されている。ＮＭＯＳトランジスタＭ２のソース端子は、接地されている。コイルＬ１の他端、出力コンデンサＣ１の一端、電源装置の出力端子ＶＯＵＴ、及び抵抗素子Ｒ１の一端は、それぞれ接続されている。出力端子ＶＯＵＴに出力される電圧が、電源装置の出力電圧（ＶＯＵＴ）である。出力コンデンサＣ１の他端は、接地されている。抵抗素子Ｒ１の他端、電源制御装置１００の帰還端子ＦＢ１、及び抵抗素子Ｒ２の一端は、それぞれ接続されている。抵抗素子Ｒ２の他端は接地されている。抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧回路を構成している。抵抗素子Ｒ１の他端と抵抗素子Ｒ２の一端との接続点が、分圧回路の分圧点である。

以上が、電源制御装置１００の外部構成である。なお、抵抗素子Ｒ１、抵抗素子Ｒ２、ＰＭＯＳトランジスタＭ１、及びＮＭＯＳトランジスタＭ２のいずれかは電源制御装置１００の内部構成としても良い。また、ＦＢ２端子への入力としてＦＢ１端子電圧を参照することも可能である。次に電源制御装置１００の内部構成について説明する。

帰還端子ＦＢ１は、誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には、第１基準電圧（ＶＲＥＦ１）が入力される。ここで、誤差増幅器ＥＲＡ１とは、一般的な演算増幅器を使用して構成されるものである。

誤差増幅器ＥＲＡ１は、第１基準電圧（ＶＲＥＦ１）と出力電圧（ＶＯＵＴ）の分圧値とを比較し、第１基準電圧（ＶＲＥＦ１）と出力電圧（ＶＯＵＴ）の分圧値との差分に応じた電圧（ＶＥＯ）を出力する。この電圧（ＶＥＯ）は、出力電圧（ＶＯＵＴ）の分圧値が第１基準電圧（ＶＲＥＦ１）より低いほど増加し、逆に出力電圧（ＶＯＵＴ）の分圧値が第１基準電圧（ＶＲＥＦ１）より高いほど減少する。また、重負荷になるほど電圧（ＶＥＯ）は増加し、軽負荷になるほど電圧（ＶＥＯ）は減少する。

また、ここで重負荷とはコイルＬ１に流れるコイル電流（ＩＬ）が多いことであり、軽負荷とはコイルＬ１に流れるコイル電流（ＩＬ）が少ないことである。設定値が高いほど重負荷になる。逆に設定値が低いほど軽負荷となる。これは、出力電圧（ＶＯＵＴ）を高電圧に維持するためには、それに応じたコイル電流（ＩＬ）を供給しなければならないからである。

誤差増幅器ＥＲＡ１の出力端子は、比較器ＣＭＰ２の非反転入力端子及び比較器ＣＭＰ1の反転入力端子に接続されている。また、比較器ＣＭＰ２の反転入力端子には、第２基準電圧（ＶＲＥＦ２）が入力される。比較器ＣＭＰ２は、電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）より高電圧の場合には、ハイレベル信号を出力し、逆に電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）より低電圧の場合には、ローレベル信号を出力する。

比較器ＣＭＰ２の出力端子は、発振器２のイネーブル端子ＥＮに接続されている。この発振器２は、イネーブル端子ＥＮに入力される信号の論理レベルが、ハイレベルである時に周期信号（ＣＳ）を出力する。また、イネーブル端子ＥＮに入力される信号の論理レベルが、ローレベルである時に周期信号（ＣＳ）を停止する。

発振器２の出力端子は、トランジスタ駆動回路ＳＷＤのセット端子Ｓに接続されている。トランジスタ駆動回路ＳＷＤの出力端子Ｑ１は、増幅器ＡＭＰ２を介してＰＭＯＳトランジスタＭ３のゲート端子に接続されている。ＰＭＯＳトランジスタＭ３のドレイン端子は、出力端子Ｏ２に接続されている。また、トランジスタ駆動回路ＳＷＤの出力端子Ｑ１は、増幅器ＡＭＰ２を介して出力端子Ｏ１に接続されている。トランジスタ駆動回路ＳＷＤの出力端子Ｑ２は、増幅器ＡＭＰ３を介して出力端子Ｏ３に接続されている。

トランジスタ駆動回路ＳＷＤは、セット端子Ｓに入力される周期信号（ＣＳ）がハイレベルになるとセット状態になる。セット状態になると、出力端子Ｑ１及び出力端子Ｑ２からローレベル信号を出力する。また、トランジスタ駆動回路ＳＷＤは、リセット端子Ｒにハイレベル信号が入力されるとリセット状態になる。リセット状態になると出力端子Ｑ１及び出力端子Ｑ２からハイレベル信号を出力する。トランジスタ駆動回路ＳＷＤは、セット状態、リセット状態を繰り返すことによって、出力電圧（ＶＯＵＴ）を制御する。

入力端子Ｅ１は、増幅器ＡＭＰ１の非反転入力端子及び抵抗素子ＲＡの一端に接続されている。抵抗素子ＲＡの他端は、増幅器ＡＭＰ１の反転入力端子及びＰＭＯＳトランジスタＭ３のソース端子に接続されている。増幅器ＡＭＰ１は、スロープ補償回路ＳＰを介して比較器ＣＭＰ１の非反転入力端子に接続されている。比較器ＣＭＰ１の出力端子は、トランジスタ駆動回路ＳＷＤのリセット端子Ｒに接続されている。電源装置の一例において、比較器ＣＭＰ２は、反転入力端子に入力される電圧（ＶＥＯ）と非反転入力端子に入力されるコイル電流（ＩＬ）を電圧変換した値（ＶＡＯ）の最大値とが釣り合うように制御を行う。

また、ここで、スロープ補償回路ＳＰとは、デューティ比が５０％を越える期間でスロープ補償を行う回路である。また、スロープ補償とは、所定の電圧に対してオフセットを行う制御を指す。図１においては、電圧変換した値（ＶＡＯ）が、所定の電圧である。デューティ比の説明については後述する。

スロープ補償を行う理由は、サブハーモニック発振を防止するためである。コイルを有する一般的な電源装置において、サブハーモニック発振が起こることは問題とされている。サブハーモニック発振が起こるとコイルに流れる電流が乱れ、コイルから広帯域の輻射ノイズが放出されるからである。なお、サブハーモニック発振は、デューティ比が５０％以上である時に起こる。

次に電源装置の一例の作用について説明する。図２を参照されたい、図２は、電源装置の一例と第１及び第２実施形態との波形における差異である。

電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）より高いことを条件として、発振器２が、周期信号（ＣＳ）を出力する。周期信号（ＣＳ）がハイレベルでトランジスタ駆動回路ＳＷＤのセット端子Ｓに入力されることにより、トランジスタ駆動回路ＳＷＤがセット状態になる。すると、トランジスタ駆動回路ＳＷＤは、出力端子Ｑ１及び出力端子Ｑ２からローレベル信号を出力し、これを維持する。これにより、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ３がオン状態、ＮＭＯＳトランジスタＭ２がオフ状態となる。入力電圧（ＶＩＮ）からコイルＬ１にコイル電流（ＩＬ）が供給される（図２のＡ１時点）。コイル電流（ＩＬ）は、誤差増幅器ＥＲＡの電圧（ＶＥＯ）によって設定される設定値に向かって増大する。

コイルＬ１のコイル電流（ＩＬ）を電圧変換した値（ＶＡＯ）が、誤差増幅器ＥＲＡ１の電圧（ＶＥＯ）を上回った時（図２のＡ２時点）、比較器ＣＭＰ１がハイレベル信号を出力する。ハイレベル信号がトランジスタ駆動回路ＳＷＤのリセット端子Ｒに入力されることで、トランジスタ駆動回路ＳＷＤがリセット状態になる。

トランジスタ駆動回路ＳＷＤがリセット状態になると、トランジスタ駆動回路ＳＷＤは、出力端子Ｑ１及び出力端子Ｑ２からハイレベル信号を出力し、これを維持する。これにより、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３がオフ状態、ＮＭＯＳトランジスタＭ２がオン状態となり、入力電圧（ＶＩＮ）からの電流供給を停止する。

そして、再び、発振器２からハイレベルの周期信号（ＣＳ）が出力されることで、トランジスタ駆動回路ＳＷＤがセット状態になる。入力電圧（ＶＩＮ）からコイルＬ１にコイル電流（ＩＬ）が供給される（図２のＡ３時点）。このようにして、トランジスタ駆動回路ＳＷＤがセット状態、リセット状態を繰り返すことにより、出力電圧（ＶＯＵＴ）が設定値に維持される。

トランジスタ駆動回路ＳＷＤがセット状態、リセット状態を繰り返すことにより、ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）が周期的に変動する。発振器２が周期信号（ＣＳ）を出力している場合、ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）の電圧変動の周期は、周期信号（ＣＳ）の周期と同じとなり一定である。トランジスタ駆動回路ＳＷＤがセット状態の時をオン期間とし、トランジスタ駆動回路ＳＷＤがリセット状態の時をオフ期間とする。周期信号（ＣＳ）による１周期の動作期間のうち、トランジスタ駆動回路ＳＷＤがセット状態にある期間の時間割合をデューティ比とする。図２において１周期の動作期間をＴとして表す。

デューティ比は、出力電圧（ＶＯＵＴ）の設定値を入力電圧（ＶＩＮ）で除算した値になる。重負荷においては、設定値が増加傾向にあるため、入力電圧（ＶＩＮ）に対する設定値の電圧比は１に近づき、デューティ比は大きくなる。逆に軽負荷においては、設定値が減少傾向にあるため、入力電圧（ＶＩＮ）に対する設定値の電圧比は１から離れ、デューティ比は小さくなる。

電源装置の一例において、入力電圧（ＶＩＮ）の電圧値が、設定値の２倍である時、デューティ比が５０％になる。デューティ比が５０％以上である時において、スロープ補償回路ＳＰにより、デューティ比が５０％を越える期間でスロープ補償が行われることは、先述した通りである。そのため、入力電圧（ＶＩＮ）に対する設定値の電圧比が１に近づくほど、デューティ比が大きくなり、長期間スロープ補償がされる。長期間スロープ補償がされると、それに応じてコイルＬ１のコイル電流（ＩＬ）を電圧変換した値（ＶＡＯ）が増加する。先述したとおり、比較器ＣＭＰ１は、反転入力端子に入力される電圧（ＶＥＯ）と非反転入力端子に入力される電圧変換した値（ＶＡＯ）の最大値とが釣り合うように制御を行う。よって、電圧変換した値（ＶＡＯ）が増加すると、電圧（ＶＥＯ）が増加する。

電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）より高いほどに重負荷である状態から、電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）より低くなるほどに軽負荷の状態に遷移する過程を想定して頂きたい。スロープ補償を行っていると、スロープ補償を行っていない時に比して、比較器ＣＭＰ２がローレベル信号を出力するまでの期間が長くなり、発振器２が周期信号（ＣＳ）を停止するまでの期間が長くなる。図２に示す一番左の図と中央の図とを比較参照していただきたい。一番左の図は、デューティ比が５０％を下回る時の電源装置の一例における波形図である。また中央の図は、デューティ比が５０％以上の時の電源装置の一例における波形図である。各々の電圧（ＶＥＯ）及び第２基準電圧（ＶＲＥＦ２）の位置に留意していただきたい。不図示ではあるが、重負荷から軽負荷へと遷移していくと、電圧（ＶＥＯ）が減少する。そして、電圧（ＶＥＯ）が第２基準電圧（ＶＲＥＦ２）を下回ると、発振器２が周期信号（ＣＳ）を停止する。デューティ比５０％以上の時（中央の図）においては、デューティ比が５０％を下回る時（一番左の図）に比して、電圧（ＶＥＯ）と第２基準電圧（ＶＲＥＦ２）との差分が大きいので、発振器２が周期信号（ＣＳ）を停止するまでの期間が長くなるのである。

スロープ補償を行っている状態においても、発振器２が周期信号（ＣＳ）を停止するまでの期間が長くならないような構成を開示する。図３に第１実施形態の電源装置を示し、その構成について説明する。図３に示す２００が、第１実施形態の電源制御装置である。また、図１に示した電源装置の一例と同一の構成箇所については同符号で表し、説明を省略する。

出力電圧（ＶＯＵＴ）が、帰還端子ＦＢ２を介して、調整部１又は５に入力されている。入力電圧（ＶＩＮ）が、電源制御装置２００の入力端子Ｅ２を介して、調整部１又は５に入力されている。第１実施形態の電源装置において、調整部１又は５から出力される電圧が、第２基準電圧（ＶＲＥＦ２）である。

図４を参照し、第１実施形態の第１の調整部１の構成について説明する。図４にある１が、第１の調整部である。

入力電圧（ＶＩＮ）が抵抗素子ＲＩＮの一端に入力されている。抵抗素子ＲＩＮの他端は、ＮＭＯＳトランジスタＭ４のゲート端子、ＮＭＯＳトランジスタＭ４のドレイン端子、及びＮＭＯＳトランジスタＭ１０のゲート端子に接続されている。ＮＭＯＳトランジスタＭ４のソース端子は、接地されている。ＮＭＯＳトランジスタＭ１０のソース端子は、接地されている。

ＮＭＯＳトランジスタＭ１０のドレイン端子は、ＰＭＯＳトランジスタＭ７のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ７のソース端子には、入力電圧（ＶＩＮ）が入力されている。ＰＭＯＳトランジスタＭ７のゲート端子は、ＰＭＯＳトランジスタＭ５のゲート端子、ＰＭＯＳトランジスタＭ５のドレイン端子、及びＮＭＯＳトランジスタＭ８のドレイン端子に接続されている。ＰＭＯＳトランジスタＭ５のソース端子には、入力電圧（ＶＩＮ）が入力されている。ＰＭＯＳトランジスタＭ８のソース端子は、接地されている。ＮＭＯＳトランジスタＭ８のゲート端子は、ＮＭＯＳトランジスタＭ６のゲート端子、ＮＭＯＳトランジスタＭ６のドレイン端子、及び抵抗素子ＲＯＵＴの一端に接続されている。ＮＭＯＳトランジスタＭ６のソース端子は接地されている。抵抗素子ＲＯＵＴの他端には、出力電圧（ＶＯＵＴ）が入力されている。

ＰＭＯＳトランジスタＭ７のドレイン端子とＮＭＯＳトランジスタＭ１０のドレイン端子との接続点が、第１の調整部１の出力端子である。第１の調整部１の出力端子から出力される電圧が、第２基準電圧（ＶＲＥＦ２）である。

第１の調整部１の作用を説明する。出力電圧（ＶＯＵＴ）を固定とした時において、第１の調整部１は、入力電圧（ＶＩＮ）に対する出力電圧（ＶＯＵＴ）の比に応じて、第２基準電圧（ＶＲＥＦ２）を調整する。出力電圧（ＶＯＵＴ）と抵抗素子ＲＯＵＴとに応じて設定される電流（ＩＯＵＴ）が、ＮＭＯＳトランジスタＭ６及びＮＭＯＳトランジスタＭ８で構成されるカレントミラー回路、及びＰＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ７で構成されるカレントミラー回路により伝搬され、ＰＮＯＳトランジスタＭ７に電流（ＩＯＵＴ１）が流れる。また、入力電圧（ＶＩＮ）と抵抗素子ＲＩＮとに応じて設定される電流（ＩＩＮ）が、ＮＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ１０で構成されるカレントミラー回路により伝搬され、ＮＮＯＳトランジスタＭ１０に電流（ＩＩＮ１）が流れる。

ＰＭＯＳトランジスタＭ７に流れる電流（ＩＯＵＴ１）とＮＭＯＳトランジスタＭ１０に流れる電流（ＩＩＮ１）とに応じて、ＰＭＯＳトランジスタＭ７のドレイン端子とＮＭＯＳトランジスタＭ１０のドレイン端子との接続点から、第２基準電圧（ＶＲＥＦ２）が出力される。

出力電圧（ＶＯＵＴ）を固定とした時において、第２基準電圧（ＶＲＥＦ２）は、入力電圧（ＶＩＮ）が低電圧であるほど増加する。第１の調整部１において、入力電圧（ＶＩＮ）に対する出力電圧（ＶＯＵＴ）の比が１に近づくほど、第２基準電圧（ＶＲＥＦ２）は、増加する。

次に、第１の調整部１の効果について、説明する。スロープ補償によって、電圧（ＶＥＯ）が増加する場合においても、入力電圧（ＶＩＮ）に対する出力電圧（ＶＯＵＴ）の電圧比に応じて、第２基準電圧（ＶＲＥＦ２）を増加させることができる。これにより、電圧（ＶＥＯ）と第２基準電圧（ＶＲＥＦ２）との差分が大きくならず、発振器２が周期信号（ＣＳ）を停止するまでの期間が長くなることを抑止できる。図２に示す一番右の図が、第１の調整部１の効果について記載した波形図である。

第１の調整部１に替えて、第２の調整部５の構成を用いても良い。図５を参照し、第２の調整部５の構成について説明する。図５にある５が、第２の調整部である。

入力電圧（ＶＩＮ）が、抵抗素子Ｒ５の一端に入力されている。抵抗素子Ｒ５の他端は、抵抗素子Ｒ６の一端に接続される。抵抗素子Ｒ６の他端は接地されている。ここで、抵抗素子Ｒ５及び抵抗素子Ｒ６の抵抗値は同じとする。抵抗素子Ｒ５と抵抗素子Ｒ６とで分圧回路を構成している。抵抗素子Ｒ５及び抵抗素子Ｒ６の接続点は、比較器ＣＭＰ３の非反転入力端子に接続されている。比較器ＣＭＰ３の反転入力端子には、出力電圧（ＶＯＵＴ）が入力されている。

比較器ＣＭＰ３の出力端子は、スイッチ回路ＳＷ１の制御端子に接続されている。スイッチ回路ＳＷ１の第１の一端には、定電圧（Ｅ１）が入力される。スイッチ回路ＳＷ１の第２の一端には、定電圧（Ｅ１）よりも電圧値が大きい定電圧（Ｅ２）が入力される。スイッチ回路ＳＷ１の他端が、調整部５の出力端子であり、スイッチ回路ＳＷ１の他端から出力される電圧が、第２基準電圧（ＶＲＥＦ２）である。

第２の調整部５の作用について説明する。入力電圧（ＶＩＮ）が、抵抗素子Ｒ５の一端に入力され、入力電圧（ＶＩＮ）の電圧値を半分にした電圧が、比較器ＣＭＰ３の非反転入力端子に入力される。比較器ＣＭＰ３が、入力電圧（ＶＩＮ）の電圧値を半分にした電圧と出力電圧（ＶＯＵＴ）とを比較する。

入力電圧（ＶＩＮ）の電圧値を半分にした電圧が、出力電圧（ＶＯＵＴ）を上回った場合、比較器ＣＭＰ３が、ハイレベル信号を出力する。スイッチ回路ＳＷ１の制御端子にハイレベル信号が入力されると、スイッチ回路ＳＷ１の第１の一端とスイッチ回路ＳＷ１の他端が接続される。これにより、第２基準電圧（ＶＲＥＦ２）の電圧値が、定電圧（Ｅ１）の電圧値になる。

入力電圧（ＶＩＮ）の電圧値を半分にした電圧が、出力電圧（ＶＯＵＴ）を下回った場合、比較器ＣＭＰ３がローレベル信号を出力する。スイッチ回路ＳＷ１の制御端子にローレベル信号が入力されると、スイッチ回路ＳＷ１の第２の一端とスイッチ回路ＳＷ１の他端が接続される。これにより第２基準電圧（ＶＲＥＦ２）の電圧値が、定電圧（Ｅ１）よりも電圧値が大きい定電圧（Ｅ２）の電圧値になる。

第２の調整部５の効果について説明する。第２の調整部５によれば、出力電圧（ＶＯＵＴ）の電圧値と設定値の電圧値とが限りなく近いという条件の下、スロープ補償がされるのと同じタイミングで第２基準電圧（ＶＲＥＦ２）を増加させることができる。これにより、電圧（ＶＥＯ）と第２基準電圧（ＶＲＥＦ２）との差分が大きくならず、発振器２が周期信号（ＣＳ）を停止するまでの期間が長くなることを抑止できる。

第１実施形態に替えて、第２実施形態の構成にしても同様な効果が得られる。図６を参照し、第２実施形態の電源装置の構成について説明する。図６に示す３００が、第２実施形態の電源制御装置である。

第２実施形態では、第１実施形態にて用いた調整部１又は５に替えて、調整部３又は４を用いる。また、第１実施形態では、調整部１又は５に入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）とが入力されていた。しかしながら、第２実施形態では、調整部３又は４に入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）とが入力されず、替わりにＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）が入力される。それ以外の構成は第１実施形態と同じであるため、説明は省略する。

図７に第２実施形態の第１の調整部を示し、その構成について説明する。図７にある３が。第２実施形態の第１の調整部である。ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）が、抵抗素子Ｒ３の一端に入力される。抵抗素子Ｒ３の他端は、コンデンサＣ２の一端に接続されている。コンデンサＣ２の他端は、接地されている。コンデンサＣ２の一端が、第１の調整部３の出力端子であり、コンデンサＣ２の端子間電圧が、第２基準電圧（ＶＲＥＦ２）である。

第１の調整部３に替えて、第２の調整部４のような構成でも良い。図８に第２の調整部４を示し、その構成について説明する。図８に示す４が、第２の調整部である。

ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）が、抵抗素子Ｒ４の一端に入力される。抵抗素子Ｒ４の他端は、コンデンサＣ４の一端及び増幅器ＡＭＰ４の非反転入力端子に接続されている。増幅器ＡＭＰ４の反転入力端子は、接地されている。増幅器ＡＭＰ４の出力端子は、コンデンサＣ３の他端に接続されている。増幅器ＡＭＰ４の出力端子が、第２の調整部４の出力端子である。増幅器ＡＭＰ４の出力端子から第２基準電圧（ＶＲＥＦ２）が、出力される。

第２実施形態の作用について説明する。調整部３又は４以外の作用は、第１実施形態と同じである。よって、説明は省略する。調整部３又は４が、周期的に変動するＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）を入力する。第１の調整部３にあるコンデンサＣ３、又は第２の調整部４にあるコンデンサＣ４及び増幅器ＡＭＰ４により、ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）が平滑され、第２基準電圧（ＶＲＥＦ２）が出力される。

入力電圧（ＶＩＮ）に対する出力電圧（ＶＯＵＴ）の電圧比が１に近づくほど、ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）のデューティ比は高くなる。ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧（ＶＡ）のデューティ比が高くなれば、平滑した時に得られる電圧が増加する。したがって、入力電圧（ＶＩＮ）に対する出力電圧（ＶＯＵＴ）の電圧比が１に近づくほど、第２基準電圧（ＶＲＥＦ２）は、増加する。

第２実施形態の効果は、第１実施形態の効果と同じである。よって説明を省略する。

なお、第１実施形態における第１の調整部１、第２実施形態における第１の調整部３、及び第２実施形態における第２の調整部４のいずれかひとつと、第１実施形態における第２の調整部５とを組み合わせることも可能である。具体的には、第１の実施形態における第２の調整部５にある定電圧（Ｅ２）に替えて、スイッチ回路ＳＷ１の第２の一端に、第１実施形態における第１の調整部１の出力端子、第２実施形態における第１の調整部３の出力端子、及び第２実施形態における第２の調整部４の出力端子のいずれかひとつを接続することができる。

このような構成により、デューティ比が５０％以上にあり、実際にスロープ補償がされる時に応じて、第２基準電圧（ＶＲＥＦ２）が増加し、長期間スロープ補償がされるほど、第２基準電圧（ＶＲＥＦ２）が増加するという効果を奏することができる。

ここで、電圧（ＶＥＯ）は、請求項の差分の一例である。発振器２は、請求項の信号生成部の一例である。電流（ＩＩＮ）は、請求項の入力電圧に比例した電流の一例である。電流（ＩＯＵＴ）は、請求項の出力電圧に比例した電流に対応する。抵抗素子ＲＩＮとＮＭＯＳトランジスタＭ４を備えた回路６は、請求項の第１入力部の一例である。抵抗素子ＲＯＵＴとＮＭＯＳトランジスタＭ６を備えた回路７は、請求項の第２入力部の一例である。ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ１０を備えた回路８は、請求項の演算部の一例である。コンデンサＣ２は、請求項の平滑部の一例である。コンデンサＣ３と増幅器ＡＭＰ４を備えた回路１０は、請求項の平滑部の一例である。ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２は、請求項のスイッチ素子の一例である。

１ 第１実施形態における第１の調整部
２ 発振器
３ 第２実施形態における第１の調整部
４ 第２実施形態における第２の調整部
５ 第１実施形態における第２の調整部
６ 抵抗素子ＲＩＮとＮＭＯＳトランジスタＭ４を備えた回路
７ 抵抗素子ＲＯＵＴとＮＭＯＳトランジスタＭ６を備えた回路
８ ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ１０を備えた回路
９ 抵抗素子Ｒ５と抵抗素子Ｒ６を備えた回路
１０ コンデンサＣ３と増幅器ＡＭＰ４を備えた回路
１００ 電源制御装置の一例
２００ 第１実施形態の電源制御装置
３００ 第２実施形態の電源制御装置
ＡＭＰ４ 増幅器
Ｃ２、Ｃ３ コンデンサ
ＣＭＰ３ 比較器
ＥＲＡ１ 誤差増幅器
Ｍ４、Ｍ６、Ｍ１０ ＮＭＯＳトランジスタ
Ｍ７ ＰＭＯＳトランジスタ
Ｒ５、Ｒ６、ＲＩＮ、ＲＯＵＴ 抵抗素子
ＳＷＤ トランジスタ駆動回路
Ｑ１、Ｑ２ トランジスタ駆動回路ＳＷＤの出力端子

（ＣＳ） 周期信号
（ＩＩＮ）、（ＩＯＵＴ） 電流
（ＶＡ） ＮＭＯＳトランジスタＭ２のドレイン−ソース間電圧
（ＶＥＯ） 電圧
（ＶＩＮ） 入力電圧
（ＶＯＵＴ） 出力電圧
（ＶＲＥＦ１） 第１基準電圧
（ＶＲＥＦ２） 第２基準電圧

Claims (8)

1. 出力電圧をスイッチング制御する電源制御装置であって、
   前記出力電圧と第１基準電圧との差分と、第２基準電圧とを比較し、前記差分が前記第２基準電圧を下回る場合に、前記スイッチング制御を停止する信号生成部と、
   入力電圧と前記出力電圧との比に応じて、前記第２基準電圧を調整する調整部とを有することを特徴とする電源制御装置。
2. 前記調整部は、前記入力電圧に対する前記出力電圧の比が１に近づくに応じて、前記第２基準電圧を増加することを特徴とする請求項１に記載の電源制御装置。
3. 前記調整部は、前記入力電圧が前記出力電圧の２倍以下になることに応じて、前記第２基準電圧を増加することを特徴とする請求項２に記載の電源制御装置。
4. 前記調整部は、前記入力電圧に比例した電流を生成する第１入力部と、
   前記出力電圧に比例した電流を生成する第２入力部と、
   前記入力電圧に対する前記出力電圧の比を演算する演算部とを有することを特徴とする請求項２または３に記載の電源制御装置。
5. 前記調整部は、前記スイッチング制御に応じた信号を平滑する平滑部を有することを特徴とする請求項２または３に記載の電源制御装置。
6. 前記スイッチング制御は、スロープ補償を有する降圧型のピーク電流制御である請求項１乃至４の少なくとも何れか１項に記載の電源制御装置。
7. スイッチング制御されることにより、入力電圧から出力電圧への電力供給を行うスイッチ素子と、
   前記出力電圧と第１基準電圧との差分と、第２基準電圧とを比較し、前記差分が前記第２基準電圧を下回る場合に、前記スイッチ素子に対するスイッチング制御を停止する信号生成部と、
   前記入力電圧と前記出力電圧との比に応じて、前記第２基準電圧を調整する調整部とを有することを特徴とする電源装置。
8. 出力電圧をスイッチング制御する電源制御方法であって、
   前記出力電圧と第１基準電圧との差分と、入力電圧と前記出力電圧との比に応じて調整される第２基準電圧とを比較し、前記差分が前記第２基準電圧を下回る場合に、前記スイッチング制御を停止することを特徴とする電源制御方法。

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