JP2010263132A - ドライエッチング方法 - Google Patents

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Abstract

【課題】ポリシリコン膜下層の金属材料を、ポリシリコン膜へダメージを与えずにエッチング処理する方法を提供する。
【解決手段】ポリシリコン膜105をエッチングした後に、カーボンを含むプラズマによりポリシリコン膜105の側壁にカーボンポリマの保護膜107を形成させることで、ウェハの高温化や処理圧力の低圧力化により揮発性をあげたエッチング条件下で、ハロゲン系ガスのプラズマにより下層膜である金属材料104のエッチング処理を行っても、ポリシリコン膜105のサイドエッチ及び側壁荒れを防止することができる。また、このカーボンポリマによる保護膜107により、金属材料104をエッチングする際に飛散した金属物質はポリシリコン膜105に直接付着することなく、アッシング工程によりカーボンポリマの保護壁107とともに簡単に取り除くことができる。
【選択図】図1(c)

Description

本発明は半導体装置の製造方法に関し、特に金属ゲート電極のドライエッチング技術に関する。
半導体素子におけるゲート絶縁膜は長らくSiO2やSiONのようなシリコン酸化膜系の膜が使用されてきた。しかしながら、パターンの微細化,回路駆動速度の高速化の要求からゲート絶縁膜の薄膜化が進み、近年ではこれらのゲート絶縁膜において薄膜化の限界に達してきた。そこで、等価的ゲート絶縁膜膜厚を同じ膜厚のSiO2ゲート酸化膜の数分の1にすることのできるHfSiOやHfO2のような高誘電体が代替材料として用いられるようになってきた。
しかしながら、これらの高誘電体膜を単純にこれまでのゲート酸化膜の代わりにゲート絶縁膜として使用すると、ゲート電極のポリシリコン膜との界面においてポリシリコン膜の空乏化等のトランジスタ特性を低下させる問題が生じる。しかし、この現象は高誘電体ゲート酸化膜とポリシリコン膜の間に金属層を挟むことで回避でき、実際にこのような金属/高誘電体ゲートの構造が次世代のゲート構造となっている。本技術に関連する公知例として例えば、特許文献1が挙げられる。
一般に金属材料をエッチングするにはハロゲン系ガスが使用される。さらに、これらのエッチングガスと金属材料の反応生成物は揮発性が低いためエッチングが進行しにくい。このため金属材料を加工するには、ウェハ温度の高温化や、処理圧力の低圧化などにより反応生成物の揮発性を上げてエッチングを進行させる必要がある。
また、特許文献2にはポリシリコン膜のメインエッチング後のエッチング処理で発生するサイドエッチ形状を添加ガス(炭化水素)により生成される反応性生物により抑制する技術が記載されている。
特表2008−502141号公報 特開2007−250940号公報
しかしながら、特許文献1の従来技術は、揮発性を上げた条件下で金属材料をエッチング加工すると、先に加工されたポリシリコン膜との反応も促進されるため、ポリシリコン膜にサイドエッチや側壁荒れ等が発生するという問題があった。
また、金属材料をエッチングする際に飛散した金属物質がポリシリコン側壁へ再付着し、最終的に残渣として残るという問題があった。
また、特許文献2の従来技術は、エッチング加工されたポリシリコン膜の側壁を保護するためのカーボンポリマの保護膜を形成できないという問題があった。
上記課題を解決するために、本発明は、ポリシリコン膜をエッチングした後に、カーボンを含むプラズマによりポリシリコン膜の側壁にカーボンポリマの保護膜を形成させることで、ハロゲン系ガスのプラズマにより下層膜である金属材料のエッチング処理を行っても、ポリシリコン膜のサイドエッチ及び側壁荒れを防止することができる。
また、このカーボンポリマによる保護膜により、金属材料をエッチングする際に飛散した金属物質はポリシリコン膜に直接付着することがないので、アッシング工程によりカーボンポリマの保護壁とともに簡単に取り除くことが可能なドライエッチング方法を提供することができる。
本発明技術による金属/高誘電体ゲート構造の形成方法における選択された段階の断面図。 本発明技術による金属/高誘電体ゲート構造の形成方法における選択された段階の断面図。 本発明技術による金属/高誘電体ゲート構造の形成方法における選択された段階の断面図。 本発明技術による金属/高誘電体ゲート構造の形成方法における選択された段階の断面図。 本発明技術による金属/高誘電体ゲート構造の形成方法における選択された段階の断面図。 本発明技術によるポリシリコン膜の側壁に堆積するカーボンポリマの堆積特性図。
以下、本発明にかかる一実施例の形態を図面を用いて説明する。本一実施例はECRエッチング装置を用いて実施したものである。
図1(a)は実施例1に係る半導体素子の断面図である。半導体基板101上にゲート絶縁膜としてSiO2膜102を形成する。その上に高誘電体ゲート絶縁膜としてHfO2膜103を形成し、さらに金属膜としてTiN膜104を形成し、その上にポリシリコン膜105を形成し、その上にハードマスクとしてSiO2膜106を形成する。ハードマスク106は適切なプロセス処理によりすでにデバイスパターンが転写されている。
まず、図1(b)で示すように公知の条件にてポリシリコン膜105をエッチングする。この際のエッチング条件は例えば、マイクロ波電力を800W、RFバイアス電力を40Wとし、エッチングガスはCl2:15ml/min,O2:3ml/min,HBr:45ml/minの混合ガスを使用し、処理室内圧力を0.8Paに保ちウェハ温度は40℃とする。このエッチング条件はポリシリコン膜のエッチング条件の一例であって、ポリシリコン膜のエッチング条件は上記条件に限定されず、いかなる条件でも本発明の効果には影響はしない。
ポリシリコン膜105をエッチングした後、図1(c)で示すようにCHF3のプラズマによりポリシリコン膜の側壁にカーボンポリマの保護膜107を形成した。このポリシリコン膜の保護壁形成段階のエッチング条件は例えば、マイクロ波電力を1000W、RFバイアス電力を30Wとし、エッチングガスはCHF3:100ml/minを使用し、処理室内圧力を0.3Paに保ちウェハ温度は40℃とする。この時、RFバイアス電力の印加によりウェハ表面に垂直に引き込まれるイオンのスパッタ効果により、金属材料表面にはカーボンポリマは堆積し難く、選択的にポリシリコン膜105の側壁に堆積する。
ポリシリコン膜の側壁に堆積するカーボンポリマの堆積速度を測定するために、デバイスパターンが形成されていないシリコンウェハをこのカーボンポリマ堆積条件でエッチングし、カーボンポリマの堆積量を断面SEM(Scanning Electron Microscope)を用いて測定した。側壁を模擬するためRFバイアス電力は印加せずにエッチングを行った。上述の一実施例のエッチング条件で測定を行った結果は図2に示す通りであり、堆積速度は24.8nm/minであった。
その後、図1(d)で示すようにポリシリコン膜105下層のTiN膜104のエッチングを行った。この際のエッチング条件は例えば、マイクロ波電力を800W、RFバイアス電力を10Wとし、エッチングガスはCl2:40ml/minとし、処理室内圧力を0.8Paに保ちウェハ温度は40℃とする。この条件はTiN膜のエッチング条件の一例であって、TiN膜のエッチング条件は上記条件に限定されず、いかなる条件でも本発明の効果には影響はしない。
TiN膜エッチング中のカーボンポリマの削れ量を算出するために、TiNエッチング条件でデバイスパターンが形成されていないレジスト膜付きウェハをエッチングした。この際、ポリシリコン膜側壁のカーボンポリマの削れを模すためにRFバイアス電力は印加せずにエッチングを行った。この結果レジスト膜の削れ量は約1.3nmであった。このため本一実施例では4nm程度の側壁保護膜を形成するために、10秒の側壁保護処理によりカーボンポリマ保護膜の生成を行った。このようにカーボンポリマ保護膜の生成膜厚は、処理時間により調整できる。TiNエッチング中の保護膜削れ量はエッチング条件によって異なるため、エッチング条件を変更した際には変更した条件でレジスト膜の削れを測定し、必要な側壁保護ステップ時間の調整を行った。
その後、カーボンポリマの保護膜107及び、TiN膜104のエッチング時に飛散してカーボンポリマの保護膜107に付着したTiN108を除去するためにアッシング処理を行った。アッシング処理は装置内のアッシング処理室で行い、アッシング処理の条件は例えば、マイクロ波電力を1800W、エッチングガスはO2:2000ml/minとし、処理室内圧力を200Paに保ちウェハ温度は250℃とする。アッシング条件は上記条件に限定されず、いかなる条件でも本発明の効果には影響はしない。
尚、本アッシング処理は、エッチング処理後にそのままエッチング処理室内で、または別のアッシング装置で実施しても良い。
さらに、アッシング処理後、エッチングによる副生成物除去のために5%HF水溶液にてウェットエッチングを行い図1(e)で示すようなポリシリコン膜の側壁に荒れやサイドエッチの発生しない加工形状を得ることができた。
本一実施例によれば、ポリシリコン膜をエッチングした後に、カーボンを含むガスをプラズマ化しポリシリコン膜の側壁にカーボンポリマの保護膜を形成させることで、ハロゲン系ガスのプラズマにより下層膜である金属材料のエッチング処理を行っても、ポリシリコン膜のサイドエッチ及び側壁荒れを防止することができる。
また、カーボンポリマの保護膜をポリシリコン膜の表面に形成することにより、金属材料をエッチングする際に飛散した金属物質は、カーボンポリマの保護膜の表面に付着するため、ポリシリコン膜に直接付着することがない。そのためアッシング工程によりカーボンポリマの保護壁とともに簡単に取り除くことができる。
本一実施例では、カーボンポリマの保護膜107形成にカーボンを含むガスとしてCHF3を用いたが、本発明のガスはCHF3に限定されるものではない。つまり、CHF3ガスに代わりCH4やC26,CH22,CF4,C48,C36,C38,CH3OH,COなどのカーボンを含むガスを使用することもできる。また、これらのうち2種類以上を混合した混合ガスを使用することもできる。また、これらのうち1種類以上のガスにAr,He,O2,N2,HBr,Cl2、等のいずれかの添加ガスを混合したガス系を使用しても同様の効果がある。
また、膜構造に関するところでは、ポリシリコン膜下部の金属膜が2種類以上積層した膜構造も考えられるが、このような構造においても本発明による処理方法が適用できる。
さらに、膜種に関するところでは、本一実施例において、ゲート酸化膜にSiO2、高誘電率ゲート絶縁膜にHfO2、金属膜にTiN、ハードマスクにSiO2を用いたが、これらの膜種は本一実施例と異なるものを用いても適用可能である。以下にこれらの膜の代替材料を列挙する。ハードマスクはSiO2のほかにSiN,SiON,SiOC等のハードマスク材を用いることができ、金属材料に関してもTiN以外に、Ti,Ta,W,La,Mo,Hf,Zr,Nb,V,Ni,Co,Ir,Pt,Alまたは、これらの窒化物またはこれらのシリサイド膜、またはシリサイド膜を窒化させたものでも適用可能である。
また、本一実施例においてポリシリコンのマスクにはハードマスクを用いたが、実際にはレジストマスク等、他のマスク構造を用いても本発明は適用可能である。
また、本一実施例ではプラズマ源にECRを用いたが、ICP又はヘリコンなど他のプラズマ源を使ったエッチングにおいても本発明は応用可能である。
101 半導体基板
102 ゲート絶縁膜(SiO2膜)
103 高誘電体ゲート絶縁膜(HfO2
104 金属膜(TiN膜)
105 ポリシリコン膜
106 ハードマスク(SiO2膜)
107 保護膜
108 飛散金属物質(TiN)

Claims (4)

  1. 半導体基板上に形成された金属/高誘電体ゲート構造のドライエッチング方法において、
    ポリシリコン膜をエッチングする工程と、カーボンを含むプラズマによりポリシリコン膜の側壁にカーボンポリマの保護膜を形成させる工程と、ハロゲン系ガスのプラズマによりポリシリコン膜の下層膜である金属材料のエッチング処理を行う工程と、該エッチング処理後に飛散した金属物質とともにカーボンポリマの保護壁を除去するアッシング工程とを具備したことを特徴とするドライエッチング方法。
  2. 請求項1記載のドライエッチング方法において、
    前記カーボンポリマの保護膜を形成させる工程は、エッチングガスとして、CHF3:100ml/minを使用し、処理室内圧力を0.3Paに保ちウェハ温度は40℃としたことを特徴とするドライエッチング方法。
  3. 請求項1記載のドライエッチング方法において、
    前記カーボンポリマの保護膜を形成させる工程は、エッチングガスとして、CHF3,CH4,C26,CH22,CF4,C48,C36,C38,CH3OH,COの少なくとも一つを含むガス、または、これらのうち2つ以上を混合した混合ガス、または、これらのうち少なくとも一つを含むガスにAr,He,O2,N2,HBr,Cl2、等のいずれかの添加ガスを混合したガスを使用することを特徴とするドライエッチング方法。
  4. 請求項1記載のドライエッチング方法において、
    前記アッシング工程は、エッチング処理後に装置内のアッシング処理室、または別のアッシング装置で行うことを特徴とするドライエッチング方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107404A (ja) * 2012-11-27 2014-06-09 Mitsubishi Electric Corp 配線構造の製造方法
JP2015119099A (ja) * 2013-12-19 2015-06-25 東京エレクトロン株式会社 半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241088B (zh) * 2013-06-09 2017-07-14 中芯国际集成电路制造(上海)有限公司 条形结构的形成方法
US10840105B2 (en) 2015-06-15 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with insulating structure and method for manufacturing the same
JP7061941B2 (ja) * 2018-08-06 2022-05-02 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
US11915933B2 (en) * 2020-09-18 2024-02-27 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831801A (ja) * 1994-07-13 1996-02-02 Sony Corp ドライエッチング方法
JPH10303183A (ja) * 1997-04-28 1998-11-13 Sony Corp パターンの形成方法
JP2000277494A (ja) * 1999-03-26 2000-10-06 Sony Corp 有機系反射防止膜のエッチング方法および半導体装置の製造方法
JP2002518825A (ja) * 1998-06-08 2002-06-25 ユナキス ユーエスエー インク. 実質的にアンダカットのないシリコンを絶縁体構造上に作製するエッチング工程
KR20040090931A (ko) * 2003-04-17 2004-10-27 어플라이드 머티어리얼스, 인코포레이티드 전계효과 트랜지스터의 게이트 구조를 제조하는 방법
JP2006086486A (ja) * 2004-09-15 2006-03-30 Hynix Semiconductor Inc 不揮発性メモリ素子のゲート電極形成方法
JP2007158250A (ja) * 2005-12-08 2007-06-21 Hitachi High-Technologies Corp プラズマエッチング方法
JP2007250940A (ja) * 2006-03-17 2007-09-27 Hitachi High-Technologies Corp ドライエッチング方法
JP2008502141A (ja) * 2004-06-02 2008-01-24 テキサス インスツルメンツ インコーポレイテッド 金属ゲート集積化のためのゲートスタック及びゲートスタックのエッチングシーケンス
WO2008033886A2 (en) * 2006-09-12 2008-03-20 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
JP2008514001A (ja) * 2004-09-17 2008-05-01 フリースケール セミコンダクター インコーポレイテッド 金属層を有する半導体素子の形成方法
JP2008244479A (ja) * 2007-03-23 2008-10-09 Tokyo Electron Ltd 金属窒化物を乾式エッチングする方法及びシステム
JP2009188256A (ja) * 2008-02-07 2009-08-20 Tokyo Electron Ltd プラズマエッチング方法及び記憶媒体
JP2010010573A (ja) * 2008-06-30 2010-01-14 Hitachi High-Technologies Corp 半導体加工方法
JP2010027727A (ja) * 2008-07-16 2010-02-04 Hitachi High-Technologies Corp 半導体加工方法
JP2010199126A (ja) * 2009-02-23 2010-09-09 Panasonic Corp プラズマ処理方法およびプラズマ処理装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767018A (en) * 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
JP2000091318A (ja) * 1998-09-09 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
US6955964B2 (en) * 2003-11-05 2005-10-18 Promos Technologies, Inc. Formation of a double gate structure

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831801A (ja) * 1994-07-13 1996-02-02 Sony Corp ドライエッチング方法
JPH10303183A (ja) * 1997-04-28 1998-11-13 Sony Corp パターンの形成方法
JP2002518825A (ja) * 1998-06-08 2002-06-25 ユナキス ユーエスエー インク. 実質的にアンダカットのないシリコンを絶縁体構造上に作製するエッチング工程
JP2000277494A (ja) * 1999-03-26 2000-10-06 Sony Corp 有機系反射防止膜のエッチング方法および半導体装置の製造方法
KR20040090931A (ko) * 2003-04-17 2004-10-27 어플라이드 머티어리얼스, 인코포레이티드 전계효과 트랜지스터의 게이트 구조를 제조하는 방법
JP2008502141A (ja) * 2004-06-02 2008-01-24 テキサス インスツルメンツ インコーポレイテッド 金属ゲート集積化のためのゲートスタック及びゲートスタックのエッチングシーケンス
JP2006086486A (ja) * 2004-09-15 2006-03-30 Hynix Semiconductor Inc 不揮発性メモリ素子のゲート電極形成方法
JP2008514001A (ja) * 2004-09-17 2008-05-01 フリースケール セミコンダクター インコーポレイテッド 金属層を有する半導体素子の形成方法
JP2007158250A (ja) * 2005-12-08 2007-06-21 Hitachi High-Technologies Corp プラズマエッチング方法
JP2007250940A (ja) * 2006-03-17 2007-09-27 Hitachi High-Technologies Corp ドライエッチング方法
WO2008033886A2 (en) * 2006-09-12 2008-03-20 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
JP2008244479A (ja) * 2007-03-23 2008-10-09 Tokyo Electron Ltd 金属窒化物を乾式エッチングする方法及びシステム
JP2009188256A (ja) * 2008-02-07 2009-08-20 Tokyo Electron Ltd プラズマエッチング方法及び記憶媒体
JP2010010573A (ja) * 2008-06-30 2010-01-14 Hitachi High-Technologies Corp 半導体加工方法
JP2010027727A (ja) * 2008-07-16 2010-02-04 Hitachi High-Technologies Corp 半導体加工方法
JP2010199126A (ja) * 2009-02-23 2010-09-09 Panasonic Corp プラズマ処理方法およびプラズマ処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107404A (ja) * 2012-11-27 2014-06-09 Mitsubishi Electric Corp 配線構造の製造方法
JP2015119099A (ja) * 2013-12-19 2015-06-25 東京エレクトロン株式会社 半導体装置の製造方法

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