KR101044427B1 - 드라이 에칭방법 - Google Patents
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Abstract
본 발명은, 폴리실리콘막을 에칭한 후에, 카본을 함유하는 플라즈마에 의하여 폴리실리콘막의 측벽에 카본 폴리머의 보호막을 형성시킴으로써, 웨이퍼의 고온화나 처리 압력의 저압력화에 의하여 휘발성을 올린 에칭 조건 하에서, 할로겐계 가스의 플라즈마에 의하여 하층막인 금속재료의 에칭처리를 행하여도, 폴리실리콘막의 사이드 에치 및 측벽 러프를 방지할 수 있다. 또, 이 카본 폴리머에 의한 보호막에 의하여, 금속재료를 에칭할 때에 비산한 금속 물질은 폴리실리콘막에 직접 부착하지 않고, 애싱공정에 의하여 카본 폴리머의 보호막과 함께 간단하게 제거할 수 있다.
Description
본 발명은 반도체 장치(device)의 제조방법에 관한 것으로, 특히 금속 게이트 전극의 드라이 에칭 기술에 관한 것이다.
반도체 소자에 있어서의 게이트 절연막으로서는 오랫동안 SiO2나 SiON과 같은 실리콘 산화막계의 막이 사용되어 왔다. 그러나, 패턴의 미세화, 반도체 디바이스의 동작 속도의 고속화의 요구로부터 게이트 절연막의 박막화가 진행되어, 최근에는 이들 게이트 절연막에서 박막화의 한계에 도달하였다. 그래서, 등가적 게이트 절연막 막 두께를 동일한 막 두께의 SiO2 게이트 산화막의 수분의 1로 할 수 있는 HfSiO나 HfO2와 같은 고유전체가 대체 재료로서 사용되게 되었다.
그러나, 이들 고유전체막을 단순히 지금까지의 게이트 산화막 대신 게이트 절연막으로서 사용하면, 게이트 전극의 폴리실리콘막과의 계면에 있어서 폴리실리콘막의 공핍화(空乏化) 등의 트랜지스터 특성을 저하시키는 문제가 발생한다. 그러나, 이 현상은 고유전체 게이트 산화막과 폴리실리콘막의 사이에 금속층을 끼움으로써 회피할 수 있고, 실제로 이러한 금속/고유전체 게이트의 구조가 차세대 게이 트 구조로 되어 있다. 본 기술에 관련되는 공지예로서 예를 들면, 일본국 특표2008-502141호 공보(JP-T2008-502141 : the term "JP-T" as used herein means a published Japanese translation of a PCT application)를 들 수 있다.
일반적으로 금속재료를 에칭하기 위해서는 할로겐계 가스가 사용된다. 또한, 이들 에칭가스와 금속재료의 반응 생성물은 휘발성이 낮기 때문에 에칭이 진행되기 어렵다. 이 때문에 금속재료를 가공하기 위해서는, 웨이퍼 온도의 고온화나, 처리 압력의 저압화 등에 의하여 반응 생성물의 휘발성을 올려 에칭을 진행시킬 필요가 있다.
또, 일본국 특개2007-250940호 공보(JP-A-2007-250940)에는 폴리실리콘막의 메인 에칭 후의 에칭처리에서 발생하는 사이드 에치 형상을 첨가 가스(탄화수소)에 의하여 생성되는 반응성 생물에 의하여 억제하는 기술이 기재되어 있다.
그러나, JP-T2008-502141의 종래 기술은, 휘발성을 올린 조건 하에서 금속재료를 에칭 가공하면, 먼저 가공된 폴리실리콘막과의 반응도 촉진되기 때문에, 폴리실리콘막에 사이드 에치나 측벽 러프(측벽의 요철) 등이 발생한다는 문제가 있었다.
또, 금속재료를 에칭할 때에 비산한 금속물질이 폴리실리콘 측벽으로 재부착되어, 최종적으로 잔사(殘渣)로서 남는다는 문제가 있었다.
또, JP-A-2007-250940의 종래 기술은, 에칭 가공된 폴리실리콘막의 측벽을 보호하기 위한 카본 폴리머의 보호막을 형성할 수 없다는 문제가 있었다.
상기 과제를 해결하기 위하여, 본 발명은, 폴리실리콘막을 에칭한 후에, 카본을 함유하는 플라즈마에 의하여 폴리실리콘막의 측벽에 카본 폴리머의 보호막을 형성시킴으로써, 할로겐계 가스의 플라즈마에 의하여 하층막인 금속재료의 에칭처리를 행하여도, 폴리실리콘막의 사이드 에치 및 측벽 러프를 방지할 수 있다.
또, 이 카본 폴리머에 의한 보호막에 의하여, 금속재료를 에칭할 때에 비산한 금속물질은 폴리실리콘막에 직접 부착하는 일이 없기 때문에, 애싱공정에 의하여 카본 폴리머의 보호벽과 함께 간단하게 제거하는 것이 가능한 드라이 에칭방법을 제공할 수 있다.
이하, 본 발명에 관한 일 실시예의 형태를 도면을 이용하여 설명한다. 본 일 실시예는 ECR 에칭장치를 사용하여 실시한 것이다.
도 1a는 실시예 1에 관한 반도체 소자의 단면도이다. 반도체 기판(101) 상에 게이트 절연막으로서 SiO2막(102)을 형성한다. 그 위에 고유전체 게이트 절연막으로서 HfO2막(103)을 형성하고, 또한 금속재료로 이루어지는 금속막으로서 TiN막(104)을 형성하며, 그 위에 폴리실리콘막(105)을 형성하고, 그 위에 하드마스크로서 SiO2막(106)을 형성한다. 하드마스크(106)는 적절한 프로세스 처리에 의하여 이미 디바이스 패턴이 전사되어 있다.
[실시예 1]
먼저, 도 1b에서 나타내는 바와 같이 공지의 조건에서 폴리실리콘막(105)을 에칭한다. 이때의 에칭 조건은 예를 들면, 마이크로파 전력을 800W, RF 바이어스 전력을 40W로 하고, 에칭가스는 Cl2 : 15ml/min, O2 : 3ml/min, HBr : 45ml/min의 혼합가스를 사용하며, 처리실 내 압력을 0.8Pa로 유지하고 웨이퍼 온도는 40℃로 한다. 이 에칭 조건은 폴리실리콘막의 에칭 조건의 일례로서, 폴리실리콘막의 에칭 조건은 상기 조건에 한정되지 않고, 어떠한 조건에서도 본 발명의 효과에는 영향을 주지 않는다.
폴리실리콘막(105)을 에칭한 후, 도 1c에서 나타내는 바와 같이 CHF3의 플라즈마에 의하여 폴리실리콘막의 측벽에 카본 폴리머의 보호막(107)을 형성하였다. 이 폴리실리콘막의 보호벽 형성단계의 에칭 조건은 예를 들면, 마이크로파 전력을 1000W, RF 바이어스 전력을 30W로 하고, 에칭가스는 CHF3 : 100ml/min을 사용하며, 처리실 내 압력을 0.3Pa로 유지하고 웨이퍼 온도는 40℃로 한다. 이때, RF 바이어스 전력의 인가에 의하여 웨이퍼 표면에 수직으로 도입되는 이온의 스퍼터 효과에 의하여, 금속재료 표면에는 카본 폴리머는 퇴적하기 어렵고, 선택적으로 폴리실리콘막(105)의 측벽에 퇴적한다.
폴리실리콘막의 측벽에 퇴적하는 카본 폴리머의 퇴적 속도를 측정하기 위하여, 디바이스 패턴이 형성되어 있지 않은 실리콘 웨이퍼를 이 카본 폴리머 퇴적 조건에서 에칭하고, 카본 폴리머의 퇴적량을 단면 SEM(Scanning Electron Microscope)을 사용하여 측정하였다. 측벽의 변화를 모의하기 위하여, RF 바이어스 전력은 인가하지 않고 에칭을 행하였다. 상기한 일 실시예의 에칭 조건에서 측정을 행한 결과는 도 2에 나타내는 대로이고, 퇴적 속도는 24.8㎚/min이었다.
그 후, 도 1d에서 나타내는 바와 같이 폴리실리콘막(105)의 하층인 TiN막(104)에 대하여 에칭을 행하였다. 이때의 에칭 조건은 예를 들면, 마이크로파 전력을 800W, RF 바이어스 전력을 10W로 하고, 에칭가스는 Cl2 : 40ml/min으로 하며, 처리실 내 압력을 0.8Pa로 유지하고 웨이퍼 온도는 40℃로 한다. 이 조건은 TiN막의 에칭 조건의 일례로서, TiN막의 에칭 조건은 상기 조건에 한정되지 않고, 어떠한 조건에서도 본 발명의 효과에는 영향을 주지 않는다.
TiN막(104)에 대한 에칭 중에 있어서의 카본 폴리머의 깎임량(두께)을 산출 하기 위하여, TiN막에 대한 에칭 조건에서, 디바이스 패턴이 형성되어 있지 않은 레지스트막 부착 웨이퍼를 에칭하였다. 이때, 폴리실리콘막(105)의 측벽의 카본 폴리머의 깎임을 모의하기 위하여, RF 바이어스 전력은 인가하지 않고 에칭을 행하였다. 이 결과, 레지스트막의 깎임량(두께)은 대략 1.3㎚이었다. 이 때문에 본 일 실시예에서는 4㎚ 정도의 측벽 보호막을 형성하기 위하여, 10초간, 측벽 보호처리를 행하고, 그것에 의하여 카본 폴리머 보호막의 생성을 행하였다. 이와 같이 카본 폴리머 보호막의 생성막 두께는, 처리시간에 의하여 조정할 수 있다. TiN막에 대한 에칭 중에서의 보호막의 깎임량은 에칭 조건에 따라 다르다. 따라서, 에칭 조건을 변경하였을 때는 변경한 조건에서 레지스트막의 깎임량을 측정하고, 측정한 깎임량에 따라 필요한 측벽 보호 단계 시간의 조정을 행하였다.
그 후, 카본 폴리머의 보호막(107) 및 TiN막(104)의 에칭시에 비산하여 카본 폴리머의 보호막(107)에 부착한 TiN(108)을 제거하기 위하여, 애싱처리를 행하였다. 애싱처리는 에칭장치 내의 애싱처리실에서 행하고, 애싱처리의 조건은 예를 들면, 마이크로파 전력을 1800W, 에칭가스는 O2 : 2000ml/min으로 하며, 처리실 내 압력을 200Pa로 유지하고 웨이퍼 온도는 250℃로 한다. 애싱 조건은 상기 조건에 한정되지 않고, 어떠한 조건에서도 본 발명의 효과에는 영향을 주지 않는다.
또한, 본 애싱처리는, 에칭처리 후에 그대로 에칭처리실 내에서, 또는 에칭장치와는 별도로 설치된 다른 애싱장치에서 실시하여도 된다.
또한, 애싱처리 후, 에칭에 의한 부생성물 제거를 위하여 5% HF 수용액으로 웨트 에칭을 행하고, 도 1e에서 나타내는 바와 같은 폴리실리콘막의 측벽에 러프(요철)나 사이드 에치가 발생하지 않는 가공형상을 얻을 수 있다.
본 일 실시예에 의하면, 폴리실리콘막을 에칭한 후에, 카본을 함유하는 가스를 플라즈마화 하여 폴리실리콘막의 측벽에 카본 폴리머의 보호막을 형성시킴으로써, 할로겐계 가스의 플라즈마에 의하여 하층막인 금속재료의 에칭처리를 행하여도, 폴리실리콘막의 사이드 에치 및 측벽 러프를 방지할 수 있다.
또, 카본 폴리머의 보호막을 폴리실리콘막의 표면에 형성함으로써, 금속재료를 에칭할 때에 비산한 금속물질은, 카본 폴리머의 보호막의 표면에 부착하기 위하여, 폴리실리콘막에 직접 부착하는 일이 없다. 그 때문에 애싱공정에 의하여 카본 폴리머의 보호벽과 함께 간단하게 제거할 수 있다.
본 일 실시예에서는, 카본 폴리머의 보호막(107) 형성을 위하여, 카본을 함유하는 가스로서 CHF3를 사용하였으나, 본 발명의 가스는 CHF3로 한정되는 것은 아니다. 즉, CHF3 가스 대신 CH4나 C2H6, CH2F2, CF4, C4F8, C3F6, C3F8, CH3OH, CO 등의 카본을 함유하는 가스를 사용할 수도 있다. 또, 이들 중 2종류 이상을 혼합한 혼합가스를 사용할 수도 있다. 또, 이들 중 1종류 이상의 가스에 Ar, He, O2, N2, HBr, Cl2 등 중 어느 하나의 첨가 가스를 혼합한 가스계를 사용하여도 동일한 효과가 있다.
또, 막 구조에 관한 부분에서는, 폴리실리콘막 하부의 금속막이 2종류 이상 적층한 막구조도 생각할 수 있으나, 이와 같은 구조에 있어서도 본 발명에 의한 처 리방법을 적용할 수 있다.
또한, 막 종류에 관한 부분에서는, 본 일 실시예에서, 게이트 산화막에 SiO2, 고유전율 게이트 절연막에 HfO2, 금속막에 TiN, 하드마스크에 SiO2를 사용하였으나, 이들 막 종류는 본 일 실시예와 다른 것을 사용하여도 적용 가능하다. 이하에 이들 막의 대체 재료를 열거한다. 하드마스크는 SiO2 이외에 SiN, SiON, SiOC 등의 하드마스크재를 사용할 수 있고, 금속재료에 관해서도 TiN 이외에, Ti, Ta, W, La, Mo, Hf, Zr, Nb, V, Ni, Co, Ir, Pt, Al 또는, 이들 질화물 또는 이들 실리사이드막, 또는 실리사이드막을 질화시킨 것이어도 적용 가능하다.
또, 본 일 실시예에 있어서 폴리실리콘의 마스크에는 하드마스크를 사용하였으나, 실제로는 레지스트 마스크 등, 다른 마스크 구조를 사용하여도 본 발명은 적용 가능하다.
또, 본 일 실시예에서는 플라즈마원에 ECR을 사용하였으나, ICP 또는 헬리콘 등 다른 플라즈마원을 사용한 에칭에 있어서도 본 발명은 응용 가능하다.
도 1a는 본 발명 기술에 의한 금속/고유전체 게이트 구조의 형성방법에 있어서의 선택된 단계의 단면도,
도 1b는 본 발명 기술에 의한 금속/고유전체 게이트 구조의 형성방법에 있어서의 선택된 단계의 단면도,
도 1c는 본 발명 기술에 의한 금속/고유전체 게이트 구조의 형성방법에 있어서의 선택된 단계의 단면도,
도 1d는 본 발명 기술에 의한 금속/고유전체 게이트 구조의 형성방법에 있어서의 선택된 단계의 단면도,
도 1e는 본 발명 기술에 의한 금속/고유전체 게이트 구조의 형성방법에 있어서의 선택된 단계의 단면도,
도 2는 본 발명 기술에 의한 폴리실리콘막의 측벽에 퇴적하는 카본 폴리머의 퇴적 특성도이다.
Claims (4)
- 삭제
- 반도체 기판 상에 형성된 금속/고유전체 게이트 구조의 드라이 에칭방법에 있어서,폴리실리콘막을 에칭하는 공정과,카본을 함유하는 플라즈마에 의하여 상기 폴리실리콘막의 측벽에 카본 폴리머의 보호막을 형성시키는 공정과,할로겐계 가스의 플라즈마에 의하여 상기 폴리실리콘막의 하층막인 금속재료의 에칭처리를 행하는 공정과,당해 에칭처리 후에 비산한 금속재료와 함께 상기 카본 폴리머의 보호벽을 제거하는 애싱공정을 구비하되,상기 카본 폴리머의 보호막을 형성시키는 공정은, 에칭가스로서, CHF3 : 100ml/min을 사용하고, 에칭장치의 처리실 내 압력을 0.3Pa로 유지하고 웨이퍼 온도는 40℃로 한 것을 특징으로 하는 드라이 에칭방법.
- 반도체 기판 상에 형성된 금속/고유전체 게이트 구조의 드라이 에칭방법에 있어서,폴리실리콘막을 에칭하는 공정과,카본을 함유하는 플라즈마에 의하여 상기 폴리실리콘막의 측벽에 카본 폴리머의 보호막을 형성시키는 공정과,할로겐계 가스의 플라즈마에 의하여 상기 폴리실리콘막의 하층막인 금속재료의 에칭처리를 행하는 공정과,당해 에칭처리 후에 비산한 금속재료와 함께 상기 카본 폴리머의 보호벽을 제거하는 애싱공정을 구비하되,상기 카본 폴리머의 보호막을 형성시키는 공정은, 에칭가스로서, CHF3, CH4, C2H6, CH2F2, CF4, C4F8, C3F6, C3F8, CH3OH, CO 중 적어도 하나를 함유하는 가스, 또는, 이들 중 2개 이상을 혼합한 혼합가스, 또는, 이들 중 적어도 하나를 함유하는 가스에 Ar, He, O2, N2, HBr, Cl2 등 중 어느 하나의 첨가 가스를 혼합한 가스를 사용하는 것을 특징으로 하는 드라이 에칭방법.
- 삭제
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