JP4865373B2 - ドライエッチング方法 - Google Patents

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Description

本発明は、半導体デバイスのエッチング方法に関する。さらに詳細には、半導体デバイス製造時に、ゲート配線をエッチングするときのゲート酸化膜下のSi基板へのイオン入射によるダメージ層の発生を低減させると同時に、サイドエッチ等の異常形状を発生させずに、ゲート配線を垂直加工するドライエッチング方法に関する。
近年、半導体デバイス製造時の処理速度の高速化を進めるにあたり、ゲート酸化膜の薄膜化が進んでいる。しかし、ゲート配線を加工する過程で、プラズマ生成されたイオンをRFバイアスによりウエハ表面に入射させるドライエッチングを行うと、入射されたイオンが薄膜のゲート酸化膜を透過し、ゲート酸化膜下層のSi基板にダメージを与える問題がある。このSi基板へのダメージにより、Si基板が後退する現象(Siリセス)が発生する。このSi基板のリセス量が大きいと、デバイス特性に影響を与えてしまうことが知られており、Siリセス量の低減がデバイス性能向上のための重要な要素となっている。
従来のドライエッチング方法では、酸素等の添加ガスを最適化することによりゲート酸化膜の抜けを防止しながら、垂直な加工形状を維持するために比較的高いRFバイアスを印加する必要があった。しかし、この方法ではウエハへのイオン入射エネルギーが高くなり、Siリセス量が増加してしまうという問題がある。
このようなオーバーエッチング時のSiリセス量を低く維持しながらポリシリコンを垂直加工するために、カーボンを含まないハロゲン化ガス(Inorganic halide gas)によるポリシリコンのサイドエッチを抑制する手法が提案されている(例えば、非特許文献1参照)。この手法によれば、オーバーエッチングガスのハロゲン(例えば、Cl)が含まれると、堆積性の反応生成物を生じさせえるためにCを多く必要とし、Oを含むとさらに多くのCを必要とする。
2005年 ドライプロセス インターナショナルシンポジウム(2005 Dry Process International Symposium)、10‐16項、271〜272ページ
本発明は、ゲート配線層のドライエッチング時のオーバーエッチングにより発生するSi基板のリセス量を低減し、ゲート配線を垂直に加工することにより、デバイスの信頼性を向上させることを目的とする。
この課題は、電極へのRF印加バイアスの出力低減や、プロセスパラメータの変更によりプラズマ密度を調整することにより、ウエハへのイオン入射エネルギーを下げると同時に、添加ガスにより反応生成物を制御することでSi基板へのイオン入射を抑制し、また、ゲート配線の側壁を保護させることにより達成できる。
すなわち、本発明は、半導体基板上にゲート酸化膜とポリシリコン膜を形成したゲート配線層の前記ポリシリコン膜をメインエッチング処理した後、該メインエッチング後に残ったポリシリコン膜の追加エッチングであるオーバーエッチング処理を行うことによりゲート配線加工するドライエッチング方法において、前記メインエッチング処理は、前記ゲート酸化膜の表面の露出が始まる時点までHBrガスとO ガスとCl ガスとを含むエッチングガスを用いて前記ポリシリコン膜をエッチングし、前記オーバーエッチング処理、HBrガスを含むエッチングガスに、炭素原子を含む一般式がCxHyで表されるガスもしくはCO、COガスのうち少なくとも1つ以上を添加した配合ガスを用いて前記メインエッチング処理後に残ったポリシリコン膜をエッチングすることによって達成される。
さらに、本発明は、上記ドライエッチング方法において、前記CxHyで表されるガスがCH ガスであること、などにより達成される。
この加工方法では、添加ガスにより生成されるカーボンを含む反応生成物が、一時的にゲート酸化膜上へ堆積することにより、ゲート酸化膜層を透過しようとするイオンの入射を阻害し、イオンのSi基板への到達を抑制することができる。このため、過度にイオン入射エネルギーを落す必要がなく、低出力化に伴うRF電源の負担低減ができる。また、プロセス性能のマージンも低下させることなく、安定してデバイス生産が可能である。
同時に、添加ガスにより生成される反応性生物は、ゲート配線の側壁保護を行うことができ、イオン入射エネルギーの低下により発生するサイドエッチ形状やノッチ形状等のゲート配線の加工形状の不良の発生を抑制することができる。
以上、本発明によれば、ドライエッチングにより発生するSi基板のリセス量を低減し、ゲート配線を垂直に加工することにより、デバイス信頼性を向上させることができる。
以下、本発明によるプラズマエッチング方法について説明する。なお、本発明が適用されるプラズマエッチング処理装置としては、マイクロ波プラズマエッチング装置、誘導結合型プラズマエッチング装置、ヘリコン波プラズマエッチング雄装置、2周波励起平行平板型プラズマエッチング装置等が採用される。図1は、本発明に用いたエッチング装置を示す。本一実施例はプラズマ生成手段にマイクロ波と磁界を利用したマイクロ波プラズマエッチング装置の例である。マイクロ波はマグネトロン1で発振され、導波管2を経て石英板3を通過して真空容器へ入射される。真空容器の周りにはソレノイドコイル4が設けてあり、これより発生する磁界と、入射してくるマイクロ波により電子サイクロトロン共鳴(ECR: Electron Cyclotron Resonance)を起こす。これにより図示を省略したプロセスガス導入手段から導入されるプロセスガスは、効率良く高密度にプラズマ化5される。半導体ウエハ6は、静電吸着電源7から試料台8の内部に設けた電極に直流電圧を印加することで、静電吸着力により試料台8に固定される。また、試料台8の内部に設けた電極には高周波電源9が接続してあり、高周波電力(RFバイアス)を印加して、プラズマ中のイオンにウエハに対して垂直方向の加速電位を与える。エッチング後のプロセスガス等は装置下部に設けられた排気口から、ターボポンプ・ドライポンプ(図省略)等の排気手段により排気される。
図2は、図1のエッチング装置を用いた半導体装置の製造方法を示す図である。本図に示すように、図2(a)は半導体ウエハの構造を示す。図2(b)はレジストマスクを用いた半導体ウエハのポリシリコンの主エッチング工程を、図2(c)は半導体ウエハのポリシリコンの追加エッチング(オーバーエッチング)工程を示す。
本実施例で使用した半導体ウエハの構造を図2(a)に示す。直径12インチのシリコン基板10の上にゲート酸化膜11を1.2nm成膜し、その上にポリシリコン膜12を100nm成膜し、さらにその上にフォトレジスト13を250nmの順に形成し、フォトリソグラフィ技術等よってマスクパターンを形成する。
図2(b)は、ポリシリコンの主エッチング工程であり、エッチング処理中は、EPD(End Point Detector)等のエッチングモニターで、ポリシリコン膜12とゲート酸化膜11の界面を検出しながらエッチング処理を行う。ポリシリコン膜12のメインエッチング処理のエッチング条件は、処理圧力0.4Pa、マイクロ波800W、RFバイアス50WでHBr+O+Clガスを用いて行った。このエッチング工程(b)では、ゲート酸化膜11の表面の露出が始まった時点で、エッチング処理を中断した。この状態では、ポリシリコン膜12は、下部構造の影響によって生じた段差部分に部分的にエッチングされないでゲート酸化膜11上に残る部分がある。図2においては、下地の下部構造の段差は無視してSi基板10やゲート絶縁膜11等は平坦な形状で示している。
図2(c)に示すポリシリコン膜の追加エッチング(オーバーエッチング)工程は、下地の段差部分に残るポリシリコン膜を除去する工程である。本発明をこのゲート酸化膜11が露出された状態で適用することにより、RFバイアスにより引き込まれるイオンがゲート酸化膜11を透過し、Si基板10に到達することを抑制し、同時に追加エッチング時にポリシリコン膜12に発生するサイドエッチ等の加工形状の不具合を解消できる。
すなわち、本発明による追加エッチング処理は、HBr+OガスからなるエッチングガスにArに炭素原子を含有するガスを配合したガスを添加して、マイクロ波500W,RFバイアス20Wで行うことで、炭素原子を含む反応生成物がゲート酸化膜11の表面およびポリシリコン膜12の側壁に堆積して、入射するイオンがゲート酸化膜11を透過することを抑制してゲート酸化膜11下のSi基板10のリセスの発生を抑え、さらに、低いRFバイアスを用いたエッチングによるサイドエッチの発生をも抑制してポリシリコン膜12の側壁の垂直性を維持することができ、デバイスの信頼性を向上させることができる。
ポリシリコン膜の追加エッチング(オーバーエッチング)工程において、イオン入射エネルギーとSi基板のリセス量(Siリセス量)との関係を図3に示す。図3の上部分は、イオン入射エネルギーとSiリセス量およびポリシリコン膜のサイドエッチ形状の関係を説明する図であり、図3の下部分はエッチングにおけるリセス量を説明する図である。このときのエッチング条件としては、処理圧力2.0Pa、マイクロ波500WによりHBr/Oガスからなる混合プラズマを生成し、電極に印加するRFバイアスを増減させイオン入射エネルギーを変動させた場合のSiリセス量を測定した。●を結んだ折れ線が上記条件でのエッチングの結果を示しており、イオン入射エネルギーは略200,400,600eVであった。図3に示すように、イオン入射エネルギーが高いと、Si基板へのイオンの到達が容易になり、Siリセス量が増大することがわかる。図3からSiリセス量を1.0nm程度に抑えるには、100eV以下に抑える必要があることが分かる。
一方で、ポリシリコンの加工形状は、入射エネルギーを減少させることで、イオン入射の垂直方向性を失うと共に、フォトレジストマスクのエッチング量も低下するため、プラズマ中のカーボンを含んだ反応成生物量が低下し、ポリシリコンの側壁を保護できなくなりサイドエッチ形状が発生する。このサイドエッチを抑制するためのイオン入射エネルギーは500eV程度必要であり、そのときのSiリセス量は2.2nm程度まで増大してしまう。
本実施例では、図2(c)のポリシリコン膜の追加エッチング工程において、RFバイアスの出力を20Wとしてイオン入射エネルギーを300eV程度に抑えた条件により処理を行った。またカーボンを含むガスとしてArガスにCHガスを配合した混合ガスをHBr/Oの混合ガスに添加し、処理圧力2.0Pa、マイクロ波500Wにより生成される混合プラズマによりエッチングを行った。このとき、HBrガス70ml/minに対してCHガス3ml/minを添加し、CHガスの添加量としては、HBrガスとCHの和のエッチングガス流量の4%程度添加した。
この方法によりエッチング処理された半導体ウエハのSiリセス量は、図3に○を結ぶ線分を●で示した折れ線に倣って破線で示すと、1.0nm程度に抑えられており、且つ、サイドエッチ等の発生しない垂直加工形状を形成することができた。すなわち、この実施例の○では、入射エネルギーが300eVと400eVでのSiリセス量の測定およびサイドエッチング形状の発生を観察している。
ウエハに入射するイオンの最大エネルギーεmax(eV)は次の(1)式で表される。
Figure 0004865373
ここで、(1)式の右辺の第1項はイオンの平均入射エネルギーであり、第2項Δε(eV)はイオンの入射エネルギーの広がりである。また入射エネルギーの広がりΔεは次の(2)式で与えられる。
Figure 0004865373
上記(2)式において、e(C)は電子の電荷、VRF(V)はRFバイアス電圧の振幅、ω(rad/s)はRFバイアスの各周波数、d(m)はシース厚み、mはイオンの質量である。
これらの式は、既に知られており、その詳細は、例えば、菅井秀郎外1名著、「インターユニバーシティプラズマエレクトロニクス」、オーム社、平成13年2月25日発行を参照されたい。
上記(1)式および(2)式より、RFバイアス周波数を400kHzとすると、最大入射エネルギーを300eV程度とするにはVRFが150V(300Vpp)程度となる。RFバイアス周波数を1MHzとすると、最大入射エネルギー300eV程度とするにはVRFが230V(460Vpp)程度となることが分かる。本実施例ではRFバイアス周波数400kHzの電源を使用し、RFバイアス出力を20Wとすることでイオン入射エネルギーを300eV程度に制御したが、上記(1)式1、(2)式で示すように使用するRFバイアスの周波数により電源出力の設定値は変わってくる。
このとき、CHガス添加量を増加していくと、ポリシリコン膜のエッチングレートが低下していき、ある一定量からエッチングが進行しなくなる。逆に、添加量が少なすぎると、カーボン供給量が少なくなり、ポリシリコンにサイドエッチが発生する。本実施例では、ArガスにCHを4%配合した混合ガスを用いたが、CもしくはCHを含むガス、例えば、CCl、C,C,C,C,C,C,CO,CO,CSガス等の炭素分子を含有するガスであれば反応によって生じる炭素を含有する反応性生物の働きにより同様の作用があり、また、最適な添加量もエッチング条件や、被エッチング材の構造に依存するため、エッチング条件及び、CもしくはCHを含むガスの添加量の最適化が必要である。
本発明を実用に供するには、CHは、HBrの流量の2〜10%が望ましい。
また、CHを含むガスを添加することにより生成された反応生成物が、ポリシリコン膜の側壁保護に働くだけでなくゲート酸化膜上にも堆積するため、入射イオンのSi基板への到達を抑制する働きがある。この作用によりSiリセス量を1.0nm程度まで抑えるためにイオン入射エネルギーを160eV程度まで下げる必要がなく、300eVでもSiリセス量を1.0nm程度に抑えることができる。Siリセス量を1.5nm程度に抑えるのであれば、400eV程度の入射エネルギーに抑える程度で達成できる。
イオン入射エネルギーを高く保つことができると、RFバイアスの出力を高く設定することができるため、RF電源の安定性を維持することができ、また、エッチングチャンバ(真空容器)内壁等の経時変化に影響され難い安定したプロセス性能を確保できる。
これにより、本実施例では、Siリセス量を1.0nm程度に抑えることができ、且つ、ポリシリコン膜の垂直加工を実現することができた。
本実施例は、半導体デバイスの半導体ウエハについて最適化を行ったプロセス条件であり、ポリシリコン膜12のエッチング方法については、本実施条件に限られたものではない。
本実施例では、フォトレジストマスクを用いた半導体ウエハを用いたが、SiNや、SiON、SiO等の無機膜マスクの半導体ウエハについても、本発明の方法が適応可能である。
なお、本発明は、マイクロ波と磁場を用いたプラズマエッチング装置を使用したが、プラズマの生成方法の如何に関わらず適用可能であり、例えば、ヘリコン波エッチング装置、誘導結合型エッチング装置、容量結合型エッチング装置等によって実施しても同等の効果を得ることができる。
本発明によれば、半導体基板にゲート配線層のメインエッチング処理の後にオーバーエッチング処理を行ってゲート配線加工を行うドライエッチング方法において、ゲート酸化膜下層のSi基板へダメージを与えず、ポリシリコン膜を垂直にエッチング加工を施すことができる。
本発明のドライエッチング方法が適用されるマイクロ波プラズマエッチング装置の概略構成を説明する断面図。 本発明のドライエッチング方法が適用される半導体基板の構造および処理工程を説明する要所断面図。 ドライエッチング方法におけるイオン入射エネルギーとSiリセス量の関係と、ポリシリコンのサイドエッチングの発生を説明するグラフ。
符号の説明
1…マグネトロン、2…導波管、3…石英版、4…ソレノイドコイル、5…プラズマ、6…半導体ウエハ、7…静電吸着電源、8…試料台、9…高周波電源、10…シリコン基板、11…ゲート酸化膜、12…ポリシリコン膜、14…フォトレジスト

Claims (2)

  1. 導体基板上にゲート酸化膜とポリシリコン膜を形成したゲート配線層の前記ポリシリコン膜メインエッチング処理した後、該メインエッチング後に残ったポリシリコン膜の追加エッチングであるオーバーエッチング処理を行うことによりゲート配線を加工するドライエッチング方法において、
    前記メインエッチング処理は、前記ゲート酸化膜の表面の露出が始まる時点までHBrガスとO ガスとCl ガスとを含むエッチングガスを用いて前記ポリシリコン膜をエッチングし、
    記オーバーエッチング処理、HBrガスを含むエッチングガスに、炭素原子を含む一般式がCxHyで表されるガスもしくはCO、COガスのうち少なくとも1つ以上を添加した配合ガスを用いて前記メインエッチング処理後に残ったポリシリコン膜をエッチングすることを特徴とするドライエッチング方法。
  2. 請求項1記載のドライエッチング方法において、
    前記CxHyで表されるガスがCH ガスあることを特徴とするドライエッチング方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5250476B2 (ja) 2009-05-11 2013-07-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
CN102376553B (zh) * 2010-08-05 2013-06-12 中芯国际集成电路制造(上海)有限公司 一种栅极刻蚀方法
KR101623654B1 (ko) * 2014-11-25 2016-05-23 아주대학교산학협력단 플라즈마 가스를 사용한 실리콘 기판 식각방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US5208180A (en) * 1992-03-04 1993-05-04 Micron Technology, Inc. Method of forming a capacitor
US5439833A (en) * 1994-03-15 1995-08-08 National Semiconductor Corp. Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance
JPH08115900A (ja) * 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
JP3371180B2 (ja) * 1995-06-09 2003-01-27 ソニー株式会社 配線形成方法
KR100230981B1 (ko) * 1996-05-08 1999-11-15 김광호 반도체장치 제조공정의 플라즈마 식각 방법
US6479373B2 (en) * 1997-02-20 2002-11-12 Infineon Technologies Ag Method of structuring layers with a polysilicon layer and an overlying metal or metal silicide layer using a three step etching process with fluorine, chlorine, bromine containing gases
US6322714B1 (en) * 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6074952A (en) * 1998-05-07 2000-06-13 Vanguard International Semiconductor Corporation Method for forming multi-level contacts
US6143611A (en) * 1998-07-30 2000-11-07 Micron Technology, Inc. Semiconductor processing methods, methods of forming electronic components, and transistors
JP2000252259A (ja) * 1999-02-25 2000-09-14 Sony Corp ドライエッチング方法及び半導体装置の製造方法
US6583065B1 (en) * 1999-08-03 2003-06-24 Applied Materials Inc. Sidewall polymer forming gas additives for etching processes
US6235643B1 (en) * 1999-08-10 2001-05-22 Applied Materials, Inc. Method for etching a trench having rounded top and bottom corners in a silicon substrate
US6261967B1 (en) * 2000-02-09 2001-07-17 Infineon Technologies North America Corp. Easy to remove hard mask layer for semiconductor device fabrication
JP2001237415A (ja) * 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
US6670278B2 (en) * 2001-03-30 2003-12-30 Lam Research Corporation Method of plasma etching of silicon carbide
JP2003077838A (ja) * 2001-08-30 2003-03-14 Toshiba Corp 半導体製造装置のドライクリーニング時期判定システム、半導体製造装置のドライクリーニング方法、半導体製造装置のドライクリーニングシステム及び半導体装置の製造方法
US6528418B1 (en) * 2001-09-20 2003-03-04 Hynix Semiconductor Inc. Manufacturing method for semiconductor device
US6921723B1 (en) * 2002-04-23 2005-07-26 Applied Materials, Inc. Etching method having high silicon-to-photoresist selectivity
US6716570B2 (en) * 2002-05-23 2004-04-06 Institute Of Microelectronics Low temperature resist trimming process
US20040018739A1 (en) * 2002-07-26 2004-01-29 Applied Materials, Inc. Methods for etching using building blocks
US7141505B2 (en) * 2003-06-27 2006-11-28 Lam Research Corporation Method for bilayer resist plasma etch
US7344965B2 (en) * 2003-12-10 2008-03-18 International Business Machines Corporation Method of etching dual pre-doped polysilicon gate stacks using carbon-containing gaseous additions
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
US7109085B2 (en) * 2005-01-11 2006-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Etching process to avoid polysilicon notching

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