JP2010251557A5 - 半導体記憶装置 - Google Patents

Description

本発明は、スプリットゲート型の不揮発性メモリを有する半導体記憶装置に関する。

本発明の主な課題は、フォトリソグラフィによるレジストを形成する工程を削減してコストを低減することが可能な半導体記憶装置を提供することである。

本発明の実施形態１に係る半導体記憶装置では、基板（図２、図３の１）のチャネル領域の両側に形成された第１、第２不純物領域（図１〜図３の２ａ、２ｂ）と、前記チャネル領域上にゲート絶縁膜（図２、図３の３）を介して形成されたセレクトゲート電極（図１〜図３の４）と、前記セレクトゲート電極（図１〜図３の４）の両側面乃至チャネル領域の表面にゲート分離絶縁膜（図２、図３の５）を介してサイドウォール状に形成された第１、第２コントロールゲート電極（図１〜図３の６ａ、６ｂ）と、を有するメモリセルを備え、前記メモリセルは、行方向及び列方向に並んで配され、前記第２不純物領域（図１〜図３の２ｂ）は、列方向に隣り合う前記第２不純物領域（図１〜図３の２ｂ）同士が繋がるように構成されるとともに、共通ソース線（図１のＣＳ）と電気的に接続され、前記セレクトゲート電極（図１〜図３の４）は、前記第２不純物領域（図１〜図３の２ｂ）を囲むようにリング状に構成されるとともに、ワード線（図１のＷＬ）と電気的に接続され、前記第１コントロールゲート電極（図１〜図３の６ａ）は、前記セレクトゲート電極（図１〜図３の４）の外周側にてリング状に構成され、前記第２コントロールゲート電極（図１〜図３の６ｂ）は、前記セレクトゲート電極（図１〜図３の４）の内周側であって前記第２不純物領域（図１〜図３の２ｂ）の外周側にてリング状に構成され、前記第１不純物領域（図１〜図３の２ａ）は、前記第１コントロールゲート電極（図１〜図３の６ａ）の外周側に配されるとともに、列方向に隣り合う前記第１不純物領域（図１〜図３の２ａ）同士が繋がらないように構成され、前記メモリセル上にて行ごとに対応する第１、第２ビット線（図１〜図３のＢＬ）が配され、前記第１ビット線（図１〜図３のＢＬ）は、前記第２不純物領域（図１〜図３の２ｂ）を挟んで行方向に隣り合う第１不純物領域（図１〜図３の２ａ）の一方と電気的に接続され、前記第２ビット線（図１〜図３のＢＬ）は、前記第２不純物領域（図１〜図３の２ｂ）を挟んで行方向に隣り合う第１不純物領域（図１〜図３の２ａ）の他方と電気的に接続されている。
本発明の実施形態１に係る半導体記憶装置において、前記第１コントロールゲート電極は、接地配線と電気的に接続され、前記第２コントロールゲート電極は、電圧制御される配線に電気的に接続されていることが好ましい。

本発明の実施形態２に係る半導体記憶装置の製造方法では、基板のチャネル領域上にゲート絶縁膜を介してセレクトゲート電極を形成する工程（図９（Ａ））と、前記セレクトゲート電極を含む前記基板の表面にゲート分離絶縁膜を形成する工程（図９（Ｂ））と、前記ゲート分離絶縁膜の表面にシリコン層を成膜した後（図９（Ｃ））、前記シリコン層をエッチバックすることによりサイドウォール状の第１、第２コントロールゲート電極を形成する工程（図１０（Ａ））と、前記基板のチャネル領域の両側に自己整合的に第１、第２不純物領域を形成する工程（図１０（Ｂ））と、前記セレクトゲート電極及び前記第１、第２不純物領域上の前記ゲート分離絶縁膜を除去して前記セレクトゲート電極及び前記第１、第２不純物領域の表面を露出させる工程（図１０（Ｃ））と、を含み、前記第１、第２不純物領域を形成する工程では、列方向に隣り合う前記第２不純物領域同士が繋がるように前記第２不純物領域を形成し（図６（Ａ））、前記セレクトゲート電極を形成する工程では、前記第２不純物領域が形成されることになる領域を囲むようにリング状に前記セレクトゲート電極を形成する（図５（Ａ））。
本発明の実施形態２に係る半導体記憶装置の製造方法において前記セレクトゲート電極及び前記第１、第２不純物領域の表面を露出させる工程の後、前記第１、第２不純物領域、前記セレクトゲート電極及び前記第１、第２コントロールゲート電極を含む前記基板上に層間絶縁膜を成膜する工程と、前記層間絶縁膜の所定の位置に前記第１、第２不純物領域、前記セレクトゲート電極及び前記第１、第２コントロールゲート電極に通ずる下穴を形成する工程と、前記下穴にビアを埋め込む工程と、前記ビアを含む前記層間絶縁膜上の所定の位置にビット線、ワード線を含む配線を形成する工程と、を含むことが好ましい。

Claims (1)

1. 基板のチャネル領域の両側に形成された第１、第２不純物領域と、
   前記チャネル領域上にゲート絶縁膜を介して形成されたセレクトゲート電極と、
   前記セレクトゲート電極の両側面乃至チャネル領域の表面にゲート分離絶縁膜を介してサイドウォール状に形成された第１、第２コントロールゲート電極と、
   を有するメモリセルを備え、
   前記メモリセルは、行方向及び列方向に並んで配され、
   前記第２不純物領域は、列方向に隣り合う前記第２不純物領域同士が繋がるように構成されるとともに、共通ソース線と電気的に接続され、
   前記セレクトゲート電極は、前記第２不純物領域を囲むようにリング状に構成されるとともに、ワード線と電気的に接続され、
   前記第１コントロールゲート電極は、前記セレクトゲート電極の外周側にてリング状に構成され、
   前記第２コントロールゲート電極は、前記セレクトゲート電極の内周側であって前記第２不純物領域の外周側にてリング状に構成され、
   前記第１不純物領域は、前記第１コントロールゲート電極の外周側に配されるとともに、列方向に隣り合う前記第１不純物領域同士が繋がらないように構成され、
   前記メモリセル上にて行ごとに対応する第１、第２ビット線が配され、
   前記第１ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の一方と電気的に接続され、
   前記第２ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の他方と電気的に接続されていることを特徴とする半導体記憶装置。