JP2010232642A - Iii族窒化物半導体発光素子及びその製造方法、並びにランプ - Google Patents
Iii族窒化物半導体発光素子及びその製造方法、並びにランプ Download PDFInfo
- Publication number
- JP2010232642A JP2010232642A JP2010042485A JP2010042485A JP2010232642A JP 2010232642 A JP2010232642 A JP 2010232642A JP 2010042485 A JP2010042485 A JP 2010042485A JP 2010042485 A JP2010042485 A JP 2010042485A JP 2010232642 A JP2010232642 A JP 2010232642A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- translucent electrode
- type semiconductor
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/40—Materials therefor
- H01L33/42—Transparent materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
- H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
Abstract
【解決手段】基板11上に形成された単結晶の下地層3上に、n型半導体層4、発光層5及びp型半導体層6が順次積層された半導体層20が形成されており、p型半導体層6上に透光性電極15が形成されてなり、p型半導体層6上の少なくとも一部に絶縁層15が備えられるとともに、透光性電極7が絶縁層15を覆って形成されており、透光性電極7の表面7aにおいて、p型半導体層6上に備えられた絶縁層15の上方の位置Aに正極ボンディングパッド8が設けられており、透光性電極7のシート抵抗がn型半導体層4のシート抵抗よりも低い構成である。
【選択図】図1
Description
また、内部量子効率とは、素子に注入した電流のエネルギーが発光層で光に変換される割合である。一方、光取り出し効率とは、発光層で発生した光のうち発光素子の外部に取り出すことができる光の割合である。
従って、外部量子効率を向上させるには、発光層における発光効率の他、光取り出し効率を改善する必要がある。
また、本発明は、上述のような発光効率並びに光取り出し効率に優れた発光素子を製造することが可能なIII族窒化物半導体発光素子の製造方法を提供することを目的とする。
さらに、本発明は、上記III族窒化物半導体発光素子が用いられてなり、発光特性に優れたランプを提供することを目的とする。
[2] 前記透光性電極のシート抵抗が15Ω/□以下であり、前記n型半導体層のシート抵抗が20Ω/□以下であることを特徴とする上記[1]に記載のIII族窒化物半導体発光素子。
[3] 前記透光性電極の表面の少なくとも一部が凹凸形状とされていることを特徴とする上記[1]又は[2]に記載のIII族窒化物半導体発光素子。
[4] 前記透光性電極が、酸化インジウム錫(ITO:Indium Tin Oxide)、酸化インジウム亜鉛(IZO:Indium Zinc Oxide)、酸化インジウムガリウム(IGO:Indium Gallium Oxide)、酸化インジウムセリウム(ICO:Indium Cerium Oxide)及び導電性酸化チタン(TiO2)からなる群から選ばれる少なくとも1種が用いられてなることを特徴とする上記[1]〜[3]の何れか1項に記載のIII族窒化物半導体発光素子。
[5] 前記絶縁層が、酸化シリコン(SiO2)からなることを特徴とする上記[1]〜[4]の何れか1項に記載のIII族窒化物半導体発光素子。
[7] 前記透光性電極形成工程は、前記透光性電極を15Ω/□以下のシート抵抗となるように形成し、前記半導体層形成工程は、前記n型半導体層を20Ω/□以下のシート抵抗となるように形成することを特徴とする上記[6]に記載のIII族窒化物半導体発光素子の製造方法。
[8] 前記透光性電極形成工程は、前記透光性電極の表面の少なくとも一部に凹凸形状を形成することを特徴とする上記[6]又は[7]の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
[9] 前記透光性電極形成工程は、前記透光性電極を形成する材料として酸化インジウム錫(ITO:Indium Tin Oxide)、酸化インジウム亜鉛(IZO:Indium Zinc Oxide)、酸化インジウムガリウム(IGO:Indium Gallium Oxide)、酸化インジウムセリウム(ICO:Indium Cerium Oxide)及び導電性酸化チタン(TiO2)からなる群から選ばれる少なくとも1種を用いることを特徴とする上記[6]〜[8]の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
[10] 前記透光性電極形成工程は、前記絶縁層を形成する材料として酸化シリコン(SiO2)を用いることを特徴とする上記[6]〜[9]の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
本発明に係る発光素子1は、図1及び図2に示す一例のように、基板11の主面11a上に形成された単結晶の下地層(III族窒化物半導体層)3上に、n型半導体層4、発光層5及びp型半導体層6が順次積層された半導体層20が形成され、p型半導体層6上に透光性電極7が形成されてなり、p型半導体層6上の少なくとも一部に絶縁層15が備えられるとともに、透光性電極7が絶縁層15を覆って形成され、概略構成されている。また、図1及び図2に示す例の発光素子1は、透光性電極7のシート抵抗がn型半導体層4のシート抵抗よりも低い構成とされたものである。また、図示例においては、基板11と下地層3との間にバッファ層2が設けられているとともに、透光性電極7上に正極ボンディングパッド8が備えられ、半導体層20の一部が除去されて露出したn型半導体層4に負極ボンディングパッド9が備えられている。また、図示例の発光素子1は、その平面形状が、正極ボンディングパッド8と負極ボンディングパッド9とが離間する方向、即ち、図2中におけるチップ長さ寸法(L)がチップ幅寸法(W)よりも長尺とされ、略長方形状として構成されている。また、本発明においては、図2中に示す平面形状において、チップ幅寸法W:チップ長さ寸法Lを、1:1(L/W=1)〜1:2.7(L/W=2.7)の範囲として、正方形状チップ又は長方形状チップとして構成することができる。
本実施形態で説明する例の発光素子1は、上記構成により、図示例のような発光ダイオード(LED)として構成される。
以下、発光素子1の積層構造について詳しく説明する。
(基板の材料)
本実施形態の発光素子において、上述したような基板11に用いることができる材料としては、III族窒化物半導体結晶が表面にエピタキシャル成長される基板材料であれば特に限定されず、各種材料を選択して用いることができる。例えば、サファイア、SiC、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデン等が挙げられる。また、上記各基板材料の中でも、特に、サファイアを用いることが好ましく、また、サファイアからなる基板11のc面からなる主面11a上に、詳細を後述するバッファ層2が形成されていることが望ましい。
また、バッファ層2をスパッタ法により形成した場合、基板11の温度を低く抑えることが可能なので、高温で分解してしまう性質を持つ材料からなる基板11を用いた場合でも、基板11にダメージを与えることなく基板上への各層の成膜が可能である。
本発明では、基板11の主面11a上にバッファ層2を形成し、その上に下地層3を形成することが好ましい。バッファ層2は、例えば、AlXGa1−XN(0≦x≦1)なる組成で基板11上に積層され、例えば、V族元素を含むガスと金属材料とをプラズマで活性化して反応させる反応性スパッタ法によって形成することができる。本実施形態のような、プラズマ化した金属原料を用いた方法で成膜された膜は、配向が得られ易いという作用がある。
本発明の発光素子1に備えられる下地層(III族窒化物半導体層)3は、上述したようにIII族窒化物半導体からなり、従来公知のMOCVD法によってバッファ層2上に積層して成膜することができる。
基板11が導電性である場合には、下地層3にドーパントをドープして導電性とすることにより、発光素子の上下に電極を形成することができる。一方、基板11に絶縁性の材料を用いる場合には、発光素子の同じ面に正極及び負極の各電極が設けられたチップ構造をとることになるので、下地層3はドープしない結晶とした方が、結晶性が良好となるので好ましい。下地層3にドープされるn型不純物としては、特に限定されないが、例えば、Si、GeおよびSn等が挙げられ、好ましくはSiおよびGeが挙げられる。
下地層3上に形成される半導体層20は、III族窒化物半導体から各々なるn型半導体層4、発光層5及びp型半導体層とからなる。このような半導体層20の各層は、MOCVD法で形成することにより、より結晶性の高いものが得られる。
n型半導体層4は、通常、n型コンタクト層4aとn型クラッド層4bとから構成される。また、n型コンタクト層4aはn型クラッド層4bを兼ねることも可能である。
また、n型半導体層4のシート抵抗Rs2を制御する方法としては、Si等のn型不純物のドープ量を制御する方法でも行なうことができ、このドープ量を上記範囲とすることにより、所望の範囲にシート抵抗Rs2を制御することが可能となる。
上述のように、n型クラッド層4bを、超格子構造を含む層構成とすることで、発光出力が格段に向上し、電気特性に優れた発光素子1とすることが可能となる。
n型半導体層の上に積層される発光層としては、単一量子井戸構造あるいは多重量子井戸構造等の構造を有する発光層5が挙げられる。図1に示すような量子井戸構造の井戸層としては、青色発光を呈する構成とする場合には、通常、Ga1−yInyN(0<y<0.4)なる組成のIII族窒化物半導体が用いられるが、本発明のような緑色発光を呈する井戸層5bの場合には、Ga1−yInyN0.07<y<0.20等、インジウムの組成が高められたものが用いられる。
p型半導体層6は、通常、p型クラッド層6aおよびp型コンタクト層6bから構成される。また、p型コンタクト層6bがp型クラッド層6aを兼ねることも可能である。
また、p型クラッド層6aは、複数回積層した超格子構造としてもよい。
上述のように、p型クラッド層6aを、超格子構造を含む層構成とすることで、発光出力が格段に向上し、電気特性に優れた発光素子1とすることが可能となる。
本発明の発光素子においては、p型半導体層6上の少なくとも一部、図1及び図2に示す例の発光素子1では略中央付近に、絶縁材料からなる絶縁層15が備えられている。また、図示例では、絶縁層15が透光性電極7に覆われるように形成されている。
絶縁層15の材料としては特に限定されず、従来公知の絶縁性酸化膜等を何ら制限無く用いることができるが、中でも酸化シリコン(SiO2)を用いることが好ましい。
透光性電極7は、導電性を備えた酸化膜等からなる透光性の電極であり、この技術分野で通常用いられる透光性材料を何ら制限無く用いることができる。このような材料としては、例えば、ITO(In2O3−SnO2)、AZO(ZnO−Al2O3)、IZO(In2O3−ZnO:酸化インジウム亜鉛;Indium Zinc Oxide)、GZO(ZnO−Ga2O3)、IGO(In2O3−Ga2O3)、ICO(In2O3−Ce2O3)、任意の不純物元素がドープされた酸化チタン(TiO2)等を含む材料が挙げられる。また、これらの材料の内、酸化チタンには、TiO2を一部還元した還元型TiO2-Xを用いてもよく、導電性のものであれば良い。また、酸化チタンにドープする材料としては、例えば、Nb等が挙げられる。
また、本発明においては、ITO、IZO、IGO、ICO及び導電性酸化チタンの内の、少なくとも何れか1種を用いることがより好ましい。
図6のグラフに示すように、シート抵抗の関係がRs1<Rs2である場合は、Rs1≒Rs2でほぼ均一な場合やRs1>Rs2である場合に比べ、同じ順方向電流(I)であっても高い発光出力(Po)が得られることがわかる。これは、各シート抵抗の関係がRs1<Rs2である場合、主として、正極ボンディングパッド8の周辺部の他、n側である負極ボンディングパッド9に近い位置の半導体層20が発光することで、正極ボンディングパッド8による損失が抑制できるためと考えられる。
本発明に係る発光素子1では、上述のように、p側である透光性電極7のシート抵抗Rs1をn型半導体層4のシート抵抗Rs2よりも低くすることにより、正極ボンディングパッド8に対応する位置での発光を抑制している。これにより、正極ボンディングパッド8による光の吸収や多重反射による損失を抑制でき、光り取出し効率が高く、優れた発光強度を備える発光素子1が実現できる。
本発明に係る発光素子1においては、透光性電極7上に正極ボンディングパッド8が設けられ、n型半導体層4に備えられるn型コンタクト層に接するように負極ボンディングパッド9が設けられている。
正極ボンディングパッド8は、図1及び図2に示すように、p型半導体層6及び絶縁層15と接する透光性導電酸化膜層からなる透光性電極7上の一部に設けられている。また、図示例の正極ボンディングパッド8は、透光性電極7の表面7aにおいて、絶縁層15に対応する位置Aに設けられている。
負極ボンディングパッド9は、半導体層20のn型半導体層4に接するように形成される。このため、負極ボンディングパッド9を形成する際には、発光層5およびp型半導体層6の一部を除去してn型半導体層4のn型コンタクト層を露出させ、この上に負極ボンディングパッド9を形成する。
本発明においては、発光素子1の平面視におけるチップサイズ、即ち、正極ボンディングパッド8と負極ボンディングパッド9とが離間する方向の電極離間方向寸法(チップ長さ寸法)L、及び、この電極離間方向に直交する方向でのチップ幅寸法Wについては、特に限定されない。例えば、電極離間方向寸法L及びチップ幅寸法Wを、平面視におけるチップ形状が正方形状となる寸法比としても良いし、あるいは、長方形状となる寸法比としても良く、何れの場合であっても、本発明による発光効率の向上効果が得られる。
しかしながら、上記構成によって得られる発光効率向上の効果をさらに顕著なものとするためには、図2に示す例のように、その平面視形状を、電極離間方向寸法Lをチップ幅寸法Wよりも長くし、略長方形状とすることがより好ましい。
発光素子1を上記条件で駆動する場合の、より好ましいチップサイズについて、以下に詳述する。
本発明に係るIII族窒化物半導体発光素子の製造方法は、基板11の主面11a上に単結晶の下地層(III族窒化物半導体層)3を形成するエピタキシャル工程と、下地層3上にn型半導体層4、発光層5及びp型半導体層6を順次積層して半導体層20を形成する半導体層形成工程と、p型半導体層6上に透光性電極7を形成する透光性電極形成工程とが備えられてなり、透光性電極形成工程が、p型半導体層6上の少なくとも一部に絶縁層15を形成した後、p型半導体層6上に絶縁層15を覆うように透光性電極7を形成し、透光性電極形成工程の後、透光性電極7の表面7aにおいて、p型半導体層6上に形成された絶縁層15の上方の位置Aに正極ボンディングパッド8を形成する正極形成工程が備えられており、さらに、透光性電極形成工程は、透光性電極7のシート抵抗がn型半導体層4のシート抵抗よりも低くなるように透光性電極7を形成する方法である。
以下、本発明の製造方法に備えられる各工程について詳しく説明する。
本発明に係る製造方法では、エピタキシャル工程の前に、基板11の主面11a上にバッファ層2を形成するバッファ層形成工程が備えられていることが好ましい。また、本発明においては、バッファ層を省略した構成とすることも可能なので、この場合にはバッファ層形成工程を行なわなくても良い。
本実施形態では、基板11をスパッタ装置のチャンバ内に導入した後、バッファ層2を形成する前に、プラズマ処理による逆スパッタ等の方法を用いて前処理を行うことが望ましい。
基板11に前処理を行なった後、基板11の主面11a上に、反応性スパッタ法により、AlXGa1−XN(0≦X≦1)なる組成のバッファ層2を成膜する。反応性スパッタ法によって単結晶構造を有するバッファ層2を形成する場合、スパッタ装置のチャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が50〜100%の範囲となるように制御することが好ましく、75%程度とすることがより好ましい。また、柱状結晶(多結晶)構造を有するバッファ層2を形成する場合には、スパッタ装置のチャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が1〜50%の範囲となるように制御することが好ましく、25%程度とすることがより好ましい。
次に、エピタキシャル工程では、上記バッファ層形成工程の後、図1に示すように、基板11の主面11a上に形成されたバッファ層2の上に、単結晶のIII族窒化物半導体をエピタキシャル成長させて、主面11aを覆うように下地層(III族窒化物半導体層)103を形成する。
また、本発明においては、エピタキシャル工程においてIII族窒化物半導体からなる下地層3を形成した後、半導体層形成工程において、下地層3上に、n型半導体層4、発光層5及びp型半導体層6の各層からなる半導体層20を形成する。
なお、本実施形態においては、それぞれIII族窒化物半導体を用いて各層を成膜するエピタキシャル工程及び半導体層形成工程において、両工程に共通する構成については、一部、説明を省略することがある。
エピタキシャル工程では、図1に示すように、基板11上に形成されたバッファ層2の上に、下地層3を、従来公知のMOCVD法を用いて形成する。
本実施形態では、MOCVD法を用いて下地層3を形成する方法を説明しているが、下地層3を積層する方法としては特に限定されず、転位のループ化を生じさせることができる結晶成長方法であれば、何ら制限なく用いることができる。特に、MOCVD法やMBE法、VPE法等は、マイグレーションを生じさせることができるため、結晶性の良好な膜を形成することが可能となる点で好適である。中でも、MOCVD法は、特に結晶性の良好な膜を得ることができる点で、より好適に用いることができる。
また、反応性スパッタ法を用いてIII族窒化物半導体からなる下地層を成膜することも可能である。スパッタ法を用いる場合には、MOCVD法やMBE法等と比較して、装置を簡便な構成とすることが可能となる。
次に、半導体層形成工程においては、上記エピタキシャル工程の後、図1に示すように、下地層3の上に、n型半導体層4、発光層5及びp型半導体層6の各層からなる半導体層20を、従来公知のMOCVD法を用いて積層する。
上記エピタキシャル工程で形成された下地層3の上に、従来公知のMOCVD法を用いて、n型コンタクト層4a及びn型クラッド層4bを順次積層することにより、n型半導体層4を形成する。n型コンタクト層4a及びn型クラッド層4bを形成する成膜装置としては、上述の下地層3や後述の発光層5の成膜に用いるMOCVD装置を、各種条件を適宜変更して用いることが可能である。また、n型コンタクト層4a及びn型クラッド層4bを反応性スパッタ法で形成することも可能である。
このように、n型半導体層4のシート抵抗を制御する方法としては、上述したような膜厚の適性化による方法や、Si等のn型不純物のドープ量を制御する方法を適宜採用することが可能である。
次いで、n型クラッド層4b(n型半導体層4)上に、発光層5を、従来公知のMOCVD法によって形成する。本実施形態で形成する発光層5は、図4に例示するように、GaN障壁層に始まりGaN障壁層に終わる積層構造を有しており、GaNからなる7層の障壁層5aと、ノンドープのGa0.8In0.2Nからなる6層の井戸層5bとを交互に積層して形成する。また、本実施形態の製造方法では、上述したn型半導体層4の成膜に用いる成膜装置(MOCVD装置)と同じものを使用して発光層5を成膜することができる。
次いで、発光層5上、つまり、発光層5の最上層となる障壁層5aの上に、p型クラッド層6a及びp型コンタクト層6bからなるp型半導体層6を、従来公知のMOCVD法を用いて形成する。p型半導体層6の形成には、n型半導体層4及び発光層5の形成に用いるMOCVD装置と同じ装置を、各種条件を適宜変更して用いることが可能である。また、p型半導体層6を構成するp型クラッド層6a及びp型コンタクト層6bを、反応性スパッタ法を用いて形成することも可能である。
次に、透光性電極形成工程では、図1に示すように、p型半導体層6上の少なくとも一部に絶縁層15を形成した後、p型半導体層6上に絶縁層15を覆うように透光性電極7を形成する。また、透光性電極形成工程では、透光性電極7のシート抵抗がn型半導体層4のシート抵抗よりも低くなるように透光性電極7を形成する。
まず、p型半導体層6上の少なくとも一部、図1及び図2に示す例では略中央付近に、絶縁材料からなる絶縁層15を形成する。
絶縁層15の形成に用いる材料としては特に限定されず、従来公知の絶縁性酸化膜等を何ら制限無く用いることができ、例えば、酸化シリコン(SiO2)を用いることができる。
また、絶縁層15する方法としては、例えば、スパッタ法等の従来公知の方法を何ら制限無く用いることができる。
次に、上記方法によって形成されたp型半導体層6の上に、絶縁層15を覆うようにIZOを積層することにより、透光性電極7を形成する。
透光性電極7の形成方法としては、特に限定されず、この技術分野でよく知られた慣用の手段で設けることができる。また、その構造も、従来公知の構造を含めて如何なる構造のものも何ら制限なく用いることができる。
次に、本実施形態の製造方法では、透光性電極形成工程の後、透光性電極7の表面7aにおいてp型半導体層6上に形成された絶縁層15に対応する位置Aに正極ボンディングパッド8を形成する正極形成工程が備えられている。また、本実施形態では、半導体層20の所定の位置をエッチング除去することにより、n型半導体層4を露出させて露出領域を形成し、この露出領域に負極ボンディングパッド9を形成する。
まず、透光性電極7の表面7aに、p型半導体層6上に形成された絶縁層15に対応する位置Aで、正極ボンディングパッド8を形成する。この正極ボンディングパッド8は、例えば、透光性電極7の表面側から順に、Ti、Al、Auの各材料を、従来公知の方法で積層することによって形成することができる。
負極ボンディングパッド9を形成する際は、まず、基板11上に形成されたp型半導体層6、発光層5及びn型半導体層4の一部をドライエッチング等の方法によって除去することにより、n型コンタクト層4aの一部を露出させる。そして、この露出領域上に、例えば、露出領域の表面側から順に、Ni、Al、Ti、及びAuの各材料を従来公知の方法で積層することにより、詳細な図示を省略する4層構造の負極ボンディングパッド9を形成することができる。
本発明のランプは、本発明のIII族窒化物半導体発光素子が用いられてなるものである。
本発明のランプとしては、例えば、本発明のIII族窒化物半導体発光素子と蛍光体とを組み合わせてなるものを挙げることができる。III族窒化物半導体発光素子と蛍光体とを組み合わせたランプは、当業者周知の手段によって当業者周知の構成とすることができる。また、従来より、III族窒化物半導体発光素子と蛍光体と組み合わせることによって発光色を変える技術が知られており、本発明のランプにおいてもこのような技術を何ら制限されることなく採用することが可能である。
なお、本発明のランプは、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等いかなる用途にも用いることができる。
本実施例においては、以下に説明するような手順により、発光素子のサンプルを作製した(図1〜図4、図7等を参照)
まず、サファイア基板の(0001)C面からなる主面11aを有する基板11を準備した。ここで、本実施例においては、基板11として、主面11a上に、図示略の複数の凸部が形成されているものを用いた(図3、4において主面110上に形成された凸部112を参照)。また、本実施例では、主面11aに形成された凸部の基部幅d1が1.3μm、高さhが0.7μm、間隔d2が0.7μmとされた基板を用いた。
まず、スパッタ成膜装置から取り出した、バッファ層2が形成された基板11を、MOCVD法によるIII族窒化物半導体層の成長のための反応炉内に導入した。そして、アンモニアガスの流通を続けながら水素雰囲気中で、基板11の温度を1120℃に昇温させ、トリメチルガリウム(TMG)の気相成長反応炉内への供給を開始し、バッファ層2上にアンドープのGaNを3μmの膜厚までエピタキシャル成長させた。
また、n型半導体層4の形成時、Siドープ量を適宜調整することにより、そのシート抵抗を下記表1に示す範囲で適宜調整した。
本実施例で形成した発光層5は、GaNからなる障壁層5aと、Ga0.85In0.15Nからなる井戸層5bとから構成される多重量子井戸構造を有する。この発光層5の形成にあたっては、SiドープのGaInNとGaNの超格子構造からなるn型クラッド層4b上に、まず、障壁層5aを形成し、この障壁層5a上に、Ga0.85In0.15Nからなる井戸層5bを形成した。このような積層手順を6回繰り返した後、6番目に積層した井戸層5b上に、7番目の障壁層5aを形成し、多重量子井戸構造を有する発光層5の両側に障壁層5aを配した構造とした。
以上の手順にて、多重量子井戸構造の発光層5を形成した。
このようにして、下地層3上に、n型半導体層4、発光層5及びp型半導体層pの各層をこの順で積層し、半導体層20を形成した。
まず、p型半導体層6上の1箇所に、公知のスパッタ法を用いて、SiO2からなる絶縁層15を形成した。この際、絶縁層15を200nmの膜厚で形成するとともに、直径が100μmの円形状とした。
次いで、公知のフォトリソグラフィー技術を用いて、絶縁層15を覆うように、p型半導体層6上にIZO材料からなる層を成膜することにより、透光性電極7を形成した(透光性電極形成工程)。この際、膜厚を400nmとするとともに、窒素雰囲気下でアニールを施すことにより、透光性電極7のシート抵抗を、下記表1に示す数値で適宜調整した。
そして、半導体層20及び透光性正極7の一部にドライエッチングを施して除去することにより、n型コンタクト層6aが露出した露出領域を設けた後、この上にNi、Al、Ti及びAuの各層を順次積層することにより、図1及び図2に示すような負極ボンディングパッド9を形成した。また、この際、ウェーハの平面視における正極ボンディングパッド8と負極ボンディングパッド9の中心間距離を440μmとした。
そして、このチップを、正極ボンディングパッド8及び負極ボンディングパッド9が上になるようにリードフレーム81上に載置し、金線でリードフレームに結線することによってランプ80(図7参照)を作製した。
実施例2〜5、比較例1、2においては、透光性電極の膜厚、及び、ウェーハ平面視での正極ボンディングパッドと負極ボンディングパッドの中心間距離を下記表1に示す条件とし、また、各シート抵抗の関係が下記表1に示す関係となるように適宜調整した点を除き、上記実施例1と同様の方法で、240μm×600μm角の長方形とされたIII族窒化物半導体発光素子のチップを作製した。そして、上記同様、このチップを用いてランプを作製した。
実施例6〜9においては、透光性電極の膜厚及び各シート抵抗の関係を下記表2に示す条件とし、また、ウェーハ平面視における電極離間方向寸法(L:チップ長さ寸法)及びこれに直交する方向でのチップ幅寸法(W)、並びに、正極ボンディングパッドと負極ボンディングパッドの中心間距離が下記表2に示す関係となるように適宜調整した点を除き、上記実施例1と同様の方法でIII族窒化物半導体発光素子のチップを作製した。そして、上記同様、このチップを用いてランプを作製した。
表1に示すように、本発明に係る発光素子の構成を備えた実施例1のサンプルは、順方向電流(IF)20mAにおける発光出力(Po)が19.1mWとなり、また、順方向電流を100mAとした場合の発光出力は73mWと、非常に優れた発光出力が得られた。また、透光性電極7のシート抵抗Rs1がn型半導体層4のシート抵抗Rs2よりも低く調整された実施例2〜5の各々のサンプルにおいては、各々の発光出力が18.6mW以上となり、高い発光出力を備えていることが確認できた。
比較例1、2のサンプルは、透光性電極のシート抵抗がn型半導体層のシート抵抗よりも高いことから、主としてp側である正極ボンディングパッドに対応する位置の半導体層が発光したため、正極ボンディングパッドによる光の吸収や多重反射が生じ、光取り出し率が低下したものと考えられる。
例えば、実施例6は、チップサイズをL=550μm、W=260μmとし、横縦比=2.12とした例であるが、発光出力が19.0mWと、高出力となっている。
また、実施例7は、チップサイズをL=400μm、W=240μmとした例であるが、発光出力が17.5mWと高出力となっている。
なお、実施例6及び7においては、電極中心間距離を、ともに220μmとしている。
また、実施例9は、チップサイズをL=550μm、W=280μmとした例であるが、発光出力が18.5mWと高出力となっている。なお、実施例9においては、電極中心間距離を340μmとしている。
即ち、本発明では、透光性電極のシート抵抗をn型半導体層のシート抵抗よりも低くすることで上記効果が得られ、さらに好ましくは、チップ幅寸法W:チップ長さ寸法Lを、1:1(L/W=1)〜1:2.7(L/W=2.7)の範囲の比とし、正方形状チップ及び長尺形状チップに構成することで、順方向電流IFが5〜30mAの条件において、特に効果的に発光効率が向上することがわかる。
このように、本発明のIII族窒化物半導体発光素子が、電極直下における電流集中が抑制され、素子全体にわたってより均一に発光し、発光効率に優れるとともに、電極による光の吸収や多重反射による損失が抑制されて光取り出し効率に優れ、高い発光強度を備えていることが明らかである。
Claims (11)
- 基板上に形成された単結晶のIII族窒化物半導体層上に、n型半導体層、発光層及びp型半導体層が順次積層された半導体層が形成されており、前記p型半導体層上に透光性電極が形成されてなるIII族窒化物半導体発光素子であって、
前記p型半導体層上の少なくとも一部に絶縁層が備えられるとともに、前記透光性電極が前記絶縁層を覆って形成されており、
前記透光性電極の表面において、前記p型半導体層上に備えられた前記絶縁層の上方に正極ボンディングパッドが設けられており、
前記透光性電極のシート抵抗が、前記n型半導体層のシート抵抗よりも低いことを特徴とするIII族窒化物半導体発光素子。 - 前記透光性電極のシート抵抗が15Ω/□以下であり、前記n型半導体層のシート抵抗が20Ω/□以下であることを特徴とする請求項1に記載のIII族窒化物半導体発光素子。
- 前記透光性電極の表面の少なくとも一部が凹凸形状とされていることを特徴とする請求項1又は請求項2に記載のIII族窒化物半導体発光素子。
- 前記透光性電極が、酸化インジウム錫(ITO:Indium Tin Oxide)、酸化インジウム亜鉛(IZO:Indium Zinc Oxide)、酸化インジウムガリウム(IGO:Indium Gallium Oxide)、酸化インジウムセリウム(ICO:Indium Cerium Oxide)及び導電性酸化チタン(TiO2)からなる群から選ばれる少なくとも1種が用いられてなることを特徴とする請求項1〜請求項3の何れか1項に記載のIII族窒化物半導体発光素子。
- 前記絶縁層が、酸化シリコン(SiO2)からなることを特徴とする請求項1〜請求項4の何れか1項に記載のIII族窒化物半導体発光素子。
- 基板上に単結晶のIII族窒化物半導体層を形成するエピタキシャル工程と、前記III族窒化物半導体層上にn型半導体層、発光層及びp型半導体層を順次積層して半導体層を形成する半導体層形成工程と、前記p型半導体層上に透光性電極を形成する透光性電極形成工程とが備えられてなるIII族窒化物半導体発光素子の製造方法であって、
前記透光性電極形成工程は、前記p型半導体層上の少なくとも一部に絶縁層を形成した後、前記p型半導体層上に前記絶縁層を覆うように前記透光性電極を形成し、
前記透光性電極形成工程の後、前記透光性電極の表面において、前記p型半導体層上に形成された前記絶縁層の上方に正極ボンディングパッドを形成する正極形成工程が備えられており、
さらに、前記透光性電極形成工程は、前記透光性電極のシート抵抗が前記n型半導体層のシート抵抗よりも低くなるように前記透光性電極を形成することを特徴とするIII族窒化物半導体発光素子の製造方法。 - 前記透光性電極形成工程は、前記透光性電極を15Ω/□以下のシート抵抗となるように形成し、前記半導体層形成工程は、前記n型半導体層を20Ω/□以下のシート抵抗となるように形成することを特徴とする請求項6に記載のIII族窒化物半導体発光素子の製造方法。
- 前記透光性電極形成工程は、前記透光性電極の表面の少なくとも一部に凹凸形状を形成することを特徴とする請求項6又は請求項7に記載のIII族窒化物半導体発光素子の製造方法。
- 前記透光性電極形成工程は、前記透光性電極を形成する材料として、酸化インジウム錫(ITO:Indium Tin Oxide)、酸化インジウム亜鉛(IZO:Indium Zinc Oxide)、酸化インジウムガリウム(IGO:Indium Gallium Oxide)、酸化インジウムセリウム(ICO:Indium Cerium Oxide)及び導電性酸化チタン(TiO2)からなる群から選ばれる少なくとも1種を用いることを特徴とする請求項6〜請求項8の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 前記透光性電極形成工程は、前記絶縁層を形成する材料として酸化シリコン(SiO2)を用いることを特徴とする請求項6〜請求項9の何れか1項に記載のIII族窒化物半導体発光素子の製造方法。
- 請求項1〜請求項5の何れか1項に記載のIII族窒化物半導体発光素子が用いられてなることを特徴とするランプ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010042485A JP2010232642A (ja) | 2009-03-02 | 2010-02-26 | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ |
PCT/JP2010/001418 WO2010100900A1 (ja) | 2009-03-02 | 2010-03-02 | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ |
TW99105986A TW201114065A (en) | 2009-03-02 | 2010-03-02 | Group III nitride semiconductor light emitting element, production method thereof, and lamp |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009048239 | 2009-03-02 | ||
JP2010042485A JP2010232642A (ja) | 2009-03-02 | 2010-02-26 | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010232642A true JP2010232642A (ja) | 2010-10-14 |
Family
ID=42709467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010042485A Pending JP2010232642A (ja) | 2009-03-02 | 2010-02-26 | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2010232642A (ja) |
TW (1) | TW201114065A (ja) |
WO (1) | WO2010100900A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101182189B1 (ko) | 2011-03-03 | 2012-09-12 | 주식회사 세미콘라이트 | 3족 질화물 반도체 발광소자 |
JP2014060335A (ja) * | 2012-09-19 | 2014-04-03 | Sharp Corp | 半導体発光素子の製造方法 |
WO2015145899A1 (ja) * | 2014-03-24 | 2015-10-01 | シャープ株式会社 | 窒化物半導体発光素子 |
JP2016115920A (ja) * | 2014-12-15 | 2016-06-23 | 豊田合成株式会社 | 発光素子 |
JP2019212903A (ja) * | 2018-05-30 | 2019-12-12 | ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. | 発光ダイオード及びそれを有する発光素子 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250769A (ja) * | 1995-03-13 | 1996-09-27 | Toyoda Gosei Co Ltd | 半導体光素子 |
JPH09129921A (ja) * | 1995-10-27 | 1997-05-16 | Showa Denko Kk | 半導体発光素子 |
JP2006128227A (ja) * | 2004-10-26 | 2006-05-18 | Mitsubishi Cable Ind Ltd | 窒化物半導体発光素子 |
JP2007103951A (ja) * | 2005-10-07 | 2007-04-19 | Samsung Electro Mech Co Ltd | 窒化物系半導体発光素子及びその製造方法 |
JP2008010840A (ja) * | 2006-05-29 | 2008-01-17 | Nichia Chem Ind Ltd | 窒化物半導体発光素子 |
JP2008147459A (ja) * | 2006-12-11 | 2008-06-26 | Showa Denko Kk | 化合物半導体発光素子及びその製造方法 |
JP2010504640A (ja) * | 2006-09-25 | 2010-02-12 | ソウル オプト デバイス カンパニー リミテッド | 電流分散のための電極延長部を有する発光ダイオード |
-
2010
- 2010-02-26 JP JP2010042485A patent/JP2010232642A/ja active Pending
- 2010-03-02 TW TW99105986A patent/TW201114065A/zh unknown
- 2010-03-02 WO PCT/JP2010/001418 patent/WO2010100900A1/ja active Application Filing
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08250769A (ja) * | 1995-03-13 | 1996-09-27 | Toyoda Gosei Co Ltd | 半導体光素子 |
JPH09129921A (ja) * | 1995-10-27 | 1997-05-16 | Showa Denko Kk | 半導体発光素子 |
JP2006128227A (ja) * | 2004-10-26 | 2006-05-18 | Mitsubishi Cable Ind Ltd | 窒化物半導体発光素子 |
JP2007103951A (ja) * | 2005-10-07 | 2007-04-19 | Samsung Electro Mech Co Ltd | 窒化物系半導体発光素子及びその製造方法 |
JP2008010840A (ja) * | 2006-05-29 | 2008-01-17 | Nichia Chem Ind Ltd | 窒化物半導体発光素子 |
JP2010504640A (ja) * | 2006-09-25 | 2010-02-12 | ソウル オプト デバイス カンパニー リミテッド | 電流分散のための電極延長部を有する発光ダイオード |
JP2008147459A (ja) * | 2006-12-11 | 2008-06-26 | Showa Denko Kk | 化合物半導体発光素子及びその製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101182189B1 (ko) | 2011-03-03 | 2012-09-12 | 주식회사 세미콘라이트 | 3족 질화물 반도체 발광소자 |
JP2014060335A (ja) * | 2012-09-19 | 2014-04-03 | Sharp Corp | 半導体発光素子の製造方法 |
WO2015145899A1 (ja) * | 2014-03-24 | 2015-10-01 | シャープ株式会社 | 窒化物半導体発光素子 |
JPWO2015145899A1 (ja) * | 2014-03-24 | 2017-04-13 | シャープ株式会社 | 窒化物半導体発光素子 |
US9741900B2 (en) | 2014-03-24 | 2017-08-22 | Sharp Kabushiki Kaisha | Nitride semiconductor light emitting element |
JP2016115920A (ja) * | 2014-12-15 | 2016-06-23 | 豊田合成株式会社 | 発光素子 |
JP2019212903A (ja) * | 2018-05-30 | 2019-12-12 | ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. | 発光ダイオード及びそれを有する発光素子 |
Also Published As
Publication number | Publication date |
---|---|
TW201114065A (en) | 2011-04-16 |
WO2010100900A1 (ja) | 2010-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010100949A1 (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
US8421107B2 (en) | Group-III nitride semiconductor light emitting device and production method thereof, and lamp | |
JP5068475B2 (ja) | 窒化ガリウム系化合物半導体発光素子の製造方法及び窒化ガリウム系化合物半導体発光素子、並びにランプ | |
KR101201035B1 (ko) | 반도체 발광 소자 및 그 제조 방법, 램프 | |
JP5201566B2 (ja) | 化合物半導体発光素子及びその製造方法 | |
KR101151158B1 (ko) | 화합물 반도체 발광 소자 및 그 제조 방법, 화합물 반도체 발광 소자용 도전형 투광성 전극, 램프, 전자 기기 및 기계 장치 | |
JP5310604B2 (ja) | 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置 | |
JP5504618B2 (ja) | Iii族窒化物半導体発光素子及びその製造方法 | |
WO2011162332A1 (ja) | 半導体発光素子の製造方法、半導体発光素子、電子機器及び機械装置 | |
WO2009142265A1 (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
JP5648510B2 (ja) | Iii族窒化物半導体発光素子の製造方法 | |
WO2010100900A1 (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
JP2012084667A (ja) | 化合物半導体発光素子及びその製造方法、ランプ、電子機器並びに機械装置 | |
JP2010010444A (ja) | 半導体発光素子、ランプ及び半導体発光素子の製造方法 | |
JP2011082248A (ja) | 半導体発光素子及びその製造方法、並びにランプ | |
JP5246081B2 (ja) | 半導体発光素子の製造方法 | |
JP5648446B2 (ja) | 半導体発光素子の製造方法 | |
JP2009253056A (ja) | Iii族窒化物半導体発光素子及びランプ | |
JP2011138893A (ja) | 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置 | |
JP5549546B2 (ja) | 半導体発光素子の製造方法およびランプ、電子機器、機械装置 | |
JP2011181673A (ja) | 半導体発光素子の製造方法およびランプ、電子機器、機械装置 | |
JP2006013475A (ja) | 正極構造及び窒化ガリウム系化合物半導体発光素子 | |
JP2011060900A (ja) | 半導体発光素子の製造方法およびランプ、電子機器、機械装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121019 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130312 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130508 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131126 |