JP2010119207A - 電力割当装置 - Google Patents
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Abstract
【解決手段】電力割当装置は第一スイッチ素子と制御装置とを含む。第一スイッチ素子は、複数の電力供給モジュールのうち変換効率が相対的に高い電力供給モジュールの出力端と、変換効率が相対的に低い電力供給モジュールの出力端にそれぞれ結合される第一接続端と第二接続端を備え、導通または切断状態により変換効率が相対的に高い電力供給モジュールから出力された電力を所定数量の負荷に同時に割り当てる。制御装置は第一スイッチ素子に結合され、制御信号を生成して第一スイッチ素子の導通または切断状態を制御する。
【選択図】図2
Description
また、主電力供給モジュール202は出力電圧Vo1を生成し、補助電力供給モジュール204は出力電圧Vo2を生成する。N型FET Q1の導通時に、補助電力供給モジュール204による出力電圧Io3を主電力供給モジュール202の出力電流Io1から分流された出力電流Io2に置き換えるために、出力電圧Vo1は出力電圧Vo2より高くされている。なお、ダイオードD1の単方向の電流特性により、補助電力供給モジュール204による出力電圧Io3はパワーオフモードにおいて補助電源負荷214へ単方向に流れ込み、出力電流Io2が正常動作モードにおいて補助電力供給モジュール204に逆流するのを防止する。それに対して、パワーオフモードにおいて補助電力供給モジュール214による出力電流Io3が主電力供給モジュール202に逆流するのを防止するために、本実施例ではN型FET Q1のボディ端をそのソースに結合し、N型FET Q1に等価のボディダイオードD4を持たせる。電力割当装置200がパワーオフモードで動作するとき、この等価のボディダイオードD4は、補助電力供給モジュール214による出力電流Io3が主電力供給モジュール202に逆流することにより電力割当装置200全体の電力変換効率が低下したり電力割当装置200が誤って動作するのを防止できる。
102 主電源装置
104 補助電源装置
102、212、412、512、612 主電源負荷
108、214、414、504、614 補助電源負荷
200、400、500、600 電力割当装置
202、402、502、602 主電力供給モジュール
204、404、504、604 補助電力供給モジュール
206、406、506、606 第一スイッチ素子
208、408、508、608 制御装置
210、410、510、610 第二スイッチ素子
2082、5082、6082 駆動回路
2084、6084 タイミング制御回路
2086、5086 検知回路
Claims (13)
- 複数の電力供給モジュールに用いられる電力割当装置であって、当該複数の電力供給モジュールは複数の電力線を介して対応する負荷にそれぞれ結合され、当該電力割当装置は、
前記複数の電力供給モジュールのうち変換効率が相対的に高い電力供給モジュールの出力端と、変換効率が相対的に低い電力供給モジュールの出力端にそれぞれ結合される第一接続端と第二接続端を備え、導通または切断状態により変換効率が相対的に高い電力供給モジュールから出力された電力を所定数量の負荷に同時に割り当てる第一スイッチ素子と、
前記第一スイッチ素子に結合され、制御信号を生成して第一スイッチ素子の導通または切断状態を制御する制御装置とを含む、電力割当装置。 - 前記電力割当装置は更に、
前記変換効率が相対的に低い電力供給モジュールの出力端に結合されるアノードと、前記第一スイッチ素子の第二接続端に結合されるカソードとを備えるダイオードを含む、請求項1に記載の電力割当装置。 - 前記電力割当装置は更に、
前記変換効率が相対的に低い電力供給モジュールの出力端と前記第一スイッチ素子の第二接続端の間に結合される第二スイッチ素子を含み、前記第一スイッチ素子が導通すれば、第二スイッチ素子は導通しない、請求項1に記載の電力割当装置。 - 前記変換効率が相対的に低い電力供給モジュールは、前記スイッチ素子の導通時にオフ状態にある、請求項1に記載の電力割当装置。
- 前記制御装置はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項1に記載の電力割当装置。
- 前記制御装置は、
前記制御信号を生成する駆動回路と、
前記駆動回路に結合され、ハウスキーピングICによる出力信号に基づいて前記駆動回路による制御信号を選択的に出力するタイミング制御回路とを含む、請求項1に記載の電力割当装置。 - 前記駆動回路はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項6に記載の電力割当装置。
- 前記タイミング制御回路は、
ベースと、前記駆動回路の出力端に結合されるエミッタと、コレクタとを備えるバイポーラ接合トランジスタ(BJT)と、
前記BJTのエミッタとベースとの間に結合される第一抵抗素子と、
ドレインと、基準電圧に結合されるソースと、前記出力信号に結合されるゲートとを備える電界効果トランジスタ(FET)と、
前記BJTのベースと前記FETのドレインとの間に結合される第二抵抗素子とを含む、請求項6に記載の電力割当装置。 - 前記制御装置は更に、
前記タイミング制御回路と前記変換効率が相対的に高い電力供給モジュールの出力端に結合され、前記変換効率が相対的に高い電力供給モジュールから出力された電力を検出し、前記タイミング制御回路による制御信号を前記第一スイッチ素子に選択的に出力する検知回路を含む、請求項6に記載の電力割当装置。 - 前記検知回路は、
ベースと、前記タイミング制御回路の出力端に結合されるエミッタと、コレクタとを備える第一BJTと、
前記第一BJTのエミッタとベースとの間に結合される第一抵抗素子と、
ベースと、コレクタと、基準電圧に結合されるエミッタとを備える第二BJTと、
前記第一BJTのベースと前記第二BJTのコレクタに結合される第二抵抗素子と、
一端が前記第二BJTのベースに結合される第三抵抗素子と、
前記第三抵抗素子の他端に結合されるアノードと、前記変換効率が相対的に高い電力供給モジュールの出力端に結合されるカソードとを備えるツェナーダイオードとを含む、請求項9に記載の電力割当装置。 - 前記制御装置は、
前記制御信号を生成する駆動回路と、
前記タイミング制御回路と前記変換効率が相対的に高い電力供給モジュールの出力端に結合され、前記変換効率が相対的に高い電力供給モジュールから出力された電力を検出し、前記タイミング制御回路による制御信号を前記第一スイッチ素子に選択的に出力する検知回路とを含む、請求項1に記載の電力割当装置。 - 前記駆動回路はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項11に記載の電力割当装置。
- 前記検知回路は、
ベースと、前記駆動回路の出力端に結合されるエミッタと、コレクタとを備える第一BJTと、
前記第一BJTのエミッタとベースとの間に結合される第一抵抗素子と、
ベースと、コレクタと、基準電圧に結合されるエミッタとを備える第二BJTと、
前記第一BJTのベースと前記第二BJTのコレクタに結合される第二抵抗素子と、
一端が前記第二BJTのベースに結合される第三抵抗素子と、
前記第三抵抗素子の他端に結合されるアノードと、前記変換効率が相対的に高い電力供給モジュールの出力端に結合されるカソードとを備えるツェナーダイオードとを含む、請求項11に記載の電力割当装置。
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