JP2010119207A

JP2010119207A - 電力割当装置

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Publication number: JP2010119207A
Application number: JP2008290247A
Authority: JP
Inventors: Chih-Tai Chen; 志泰陳; Yi Chiao Hsu; 議僑許
Original assignee: Silitek Electronic Guangzhou Co Ltd; Lite On Technology Corp
Current assignee: Silitek Electronic Guangzhou Co Ltd; Lite On Technology Corp
Priority date: 2008-10-31
Filing date: 2008-11-12
Publication date: 2010-05-27
Anticipated expiration: 2028-11-12
Also published as: FR2939255B1; JP4997405B2; GB2465207A; GB2465207B; GB0820641D0; US20100109433A1; FR2939255A1; CN101676822B; CN101676822A; US7932631B2; DE102008060764A1; DE102008060764B4

Abstract

【課題】電力変換効率の低い補助電力供給モジュールの使用を減少することで、電力割当装置全体の電力変換効率を向上させる。
【解決手段】電力割当装置は第一スイッチ素子と制御装置とを含む。第一スイッチ素子は、複数の電力供給モジュールのうち変換効率が相対的に高い電力供給モジュールの出力端と、変換効率が相対的に低い電力供給モジュールの出力端にそれぞれ結合される第一接続端と第二接続端を備え、導通または切断状態により変換効率が相対的に高い電力供給モジュールから出力された電力を所定数量の負荷に同時に割り当てる。制御装置は第一スイッチ素子に結合され、制御信号を生成して第一スイッチ素子の導通または切断状態を制御する。
【選択図】図２

Description

本発明は電力割当装置に関し、特に複数の電力供給モジュールに電力を割り当てる電力割当装置に関する。

環境意識の向上に伴い、省エネルギーは世界中に注目されている課題となる。例えば、アメリカ環境保護庁（ＥＰＡ）は各種の電子装置の効率に対して省エネルギー規定を制定している。例えば、アメリカ国内で販売するためには、パーソナルコンピュータの電力変換効率を８０％以上にしなければならない。コンピュータシステムにおいて、スイッチング電力供給構成は通常、図１に示すように主電源と補助電源を含む。図１は従来のコンピュータシステムにおけるスイッチング電力供給構成１００を表す説明図である。従来のスイッチング電力供給構成１００は主電源装置１０２と補助電源装置１０４を含む。主電源装置１０２は第一電流Ｉｏ１と第一電圧Ｖｏ１を主電源負荷１０６に供給し、補助電源装置１０４は第二電流Ｉｏ２と第二電圧Ｖｏ２を補助電源負荷１０８に供給する。コンピュータシステムが正常動作状態にあれば、主電源装置１０２は第一電流Ｉｏ１と第一電圧Ｖｏ１を主電源負荷１０６に供給し、補助電源装置１０４は第二電流Ｉｏ２と第二電圧Ｖｏ２を補助電源負荷１０８に供給する。コンピュータシステムがスリープ状態にあれば、主電源装置１０２は第一電流Ｉｏ１と第一電圧Ｖｏ１を主電源負荷１０６に供給せず、補助電源装置１０４はコンピュータシステムの基本動作の実行を確保するために、第二電流Ｉｏ２と第二電圧Ｖｏ２を補助電源負荷１０８に供給する。言い換えれば、コンピュータシステムの補助電源負荷１０８は常時オンにされている。もっとも、主電源装置１０２の出力電力に比べて、補助電源負荷１０８の出力電力（すなわち第二電流Ｉｏ２と第二電圧Ｖｏ２）はさほど高くない（例えば１０〜２０Ｗ）ので、当業者によりコストを削減するために、電力変換効率の低い電源装置を補助電源装置として利用する場合が多い。例えば、従来の補助電源装置１０４は高負荷の場合では電力変換効率が７８％を過ぎない。一方、主電源装置１０２はコンピュータシステムの大部分の電力を供給するので、当業者により電力変換効率の高い電源装置を主電源装置１０２として利用する場合が多い。また、従来の技術では、コンピュータシステムが正常動作状態にあれば、主電源装置１０２と補助電源装置１０４は主電源負荷１０６と補助電源負荷１０８にそれぞれ電力を供給するので、スイッチング電力供給構成１００の全体的な電力変換効率は、電力変換効率の低い補助電源装置１０６の影響を受けて低下せざるを得ない。言い換えれば、従来のスイッチング電力供給構成１００は正常の動作状態において、補助電源装置１０６の低い電力変換効率の影響を受け、全体的な電力変換効率が８０％以上でなければならないというＥＰＡの規定に合致できなくなる場合がある。したがって、コンピュータの電力供給装置の電力変換効率の向上は、解決すべき課題である。

本発明の目的のひとつは、複数の電力供給モジュールに電力を割り当てる電力割当装置を提供し、電力変換効率の低い補助電力供給モジュールの使用を減少することで、電力割当装置全体の電力変換効率を向上させることにある。

本発明の実施例では、複数の電力供給モジュールに用いられる電力割当装置を開示する。当該複数の電力供給モジュールは複数の電力線を介して対応する負荷にそれぞれ結合されている。当該電力割当装置は第一スイッチ素子と制御装置とを含む。前記第一スイッチ素子は、前記複数の電力供給モジュールのうち変換効率が相対的に高い電力供給モジュールの出力端と、変換効率が相対的に低い電力供給モジュールの出力端にそれぞれ結合される第一接続端と第二接続端を備え、導通または切断状態により変換効率が相対的に高い電力供給モジュールから出力された電力を所定数量の負荷に同時に割り当てる。前記制御装置は前記第一スイッチ素子に結合され、制御信号を生成して第一スイッチ素子の導通または切断状態を制御する。

従来の技術に比べて、本発明による電力割当装置は正常動作モードにおいて補助電力供給モジュールの電力出力を省く。電力変換効率の低い補助電力供給モジュールの使用を減少することで、電力割当装置全体の電力変換効率を改善する。

かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

本明細書及び特許請求の範囲では特定の素子に特定の用語を使用する。当業者に理解できるように、メーカーにより他用語で同一の装置を呼ぶことが可能である。したがって、本明細書及び特許請求の範囲は用語で装置を区別するのでなく、専ら機能上の相違を区別の基準とする。なお、本明細書及び特許請求の範囲に用いる「含む」という文言は限定的に捉えるべきでなく、「含むがそれに限らない」と解すべきである。また、「結合」とはあらゆる直接的または間接的な電気的接続手段をいう。したがって、第一装置が第二装置に結合されるとは、第一装置が第二装置に直接に電気的に接続されるか、または他装置を介して第二装置に電気的に接続されることを意味する。

図２を参照する。図２は本発明の実施例１による電力割当装置２００を表す説明図である。電力割当装置２００は主電力供給モジュール２０２と、補助電力供給モジュール２０４と、主電力供給モジュール２０２と補助電力供給モジュール２０４の間に設けられる第一スイッチ素子２０６と、第一スイッチ素子２０６を制御する制御装置２０８と、補助電力供給モジュール２０４と補助電源負荷の間に設けられる第二スイッチ素子２１０とを含む。

電力を供給するために、主電力供給モジュール２０２は第一電力線２０２２を介して主電源負荷２１２に電気的に結合されており、補助電力供給モジュール２０４は第二電力線２０４２を介して補助電源負荷２１４に電気的に結合されている。

補助電力供給モジュール２０４の電力供給を中断させるために、第二スイッチ素子２１０は補助電力供給モジュール２０４の出力端Ｎ１とノードＮ２との間に結合されている。主電力供給モジュール２０２の出力電流Ｉｏ１を主電源負荷２１２と補助電源負荷２１４に選択的に割り当てるために、第一電力線２０２２の出力端Ｎ３と第二電力線２０４２のノードＮ２の間に第三電力線２０２６が設けられ、この第三電力線２０２６には第一スイッチ素子２０６が設けられている。

出力端Ｎ１とノードＮ２の間は単方向の電流特性を有し、第一スイッチ素子２０６が導通すれば第二スイッチ素子２１０は導通しない。言い換えれば、第二スイッチ素子２１０としてダイオードを使用することができる。したがって、本実施例において、第二スイッチ素子２１０はダイオードで実施される。ダイオードＤ１は補助電力供給モジュール２０４の出力端Ｎ１に結合されるアノードと、第一スイッチ素子２０６のノードＮ２に結合されるカソードとを含む。

一方、本実施例では、第一スイッチ素子２０６はＮ型ＦＥＴ（電界効果トランジスタ）Ｑ１で実施され、Ｎ型ＦＥＴＱ１は主電力供給モジュール２０２の出力端Ｎ３に結合されるソースと、ダイオード２１０のカソード（すなわちノードＮ２）に結合されるドレインと、制御装置２０８に結合され制御装置２０８から出力された制御電圧Ｖｄに基づいて、主電力供給モジュール２０２の出力電流Ｉｏ１を主電源負荷２１２と補助電源負荷２１４に選択的に割り当てるゲートＮ４とを含む。注意すべきは、本実施例による第一スイッチ素子２０６はＮ型ＦＥＴＱ１で実施されるが、本発明はそれに限らない。言い換えれば、出力端Ｎ３とノードＮ２の間に回路を開閉できるスイッチ素子ならば、いずれも本発明の範囲に属する。例えば、本発明の他実施例では、第一スイッチ素子２０６としてＰ型ＦＥＴ、バイポーラ接合トランジスタ（ＢＪＴ）、またはリレー励磁コイルなどのスイッチ素子を使用することができる。

一方、Ｎ型ＦＥＴＱ１の導通を確保するために、本実施例による抵抗素子Ｒ１はＮ型ＦＥＴＱ１のゲートとソースの間に結合されている。
また、主電力供給モジュール２０２は出力電圧Ｖｏ１を生成し、補助電力供給モジュール２０４は出力電圧Ｖｏ２を生成する。Ｎ型ＦＥＴＱ１の導通時に、補助電力供給モジュール２０４による出力電圧Ｉｏ３を主電力供給モジュール２０２の出力電流Ｉｏ１から分流された出力電流Ｉｏ２に置き換えるために、出力電圧Ｖｏ１は出力電圧Ｖｏ２より高くされている。なお、ダイオードＤ１の単方向の電流特性により、補助電力供給モジュール２０４による出力電圧Ｉｏ３はパワーオフモードにおいて補助電源負荷２１４へ単方向に流れ込み、出力電流Ｉｏ２が正常動作モードにおいて補助電力供給モジュール２０４に逆流するのを防止する。それに対して、パワーオフモードにおいて補助電力供給モジュール２１４による出力電流Ｉｏ３が主電力供給モジュール２０２に逆流するのを防止するために、本実施例ではＮ型ＦＥＴＱ１のボディ端をそのソースに結合し、Ｎ型ＦＥＴＱ１に等価のボディダイオードＤ４を持たせる。電力割当装置２００がパワーオフモードで動作するとき、この等価のボディダイオードＤ４は、補助電力供給モジュール２１４による出力電流Ｉｏ３が主電力供給モジュール２０２に逆流することにより電力割当装置２００全体の電力変換効率が低下したり電力割当装置２００が誤って動作するのを防止できる。

図２を再び参照する。電力割当装置２００の制御装置２０８は駆動回路２０８２と、タイミング制御回路２０８４と、検知回路２０８６とを含む。駆動回路２０８２はＮ型ＦＥＴＱ１を導通させるために（出力電圧Ｖｏ１より高い）制御電圧Ｖｄを供給する。したがって、制御電圧Ｖｄより高い出力電圧Ｖｏ１を生成できる駆動回路２０８２ならば、いずれも本発明の範囲に属する。例えば、駆動回路２０８２としてブースト型、バックブースト型、またはフライバック型の駆動回路を利用することができる。本実施例によれば、駆動回路２０８２は変圧器Ｌ１と、ダイオードＤ３と、コンデンサＣとを含む。変圧器Ｌ１（パワーインダクタを含む）はパルス幅変調（ＰＷＭ）信号Ｖｒｅｆのデューティーサイクルに基づいて制御電圧Ｖｄを生成する。駆動回路２０８２の動作は当業者に周知のため、ここで説明を省略する。

タイミング制御回路２０８４は駆動回路２０８２に結合され、ハウスキーピングＩＣによる出力信号ＰＧＯに基づいて駆動回路２０８２による制御信号Ｖｄを選択的に出力して駆動回路２０８２を制御する。この出力信号ＰＧＯはパワーグッド出力信号である。注意すべきは、本実施例を修正して、ハウスキーピングＩＣによるパワーフォールト出力信号でタイミング制御回路２０８４を制御することも可能である。タイミング制御回路２０８４はＢＪＴＱ２と、抵抗素子Ｒ２と、ＦＥＴＱ３と、抵抗素子Ｒ３とを含む。ＢＪＴＱ２のエミッタは駆動回路２０８２の出力端Ｎ５に結合されており、抵抗素子Ｒ２はＢＪＴＱ２のエミッタとベースの間に結合されている。ＦＥＴＱ３は設置電圧Ｖｇｎｄに結合されるソースと、出力信号ＰＧＯを受信するゲートとを含む。抵抗素子Ｒ３はＢＪＴＱ２のベースとＦＥＴＱ３のドレインの間に結合されている。

また、検知回路２０８６はＢＪＴＱ４と、抵抗素子Ｒ４と、ＢＪＴＱ５と、抵抗素子Ｒ５と、抵抗素子Ｒ６と、ツェナーダイオードＤ２とを含む。検知回路２０８６は主電力供給モジュール２０２から出力された電力を検出し、タイミング制御回路２０８４から出力された制御信号Ｖｄを第一スイッチ素子２０６に選択的に出力する。ＢＪＴＱ４はタイミング制御回路２０８４の出力端Ｎ６に結合されるエミッタを備える。抵抗素子Ｒ４はＢＪＴＱ４のエミッタ（すなわち出力端Ｎ６）とベースの間に結合されている。ＢＪＴＱ５は接地電圧Ｖｇｎｄに結合されるエミッタを備える。抵抗素子Ｒ５はＢＪＴＱ４のベースとＢＪＴＱ５のコレクターに結合されている。抵抗素子Ｒ６の一端はＢＪＴＱ５のベースに結合されており、ツェナーダイオードＤ２は抵抗素子Ｒ６の他端に結合されるアノードと、主電力供給モジュール２０２の出力端Ｎ３に結合されるカソードとを含む。

図３を参照する。図３は図２に示す実施例による電力割当装置２００の出力信号ＰＧＯ、出力電圧Ｖｏ１、制御電圧Ｖｄ、出力電圧Ｖｏ２、出力電流Ｉｏ１、出力電流Ｉｏ２、及び出力電流Ｉｏ３のタイミング図である。注意すべきは、本発明を詳述するために、本明細書ではＢＪＴＱ２とＢＪＴＱ４の導通時、そのコレクターとエミッタの両端電圧が０に近いと仮定する。したがって、出力端Ｎ５とゲートＮ４の電圧はいずれも制御電圧Ｖｄとみなすことができる。一方、本発明を詳述するために、時間Ｔ１と時間Ｔ２の間を正常動作モードとし、それ以外の時間をパワーオフモードとする。時間Ｔ１と時間Ｔ２以外、本実施例による補助電力供給モジュール２０４は図３に示すように、電圧値Ｖｏ２の出力電圧Ｖｏ２を補助電源負荷２１４に供給する。

電力割当装置２００が正常動作モードにあれば、主電力供給モジュール２０２は電圧値Ｖｏ１の出力電圧Ｖｏ１を主電源負荷２１２に供給する。図３に示すように、出力信号ＰＧＯにより時間Ｔ１にＦＥＴＱ３が導通するとき、ＢＪＴＱ２も抵抗素子Ｒ２の導通によりオンにされるので、駆動回路２０８２による制御電圧Ｖｄは出力端Ｎ６に伝導される。この場合、正常動作モードにおいて主電力供給モジュール２０２による出力電圧Ｖｏ１の電位（すなわち電圧値Ｖｏ１）がツェナーダイオードＤ２を破壊できるほどになり、すなわちツェナーダイオードＤ２の両端電圧がその破壊電圧Ｖｚを超えた場合では、ＢＪＴＱ５は導通する。そうなると、ＢＪＴＱ４も抵抗素子Ｒ４の導通によりオンにされ、出力端Ｎ６の制御電圧ＶｄはＮ型ＦＥＴＱ１のゲートＮ４に伝導される。本発明の実施例によれば、駆動回路２０８２による制御電圧Ｖｄは出力電圧Ｖｏ１の電圧値Ｖｏ１より高い。正常動作モードにおいてＮ型ＦＥＴＱ１の正常導通を確保するために、本発明の実施例では電力割当装置２００のゲートＮ４と出力端Ｎ３の間に抵抗素子Ｒ１を設け、正常動作モードにおいて電流Ｉ１を抵抗素子Ｒ１に流れ込ませる。そうすると、電流Ｉ１が抵抗素子Ｒ１を通過するときに発生する電圧降下により、Ｎ型ＦＥＴＱ１は時間Ｔ１に導通する。それと同時に第二スイッチ素子２１０が導通しなければ、図３に示すように、出力電圧Ｖｏ２の電圧値Ｖｏ２は時間Ｔ１に出力電圧Ｖｏ１と同じ電位、すなわち電圧値Ｖｏ１に上がる。注意すべきは、本発明を詳述するために、本明細書では、制御電圧ＶｄがＢＪＴＱ２からＢＪＴＱ４を経由してゲートＮ４へ伝導される時間が０に近いと仮定する。

一方、出力電圧Ｖｏ１の電圧値Ｖｏ１は出力電圧Ｖｏ２の電圧値Ｖｏ２より高いので、主電力供給モジュール２０２による電流値ｉｏ１の出力電流Ｉｏ１は、Ｎ型ＦＥＴＱ１を経由して主電源負荷２１２と補助電荷負荷２１４に同時に割り当てられる。したがって、適切な設計を行えば、補助電力供給モジュール２０４による電流値ｉｏ３の出力電流Ｉｏ３が出力電流Ｉｏ２に取り替えられ、図３の時間Ｔ１に示すように、補助電力供給モジュール２０４による出力電流Ｉｏ３が０に近い値に下がり、出力電流Ｉｏ２の電流値がｉｏ３に上がることとなる。

図３を再び参照する。電力割当装置２００が時間Ｔ２にパワーオフモードに入った場合、ハウスキーピングＩＣによる出力信号ＰＧＯは低レベル電圧に切り替わり、主電力供給モジュール２０２は主電源負荷２１２にかける電圧値Ｖｏ１の出力電圧Ｖｏ１の生成を停止する。出力信号ＰＧＯにより時間Ｔ２にＦＥＴＱ３がオフにされ、かつ出力電圧Ｖｏ１の電位がツェナーダイオードＤ２の破壊電圧Ｖｚを超えない場合では、ＢＪＴＱ２とＢＪＴＱ４はいずれもオフにされ、それにより制御電圧Ｖｄは低レベル電圧に切り替わり、Ｎ型ＦＥＴＱ１はオフにされる。そうなると、図３の時間Ｔ２に示すように、出力端Ｎ３とノードＮ２の間は開回路となり、出力電流Ｉｏ２の電流値ｉｏ２は０に切り替わり、補助電力供給モジュール２０４は電圧値Ｖｏ２の出力電圧Ｖｏ２と、電流値ｉｏ３の出力電流Ｉｏ３を補助電源負荷２１４に供給する。

まとめて言えば、電力割当装置２００が正常動作モードにあれば、主電源負荷２１２と補助電源負荷２１４の電力はいずれも電力変換効率の高い主電力供給モジュール２０２から供給され、電力変換効率の低い補助電力供給モジュール２０４からは電力を供給しない。したがって、正常動作モードでは、補助電力供給モジュール２０４は電力を消費しない。従来の技術に比べて、本発明による電力割当装置２００は正常動作モードにおいて、主電力供給モジュール２０２と補助電力供給モジュール２０４でそれぞれ主電源負荷２１２と補助電源負荷２１４に同時に電力を供給するのでなく、主電力供給モジュール２０２のみで主電源負荷２１２と補助電源負荷２１４に同時に電力を供給する。補助電力供給モジュール２０４は電力変換効率が低いので、正常動作モードにおいて補助電力供給モジュール２０４をオフにすることは、電力割当装置２００全体の電力変換効率を改善することができる。一方、電力割当装置２００はパワーオフモードにおいて、電力変換効率の高い主電力供給モジュール２０２で電力を供給せず、補助電源負荷２１４の電力は電力変換効率の低い補助電力供給モジュール２０４から供給される。

そうすると、電力割当装置２００全体の電力変換効率は向上して、電力変換効率の低い補助供給モジュール２０４の影響を受けて低下することがない。注意すべきは、当業者に理解できるように、前記主電力供給モジュール２０２による高い電力変換効率は高電力出力時の電力変換効率に対応しており、主電力供給モジュール２０２が低電力を出力する場合では、電力変換効率は必ずしも高いレベルを保つことができない。補助電源負荷２１４の電力要求が低いので、コンピュータシステムのパワーオフモードにおいて、本発明による電力割当装置２００は主電力供給モジュール２０２で低電力を補助電源負荷２１４に出力せず、補助電力供給モジュール２０４で補助電源負荷２１４に電力を供給する。

制御装置２０８において、タイミング制御回路２０８４は駆動回路２０８２による制御信号Ｖｄを選択的に出力し、検知回路２０８６は主電力供給モジュール２０２から出力される電力を検出し、タイミング制御回路２０８４による制御信号Ｖｄを第一スイッチ素子２０６に選択的に出力する。したがって、適切な設計を行えば、制御装置２０８の中のタイミング制御回路２０８４と検知回路２０８６を除去し、駆動回路２０８２のみ残しても、電力変換効率の高い主電力供給モジュール２０２で主電源負荷２１２と補助電源負荷２１４に電力を供給する構成はそれにもかかわらず実現できる。図４を参照する。図４は本発明の実施例２による電力割当装置４００を表す説明図である。図２に示す電力割当装置２００に比べて、図４に示す実施例２による電力割当装置４００はタイミング制御回路２０８４と検知回路２０８６を含まず、電力割当装置４００の制御装置４０８は駆動回路で実施される。

電力割当装置４００は主電力供給モジュール４０２と、補助電力供給モジュール４０４と、第一スイッチ素子４０６と、制御装置４０８と、第二スイッチ素子４１０とを含む。主電力供給モジュール４０２は主電源負荷４１２に結合されており、補助電力供給モジュール４０４は補助電源負荷４１４に結合されている。第二スイッチ素子４１０は補助電力供給モジュール４０４の出力端Ｎ１’とノードＮ２’との間に結合されている。第一スイッチ素子４０６はＮ型ＦＥＴＱ１’で実施され、そのソースは主電力供給モジュール４０２の出力端Ｎ３’に結合されており、ドレインはダイオード４１０のカソード（すなわちノードＮ２’）に結合されており、ゲートＮ４’は制御装置４０８に結合されている。この場合、制御装置４０８から出力された制御電圧Ｖｄ’に基づいて主電力供給モジュール４０２の出力電流Ｉｏ１’を主電源負荷４１２と補助電源負荷４１４に選択的に同時に割り当てる。言い換えれば、当業者は、制御装置４０８のオン／オフにより制御電圧Ｖｄ’のタイミングを制御し、同時に主電力供給モジュール４０２から出力された電力を検出する検知回路を設け、制御装置４０８のオン／オフを決めることができる。注意すべきは、当業者は前掲図２に示す電力割当装置２００の動作から電源割当装置４００の動作方法を容易に推知できるので、ここでその説明を省略する。

従来の技術に比べて、本発明による電力割当装置４００は正常動作モードにおいて、主電力供給モジュール４０２と補助電力供給モジュール４０４でそれぞれ主電源負荷４１２と補助電源負荷４１４に同時に電力を供給するのでなく、主電力供給モジュール４０２のみで主電源負荷４１２と補助電源負荷４１４に同時に電力を供給する。補助電力供給モジュール４０４は電力変換効率が低いので、正常動作モードにおいて補助電力供給モジュール４０４をオフにすることは、電力割当装置４００全体の電力変換効率を改善することができる。そうすると、電力割当装置４００全体の電力変換効率は向上し、電力変換効率の低い補助電力供給モジュール４０４の影響を受けて低下することがない。

図５を参照する。図５は本発明の実施例３による電力割当装置５００を表す説明図である。図２に示す電力割当装置２００に比べて、図５に示す実施例３による電力割当装置５００はタイミング制御回路２０８４を含まず、電力割当装置５００の制御装置５０８は駆動回路５０８２と検知回路５０８６を含む。図２に示す電力割当装置２００と同じように、駆動回路５０８２は出力電圧Ｖｏ１’’より高い制御電圧Ｖｄ’’を供給してＮ型ＦＥＴＱ１’’を導通させる。したがって、主電力供給モジュール５０２は出力電圧Ｖｏ１’’を生成し、補助電力供給モジュール５０４は出力電圧Ｖｏ２’’を生成する。Ｎ型ＦＥＴＱ１’’の導通時に、補助電力供給モジュール５０４による出力電圧Ｉｏ３’’を主電力供給モジュール５０２の出力電流Ｉｏ１’’から分流された出力電流Ｉｏ２’’に置き換えるために、出力電圧Ｖｏ１’’は出力電圧Ｖｏ２’’より高くされている。検知回路５０８６は主電力供給モジュール５０２から出力された電力を検出し、駆動回路５０８２から出力された制御信号Ｖｄ’’を第一スイッチ素子５０６に選択的に出力する。

電力割当装置５００は主電力供給モジュール５０２と、補助電力供給モジュール５０４と、第一スイッチ素子５０６と、制御装置５０８と、第二スイッチ素子５１０とを含む。主電力供給モジュール５０２は主電源負荷５１２に結合されており、補助電力供給モジュール５０４は補助電源負荷５１４に結合されている。第二スイッチ素子５１０は補助電力供給モジュール５０４の出力端Ｎ１’’とノードＮ２’’との間に結合されている。当業者は、駆動回路５０８２のオン／オフにより制御電圧Ｖｄ’のタイミングを制御することができる。注意すべきは、当業者は前掲図２に示す電力割当装置２００の動作から電源割当装置５００の動作方法を容易に推知できるので、ここでその説明を省略する。

従来の技術に比べて、本発明による電力割当装置５００は正常動作モードにおいて、主電力供給モジュール５０２と補助電力供給モジュール５０４でそれぞれ主電源負荷５１２と補助電源負荷５１４に同時に電力を供給するのでなく、主電力供給モジュール５０２のみで主電源負荷５１２と補助電源負荷５１４に同時に電力を供給する。補助電力供給モジュール５０４は電力変換効率が低いので、正常動作モードにおいて補助電力供給モジュール５０４をオフにすることは、電力割当装置５００全体の電力変換効率を改善することができる。そうすると、電力割当装置５００全体の電力変換効率は向上し、電力変換効率の低い補助電力供給モジュール５０４により低下することがない。

図５を参照する。図５は本発明の実施例４による電力割当装置６００を表す説明図である。図２に示す電力割当装置２００に比べて、図６に示す実施例４による電力割当装置６００は検出回路２０８６を含まず、電力割当装置６００の制御装置６０８は駆動回路６０８２とタイミング制御回路６０８４を含む。図２に示す電力割当装置２００と同じように、駆動回路６０８２は出力電圧Ｖｏ１’’’より高い制御電圧Ｖｄ’’’を供給してＮ型ＦＥＴＱ１’’’を導通させる。したがって、主電力供給モジュール６０２は出力電圧Ｖｏ１’’’を生成し、補助電力供給モジュール６０４は出力電圧Ｖｏ２’’’を生成する。Ｎ型ＦＥＴＱ１’’’の導通時に、補助電力供給モジュール６０４による出力電圧Ｉｏ３’’’を主電力供給モジュール６０２の出力電流Ｉｏ１’’’から分流された出力電流Ｉｏ２’’’に置き換えるために、出力電圧Ｖｏ１’’’は出力電圧Ｖｏ２’’’より高くされている。

電力割当装置６００は主電力供給モジュール６０２と、補助電力供給モジュール６０４と、第一スイッチ素子６０６と、制御装置６０８と、第二スイッチ素子６１０とを含む。主電力供給モジュール６０２は主電源負荷６１２に結合されており、補助電力供給モジュール６０４は補助電源負荷６１４に結合されている。第二スイッチ素子６１０は補助電力供給モジュール６０４の出力端Ｎ１’’’とノードＮ２’’’との間に結合されている。当業者は、主電力供給モジュール６０２から出力された電力を検出する検知回路を設け、駆動装置６０８２のオン／オフを決めることができる。注意すべきは、当業者は前掲図２に示す電力割当装置２００の動作から電源割当装置６００の動作方法を容易に推知できるので、ここでその説明を省略する。

従来の技術に比べて、本発明による電力割当装置６００は正常動作モードにおいて、主電力供給モジュール６０２と補助電力供給モジュール６０４でそれぞれ主電源負荷６１２と補助電源負荷６１４に同時に電力を供給するのでなく、主電力供給モジュール６０２のみで主電源負荷６１２と補助電源負荷６１４に同時に電力を供給する。補助電力供給モジュール６０４は電力変換効率が低いので、正常動作モードにおいて補助電力供給モジュール６０４をオフにすることは、電力割当装置６００全体の電力変換効率を改善することができる。そうすると、電力割当装置６００全体の電力変換効率は向上し、電力変換効率の低い補助電力供給モジュール６０４により低下することがない。

図７を参照する。図７は正常動作モードにおいて、本発明の実施例１による電力割当装置２００と従来のスイッチング電力供給構成１００との総供給電力の対照表である。注意すべきは、図７は主電力供給モジュール２０２の総供給電力を３２０Ｗ、補助電力供給モジュール２０４の出力電力を１５Ｗとし、試験条件を１１５Ｖｃ／６０Ｈｚとした条件のもとで測定した総供給電力の対照表である。図７に示すように、従来のスイッチング電力供給構成１００に比べて、主電源負荷２１２の負荷条件が２０％、５０％、１００％である場合、本発明による電源割当装置２００はそれぞれ０．６Ｗ、０．８Ｗ、１．３３Ｗの電力を節減することができる。

注意すべきは、前掲実施例はいずれも主電力供給モジュールに主電源負荷を対応させ、補助電力供給モジュールに補助電源負荷を対応させるという組み合わせを例にするが、当業者は前掲説明に基づいて、図２、図４、図５、及び図６に示す実施例に適切な修正を加えて、複数の電力供給モジュールの組み合わせで本発明の電力割当装置を実施することができる。かかる電力割当装置も本発明の範囲に属する。

以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

従来のコンピュータシステムにおけるスイッチング電力供給構成を表す説明図である。本発明の実施例１による電力割当装置を表す説明図である。図２に示す実施例による電力割当装置の出力信号、出力電圧、制御電圧、出力電圧、出力電流、出力電流、及び出力電流のタイミング図である。本発明の実施例２による電力割当装置を表す説明図である。本発明の実施例３による電力割当装置を表す説明図である。本発明の実施例４による電力割当装置を表す説明図である。正常動作モードにおいて、本発明の実施例１による電力割当装置と従来のスイッチング電力供給構成との総供給電力の対照表である。

符号の説明

１００スイッチング電力供給構成
１０２主電源装置
１０４補助電源装置
１０２、２１２、４１２、５１２、６１２主電源負荷
１０８、２１４、４１４、５０４、６１４補助電源負荷
２００、４００、５００、６００電力割当装置
２０２、４０２、５０２、６０２主電力供給モジュール
２０４、４０４、５０４、６０４補助電力供給モジュール
２０６、４０６、５０６、６０６第一スイッチ素子
２０８、４０８、５０８、６０８制御装置
２１０、４１０、５１０、６１０第二スイッチ素子
２０８２、５０８２、６０８２駆動回路
２０８４、６０８４タイミング制御回路
２０８６、５０８６検知回路

Claims

複数の電力供給モジュールに用いられる電力割当装置であって、当該複数の電力供給モジュールは複数の電力線を介して対応する負荷にそれぞれ結合され、当該電力割当装置は、
前記複数の電力供給モジュールのうち変換効率が相対的に高い電力供給モジュールの出力端と、変換効率が相対的に低い電力供給モジュールの出力端にそれぞれ結合される第一接続端と第二接続端を備え、導通または切断状態により変換効率が相対的に高い電力供給モジュールから出力された電力を所定数量の負荷に同時に割り当てる第一スイッチ素子と、
前記第一スイッチ素子に結合され、制御信号を生成して第一スイッチ素子の導通または切断状態を制御する制御装置とを含む、電力割当装置。
前記電力割当装置は更に、
前記変換効率が相対的に低い電力供給モジュールの出力端に結合されるアノードと、前記第一スイッチ素子の第二接続端に結合されるカソードとを備えるダイオードを含む、請求項１に記載の電力割当装置。
前記電力割当装置は更に、
前記変換効率が相対的に低い電力供給モジュールの出力端と前記第一スイッチ素子の第二接続端の間に結合される第二スイッチ素子を含み、前記第一スイッチ素子が導通すれば、第二スイッチ素子は導通しない、請求項１に記載の電力割当装置。
前記変換効率が相対的に低い電力供給モジュールは、前記スイッチ素子の導通時にオフ状態にある、請求項１に記載の電力割当装置。
前記制御装置はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項１に記載の電力割当装置。
前記制御装置は、
前記制御信号を生成する駆動回路と、
前記駆動回路に結合され、ハウスキーピングＩＣによる出力信号に基づいて前記駆動回路による制御信号を選択的に出力するタイミング制御回路とを含む、請求項１に記載の電力割当装置。
前記駆動回路はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項６に記載の電力割当装置。
前記タイミング制御回路は、
ベースと、前記駆動回路の出力端に結合されるエミッタと、コレクタとを備えるバイポーラ接合トランジスタ（ＢＪＴ）と、
前記ＢＪＴのエミッタとベースとの間に結合される第一抵抗素子と、
ドレインと、基準電圧に結合されるソースと、前記出力信号に結合されるゲートとを備える電界効果トランジスタ（ＦＥＴ）と、
前記ＢＪＴのベースと前記ＦＥＴのドレインとの間に結合される第二抵抗素子とを含む、請求項６に記載の電力割当装置。
前記制御装置は更に、
前記タイミング制御回路と前記変換効率が相対的に高い電力供給モジュールの出力端に結合され、前記変換効率が相対的に高い電力供給モジュールから出力された電力を検出し、前記タイミング制御回路による制御信号を前記第一スイッチ素子に選択的に出力する検知回路を含む、請求項６に記載の電力割当装置。
前記検知回路は、
ベースと、前記タイミング制御回路の出力端に結合されるエミッタと、コレクタとを備える第一ＢＪＴと、
前記第一ＢＪＴのエミッタとベースとの間に結合される第一抵抗素子と、
ベースと、コレクタと、基準電圧に結合されるエミッタとを備える第二ＢＪＴと、
前記第一ＢＪＴのベースと前記第二ＢＪＴのコレクタに結合される第二抵抗素子と、
一端が前記第二ＢＪＴのベースに結合される第三抵抗素子と、
前記第三抵抗素子の他端に結合されるアノードと、前記変換効率が相対的に高い電力供給モジュールの出力端に結合されるカソードとを備えるツェナーダイオードとを含む、請求項９に記載の電力割当装置。
前記制御装置は、
前記制御信号を生成する駆動回路と、
前記タイミング制御回路と前記変換効率が相対的に高い電力供給モジュールの出力端に結合され、前記変換効率が相対的に高い電力供給モジュールから出力された電力を検出し、前記タイミング制御回路による制御信号を前記第一スイッチ素子に選択的に出力する検知回路とを含む、請求項１に記載の電力割当装置。
前記駆動回路はブースト型駆動回路、バックブースト型駆動回路、またはフライバック型駆動回路である、請求項１１に記載の電力割当装置。
前記検知回路は、
ベースと、前記駆動回路の出力端に結合されるエミッタと、コレクタとを備える第一ＢＪＴと、
前記第一ＢＪＴのエミッタとベースとの間に結合される第一抵抗素子と、
ベースと、コレクタと、基準電圧に結合されるエミッタとを備える第二ＢＪＴと、
前記第一ＢＪＴのベースと前記第二ＢＪＴのコレクタに結合される第二抵抗素子と、
一端が前記第二ＢＪＴのベースに結合される第三抵抗素子と、
前記第三抵抗素子の他端に結合されるアノードと、前記変換効率が相対的に高い電力供給モジュールの出力端に結合されるカソードとを備えるツェナーダイオードとを含む、請求項１１に記載の電力割当装置。