JP2010087516A - インクジェット方式のダムを具備する半導体パッケージ及びその製造方法 - Google Patents
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- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/151—Die mounting substrate
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Abstract
【課題】インクジェット方式のダムを具備する半導体パッケージ及びその製造方法を提供する。
【解決手段】アンダーフィル物質のブリーディングを防止するダムをインクジェット方式を形成した半導体パッケージ及びその製造方法。基板100は、一面上にチップ実装部、及びチップ実装部の外郭部に配列されて多数のパッド115が配列されるパッド形成部を具備する。半導体チップ200がチップ実装部に対応して基板上に配列される。ダム280が、半導体チップとパッド形成部との間の基板の前記一面上に配列され、多数のパッドのうち、少なくとも一部分を半導体チップから分離させる。アンダーフィル物質230が半導体チップの活性面と基板の前記一面との間に配列される。ダムの上面は、表面張力によってラウンディングされる。
【選択図】図1A
【解決手段】アンダーフィル物質のブリーディングを防止するダムをインクジェット方式を形成した半導体パッケージ及びその製造方法。基板100は、一面上にチップ実装部、及びチップ実装部の外郭部に配列されて多数のパッド115が配列されるパッド形成部を具備する。半導体チップ200がチップ実装部に対応して基板上に配列される。ダム280が、半導体チップとパッド形成部との間の基板の前記一面上に配列され、多数のパッドのうち、少なくとも一部分を半導体チップから分離させる。アンダーフィル物質230が半導体チップの活性面と基板の前記一面との間に配列される。ダムの上面は、表面張力によってラウンディングされる。
【選択図】図1A
Description
本発明は、半導体パッケージ及びその製造方法に係り、さらに具体的には、アンダーフィル物質のブリーディングを防止できるインクジェット方式のダムを具備する半導体パッケージ及びその製造方法に関する。
電子機器が大容量化、軽量化及び薄型化するにつれて、半導体パッケージも、高密度、小型化及び薄型化が要求されている。かような要求に相応するフリップチップ・パッケージは、基板上にフリップチップを装着し、フリップチップの活性面とバンプとを保護するために、チップと基板との間にアンダーフィル物質を注入した。しかし、前記アンダーフィル物質の注入のためのディスペンシング工程で、前記アンダーフィル物質のブリーディングが発生してしまう。前記アンダーフィル物質がワイヤボンディングのための基板のボンディングや、POP(package on package)パッケージでのトップパッケージのボールパッドを汚染させ、組立て不良が発生してしまう。従って、前記アンダーフィル物質のブリーディングは、パッケージサイズを縮小するのに致命的な制限要素として作用することになる。
アンダーフィル物質のブリーディングを防止するために、基板にダムを形成した。従来には、基板製造工程中にソルダレジストをプリンティングして基板上にダムを形成し、ダムを具備した基板上に、半導体チップを装着した後でアンダーフィル物質を注入した。しかし、基板製造工程中にダムを形成するために、アンダーフィル物質のブリーディングを効率的にコントロールするためのダムの高さを増加させたり、または多様な形状のダムを設けたりすることが不可能であり、ダムを形成するための別途の工程を行わねばならなかった。また、SOP(solder on pad)コイニング時に、ダムによってコイニング(coining)高さなどに対する制限が発生した。
従って、本発明がなそうとする技術的課題は、インクジェット方式のダムを具備する半導体パッケージ及びその製造方法を提供することである。
本発明の一見地によれば、半導体パッケージを提供する。基板は、一面上にチップ実装部、及び前記チップ実装部の外郭部に配列されて多数のパッドが配列されるパッド形成部を具備する。半導体チップが前記チップ実装部に対応して前記基板上に配列される。ダムが前記半導体チップと前記パッド形成部との間の前記基板の前記一面上に配列され、前記多数のパッドのうち、少なくとも一部分を前記半導体チップから分離させる。アンダーフィル物質が前記半導体チップの活性面と前記基板の前記一面との間に配列される。前記ダムの上面は、表面張力によってラウンディングされる。
前記ダムは、前記第1半導体チップを多重に取り囲むように配列されたり、前記第1半導体チップを取り囲むように配列されるが、屈曲した形状を有することができる。前記ダムは、前記第1半導体チップの側面に対応して配列される少なくとも1つのバーパターンを含んだり、前記少なくとも一部分のパッドに対応して配列される凹凸形状のパターンを有することができる。前記ダムは、前記少なくとも一部分のパッドを取り囲むリング形状のパターンを具備できる。
前記ダムは、50ないし100μmの幅と、15μm以上の高さとを有することができる。前記第1半導体チップと前記ダムとの間の距離は、20ないし50μmであり、前記ダムと前記パッドとの間の距離は、10ないし50μmであり、前記第1半導体チップとパッドとの間の距離は、最小80μmに維持されうる。
前記ダムは、インクジェット方式のパターンを含むことができる。前記第1半導体チップの上面には、文字がマーキングされうる。前記ダムは、前記文字と同じ物質からなりうる。
前記半導体パッケージは、前記第1半導体チップ上部に配列され、ソルダボールを介して前記基板の前記パッドと電気的に連結される上部半導体パッケージをさらに含むことができる。前記アンダーフィル物質は、前記第1半導体チップの前記活性面と前記基板の前記一面との間に充填され、前記ダムは、前記ソルダボールと前記アンダーフィル物質との間の少なくとも一部分に配列されうる。
前記基板は、前記チップ実装部に配列されるウィンドーをさらに含むことができる。前記ダムは、前記パッド形成部の前記パッドと前記チップ実装部の前記パッドとの間に配列され、前記アンダーフィル物質は、前記ウィンドーによって露出される前記半導体チップの前記活性面と、前記ダム間の前記基板の前記一面との間に充填されうる。
前記第1半導体チップの下部、または前記第1半導体チップの上部の前記チップ実装部に配列され、第1チップパッドが前記パッドとワイヤを介して電気的に連結される第2半導体チップをさらに含むことができる。前記アンダーフィル物質は、前記第1半導体チップの前記活性面と前記第2半導体チップの前記活性面、または前記第1半導体チップの前記活性面と前記基板の前記一面との間に充填され、前記ダムは、前記アンダーフィル物質と前記第1パッド、または前記アンダーフィル物質と前記パッド形成部の前記パッドとの間に配列されうる。
前記第1半導体チップと同一面上に配列され、チップパッドがウィンドーを介して露出される前記パッド形成部の前記パッドとワイヤによって電気的に連結される第2半導体チップをさらに含むことができる。前記アンダーフィル物質は、前記第1半導体チップの前記活性面と前記基板の前記一面との間に充填され、前記ダムは、少なくとも前記アンダーフィル物質と前記ウィンドーとの間に配列されうる。前記第1半導体チップは、ノーマルチップを含み、前記第2半導体チップは、インデントチップを含むことができる。
また、本発明の他の見地によれば、半導体パッケージを提供する。前記半導体パッケージは、第1パッケージと第2パッケージとを含む。前記第1パッケージは、第1基板、及び前記第1基板上に装着された第1半導体チップを含む。前記第1基板は、前記第1基板の第1面上に配列された多数の第1ランディングパッド、多数の第2ランディングパッド、及び前記第1基板の前記第1面と対向する第2面上に配列された多数の第3ランディングパッドを含む。前記第1半導体チップの活性面は、前記第1基板にボンディングされ、前記第1基板の前記第1面に対向して多数の第1ソルダボールが前記第1基板の前記第1ランディングパッドと前記第1半導体チップの前記活性面に配列された第1チップパッドと電気的に連結される。第2パッケージは、第2基板、及び前記第2基板上に装着された第2半導体チップを含む。前記第2基板は、その第1面上に配列された多数のボンディングパッド、及び前記第1基板の前記第1面と対向する第2面上に配列された多数の第4ランディングパッドを含む。前記第2半導体チップは、接着剤によって前記第2基板上に装着され、前記第2半導体チップの第2チップパッドは、ワイヤを介して前記第2基板の前記ボンディングパッドに電気的に連結される。前記多数の第4ランディングパッド上にそれぞれ配列された多数の第2ソルダボールは、前記第1基板の前記多数の第2ランディングパッドに電気的にそれぞれ連結し、前記第1パッケージに電気的に連結される。前記半導体パッケージは、前記第2パッケージ上に配列され、前記第2半導体チップ、前記ワイヤら、前記ボンディングパッド及び第2チップパッドをシーリングする密封部と、前記第1基板の前記第1面と前記第1半導体チップの前記活性面との間に配列されたアンダーフィル物質と、前記アンダーフィル物質と前記第1基板の前記第1面に配列されたパッド形成部との間に配列され、前記アンダーフィル物質のブリーディングを防止するダムとをさらに含む。前記ダムは、前記第1半導体チップを取り囲み、前記ダムの上面はラウンディングされ、前記ダムは、50−100μmの幅と15μm以上の高さとを有する。
本発明の半導体パッケージ及びその製造方法は、インクジェット方式を利用し、所望の形状の所望の高さを有するダムを容易に形成できる。また、基板を製造し、製造された基板上に半導体チップを装着した後でダムを形成するので、ダムの高さをコントロールしてアンダーフィル物質のブリーディングを効果的に防止できる。また、基板上に半導体チップを装着した後で、半導体チップのマーキング工程でダムを形成するので、追加工程なしにダムを容易に形成できる。
また、ダムの高さを従来より増加させてアンダーフィル物質のブリーディングによる組立て不良を減少させ、ダムとパッドとの間、及びダムと半導体チップとの間の距離を縮小させ、パッケージのサイズを縮小させ、基板上に配列されるパッドの数を増加させることができる。
以下、添付した図面に基づいて、本発明の望ましい実施形態について説明する。しかし、本発明の実施形態は、さまざまな他の形態に変形され、本発明の範囲が以下で詳述する実施形態によって限定されるものと解釈されることがあってはならない。本発明の実施形態は、当業界で当業者に本発明について、さらに完全に説明するために提供されるものである。従って、図面での要素の形状は、さらに明確な説明を強調するために誇張されており、図面上で同じ符号で表示された要素は、同じ要素を意味する。
図1Aは、本発明の一実施形態による半導体パッケージの断面図である。図1Bは、図1Aの平面図を図示した図面である。図1Bは、図1Aの半導体パッケージ10の下部パッケージ10aの平面図であり、図1Aは、図1BのIA−IA線による断面図である。図1A及び図1Bを参照すれば、半導体パッケージ10は、第1パッケージ10aと第2パッケージ10bとを具備する。前記第1パッケージ10aは、第1基板100と、前記第1基板100上に装着される第1半導体チップ200とを具備する。前記第1基板100は、一面に配列される第1ランディングパッド111、前記一面に配列された第2ランディングパッド115、及び前記一面に対向する他面に配列された第3ランディングパッド120を具備する。
前記第1半導体チップ200は、活性面が前記基板100の前記一面と対向するように、前記第1基板100上にフリップチップボンディングされ、ソルダボール210が、前記第1基板100の前記第1ランディングパッド111と、前記第1半導体チップ200の活性面に配列された第1チップパッド215とを電気的に連結させることができる。前記第3ランディングパッド120には、外部連結のためのソルダボール125が配列されうる。
前記第2パッケージ10bは、第2基板150と第2半導体チップ250とを具備する。前記第2基板150は、一面に配列されるボンディングパッド160と、前記一面に対向する他面に配列された第4ランディングパッド165とを具備する。前記第2半導体チップ250は、接着剤240を介して前記第2基板150上に装着され、第2チップパッド260が、前記第2基板150のボンディングパッド160とワイヤ270を介して電気的に連結される。前記第4ランディングパッド165に配列されたソルダボール220が、前記第1基板100の第2ランディングパッド115と電気的に連結され、第1パッケージ10aと第2パッケージ10bとが連結される。前記第2半導体チップ250並びに前記ワイヤ270、及び前記ボンディングパッド160並びにチップパッド260は、封止部190によって密封されうる。
前記第1基板100の前記一面と、前記第1半導体チップ200の前記活性面との間には、アンダーフィル物質230が充填され、前記ソルダボール210を保護する。前記第1基板100の前記一面上には、前記アンダーフィル物質230と、前記パッド形成部103との間に、前記アンダーフィル物質230のブリーディングを防止するためのダム280が形成される。前記ダム280は、前記第1半導体チップ200を取り囲むように配列されうる。
前記ダム280は、インクジェット方式で形成され、表面張力によって、その上部がラウンディングされる。前記ダム280は、(メタ)アクリル系モノマー、(メタ)アクリル系オリゴマー、光開始剤、顔料及び添加剤を含有するインク組成物を含むことができる。
前記(メタ)アクリル系モノマーとしては、一官能性(メタ)アクリル系モノマー及び多官能性(メタ)アクリル系モノマーのうちから選択された一つ以上を使用する。
一官能性(メタ)アクリル系モノマーは、インク組成物の粘度を小さく調節したり、またはインク組成物からなる塗膜の硬度を向上させる役割を行う。そして、多官能性(メタ)アクリル系モノマーは、インク組成物の粘度を大きく調節したり、またはインク組成物からなる塗膜の硬度のような物性を向上させる機能を行う。
前記一官能性(メタ)アクリル系モノマーの具体的な例として、ラウリルアクリレート、メタクリレートビニルエーテルなどがあり、前記多官能性(メタ)アクリル系モノマーの具体的な例として、シクロヘキサンジメタノールジアクリレート、トリス(2−ヒドロキシエチル)イソシアネートトリアクリレート、エトキシ化トリメチロールプロパントリアクリレートなどがある。
前記光開始剤は、前記インク組成物を構成する成分の紫外線(UV)硬化反応を開始する役割を行い、芳香族ケトンアミン系化合物を使用する。その具体的な例として、トリメチルベンゾフェノン、アミン官能性アクリレート、2−メチル−1[4−(メチルチオ)]フェニル−2−モルフォリノプロパン−1−オン、イソプロピルチオキサントンなどがある。
前記(メタ)アクリル系オリゴマーは、組成物内に含まれ、粘度を調節する役割を行う。
前記顔料は、インク組成物に付加され、色相を具現する役割を行い、チタン酸化物を使用する。チタン酸化物は、Rutileの商品名で商業的に入手可能である。
前記添加剤としては、インク組成物の安定性を付与し、硬化を抑制する機能などを行う物質であり、界面活性剤などがある。前記添加剤の例として、ヒドロキノンモノメチルエーテル(MEHQ)、tert-ブチルヒドロキノン(TBHQ)などがある。
本発明の一実施形態によるインク組成物において、前記組成物を構成する各成分の含有量は、一般的なレベルである。
前記ダム280は、基板との接着力などを考慮し、約50ないし100μmの幅(W)を有し、15−20μmの高さ(H)を有することができる。前記ダム280と前記第1半導体チップ200との間の距離(D1)は、20μm以上維持せねばならない。このとき、前記ダム280を形成するためのインクの飛散距離や前記第1半導体チップ200の装着マージンなどを考慮せねばならないなので、前記距離(D1)は、約20ないし50μmを維持せねばならない。また、前記ダム280と前記第1ランディングパッド115との間の距離(D2)は、50μm以下に維持されうる。このとき、前記ダム280を形成するためのインクの飛散距離を考慮せねばならないなので、前記距離(D2)は、ダム280を構成する物質によって決まり、約10ないし50μmが維持されうる。
従来のソルダレジストを利用してダムを形成する場合には、その幅が130ないし200μmであり、ダムと半導体チップとの間の距離が100ないし200μmに維持され、ダムとランディングパッドとの間の距離が50ないし150μmに維持された。従って、少なくともチップとパッドとの間の距離を最小280μmに維持せねばならなかった。しかし、本発明では、前記ダム280をインクジェット方式で形成することによって、第1半導体チップ200と前記第2ランディングパッド115との間の距離を最小80μmに維持できる。従って、半導体チップのサイズを縮小でき、前記第1半導体チップ200と前記第2ランディングパッド115との間の距離が縮小されることによって、パッド形成部103の面積が拡大され、第2ランディングパッド115の数を増加させることができる。また、従来のダム高さが15μm以下であるのに対し、本願発明では、15−20μmにダム高を維持できるので、アンダーフィル物質のブリーディング遮断に有利である。
前記ダム280は、図2Aないし図2Hに図示されているように、多様な形態のパターンを含むことができる。図2Aのように、多重ダムパターン280aを具備し、図2B及び図2Cのように、前記第1半導体チップ200を取り囲む屈曲したダムパターン280b,280cを具備できる。また、図2Dのように、前記第1半導体チップ200に隣接するように配列される第2ランディングパッド115をそれぞれ取り囲むリング形状のダムパターン280dを具備できる。
一方、ダム280が前記第1半導体チップ200を完全に取り囲んで配列されずに、前記第1半導体チップ200の少なくとも一側面にのみ対応してダムパターンが配列されてもよい。図2Eのように、前記第1半導体チップ200の上側面に対応して配列される第2ランディングパッド115を取り囲むリング形状のダムパターン280eが配列され、図2Fのように、バー形状のダムパターン280fが前記第1半導体チップ200の3つの側面に対応して配列されうる。
また、図2G及び図2Hのように、前記第1半導体チップ200を取り囲む第2ランディングパッド115のうち、一部の第2ランディングパッド115だけをグルーピングして保護することができるようにダムパターン280g,280hが配列されてもよい。このとき、ダムパターン280e,280hは、前記第1半導体チップ200の外郭部のうち、前記アンダーフィル物質230によって第2ランディングパッド115が最も損傷されやすい部分、例えば、前記アンダーフィル物質230が注入される部分や、アンダーフィル物質230のブリーディングが発生しやすい部分に配列されうる。
図3は、本発明の他の実施形態による半導体パッケージ20の断面図を図示した図面である。図3を参照すれば、半導体パッケージ20は、パッケージング基板300と、前記基板300のチップ実装部に装着された半導体チップ350とを具備する。前記半導体チップ300の活性面上に配列されたチップパッド310は、ウィンドー320を介して露出され、前記ワイヤ370によって、前記基板300の一面上に配列されたボンディングパッド311と電気的に連結される。前記基板300の前記一面上に配列されたランディングパッド315は、外部連結用ソルダボール325と電気的に連結される。
前記ランディングパッド315と前記ボンディングパッド311との間の前記基板300の前記一面上には、ダム380が配列される。前記ダム380は、インクジェット方式によって形成され、所定高さ(H;図1A参照)と所定幅(W;図1B参照)とを有することができる。前記ダム380は、前記ボンディングパッド311とは、第1距離(D1;図1B参照)をおいて配列され、前記ランディングパッド315とは、第2距離(D2;図1B参照)をおいて配列されうる。前記ダム380は、図2Aないし図2Cのようなパターンを含むことができる。前記ウィンドー320によって露出される前記半導体チップ350の前記活性面、そして前記ダム380間の前記基板300の一面上には、アンダーフィル物質が充填される。
図4は、本発明のさらに他の実施形態による半導体パッケージの断面図を図示した図面である。図4を参照すれば、半導体パッケージ30は、基板400と、前記基板400の一面上に積層された半導体チップ450,455を具備する。前記第1半導体チップ450は、接着剤440によって、前記基板400の一面上に装着され、前記第1半導体チップ450の活性面に配列された第1チップパッド460は、前記基板400の前記一面上に配列されたボンディングパッド415と電気的に連結される。前記基板400の他面上に配列されたランディングパッド420には、外部連結用ソルダボール425が配列されうる。
前記第1半導体チップ450の前記活性面と、前記第2半導体チップ455の活性面とが互いに対向するように配列され、前記第1半導体チップ450の第1ランディングパッド465が、前記第2半導体チップ455の第2ランディングパッド457と、ソルダボール467を介して電気的に連結されうる。前記第2半導体チップ455と前記第1半導体チップ450との間には、アンダーフィル物質430が充填され、前記ソルダボール467を保護する。
前記第2半導体チップ455と前記ボンディングパッド460との間の前記第1半導体チップ450の前記活性面上には、ダム480が配列される。前記ダム480は、インクジェット方式によって形成され、所定高さ(H;図1A参照)と所定幅(W;図1B参照)を有することができる。前記ダム480は、前記第2半導体チップ455とは、前記第1距離(D1;図1B参照)をおいて配列され、前記ボンディングパッド460とは、前記第2距離(D2;図1B参照)をおいて配列されうる。前記ダム480は、図2Aないし図2Cのようなパターンを含むことができる。前記基板400上には、密封樹脂490が配列され、前記半導体チップ450,455、ダム480及びワイヤ470並びにパッド460,415を保護することができる。
図5A及び図5Bは、本発明のさらに他の実施形態による半導体パッケージ40の断面図及び平面図を図示した図面である。図5Aは、図5BのVA−VA線による断面図である。図5A及び図5Bを参照すれば、基板500のチップ実装部に、第1半導体チップ550と第2半導体チップ555とが積層される。前記第1半導体チップ550と前記第2半導体チップ555は、活性面に対向する面が、接着剤540を介して接着される。
前記第1半導体チップ550の前記活性面に配列された第1ランディングパッド560は、前記基板500の一面上に配列されたランディングパッド511と、ソルダボール567を介して電気的に連結され、前記第2半導体チップ555の前記活性面に配列されたボンディングパッド565は、ワイヤ570を介して、前記基板500の前記一面に配列されたボンディングパッド515と電気的に連結される。前記基板500の他面に配列されたランディングパッド520には、ソルダボール525が配列されうる。
前記第1半導体チップ550と、前記基板500の前記一面との間には、アンダーフィル物質530が充填される。 前記ボンディングパッド515は、ウィンドー515aを介して露出され、ダム580が、前記第1半導体チップ550と前記ウィンドー515aとの間にのみ部分的に形成されることも可能である。前記ダム580は、前記ウィンドー515aを取り囲むように配列されうる。前記ダム580は、インクジェット方式によって形成され、所定高さ(H;図1A参照)と所定幅(W;図1A参照)とを有することができる。前記ダム580は、前記第1半導体チップ550とは、前記第1距離(D1;図1B参照)をおいて配列され、前記ウィンドー515aとは、第2距離(D2;図1B参照)をおいて配列されうる。前記ダム580は、図2Aないし図2C及び図2Fないし図2Iのようなパターンを含むことができる。
図6A及び図6Bは、本発明のさらに他の実施形態による半導体パッケージの断面図及び平面図である。図6Aは、図6BのVIA−VIA線による断面図である。図6A及び図6Bを参照すれば、前記半導体パッケージ50は、基板600の一面上のチップ実装部に配列された第1半導体チップ650と第2半導体チップ655とを具備する。図6A及び図6Bの半導体パッケージ50は、図5A及び図5Bの半導体パッケージ40とは、前記第1半導体チップ650及び第2半導体チップ655が、前記基板600の同一面上に配列される点のみ異なる。
図7A及び図7Bは、本発明のさらに他の実施形態による半導体パッケージの断面図及び平面図である。図7Aは、図7BのVIIA−VIIA線による断面図である。図7A及び図7Bを参照すれば、半導体パッケージ60は、基板700、前記基板700の一面上のチップ実装部に配列された第1半導体チップ750、及び第2半導体チップ755を具備する。前記第1半導体チップ750は、インデント(indent)チップを含み、前記第2半導体チップ755は、ノーマルチップを含むことができる。
前記第1半導体チップ750の第1チップパッド761が、ワイヤを介して前記基板700のボンディングパッド715と電気的に連結され、前記第2半導体チップ755の第2チップパッド765は、ソルダボール767を介して前記基板700のランディングパッド711と電気的に連結されうる。前記第2半導体チップ755と、前記基板700の前記一面との間には、アンダーフィル物質730が充填され、ダム780が、前記第1半導体チップ750のインデント部751と前記第2半導体チップ755との間にだけ部分的に配列されてよい。一方、前記ダム780は、前記第2半導体チップ750を取り囲むように配列されうる。
図8は、本発明のさらに他の実施形態による半導体パッケージの製造方法について説明するための工程フローチャートである。図9Aないし図12Aは、図8の半導体パッケージの製造方法について説明するための平面図である。図9Bないし図12Bは、図8の半導体パッケージの製造方法について説明するための断面図であり、図9A,図10A,図11A,図12AのB−B線による断面図を図示した図面が、それぞれ図9B,図10B,図11B,図12Bである。図8、図9Aないし図12A及び図9Bないし図12Bは、図1Aの下部パッケージ10aを製造する方法に限定して説明する。
図8と図9A及び図9Bとを参照すれば、基板900を製作する(S810)。前記基板900は、PCB(printed circuit board)またはテープ配線基板などを含むことができる。前記基板900は、半導体チップ950(図10A,図10B)が配列されるチップ実装部901と、前記チップ実装部901の外郭部に配列されるパッド形成部903とを含む。前記チップ実装部901に配列されるパッド911は、前記半導体チップ950との電気的連結のためのパッドである。前記パッド形成部903には、多数のパッド915が配列される。前記パッド915は、ワイヤボンディングのためのボンディングパッド、またはソルダボール付着のためのランディングパッドを含むことができる。
図8と図10A及び図10Bとを参照すれば、前記製造された基板900の前記チップ実装部901に、前記半導体チップ950を実装する(S820)。前記半導体チップ950は、前記基板900にフリップチップボンディングされうる。前記半導体チップ950のチップパッド960にあらかじめ付着されたソルダボール967を介して、前記チップパッド960と前記パッド911とを電気的に連結させることができる。
図8と図11A及び図11Bとを参照すれば、インクジェット工程を遂行し、前記半導体チップ950と前記パッド形成部903との間の前記基板900の前記一面上にダム980を形成する(S830)。前記ダム980は、図2Aないし図2Iのような形状に配列されうる。前記インクジェット工程を介した前記ダム980を形成する工程(S830)で、前記半導体チップ950上にパッケージの種類及び特性などを表示する文字990をマーキングすることもできる。前記マーキング及びダム形成工程後、前記文字990と前記ダム980とを硬化させる工程をさらに行うことができる。前記硬化工程は、UVまたは熱硬化工程を行うこともできる。
前記ダム980を形成した後でマーキングをしたり、またはマーキングをした後で前記ダム980を形成することもできる。また、前記ダム980の形成と前記文字990のマーキングとを同時に行うこともできる。前記ダム980は、前記文字990と同一材質によってなったり、互いに異なる材質からなりうる。
図8と図12a及び図12Bとを参照すれば、前記半導体チップ950の活性面と前記基板900の前記一面との間にアンダーフィル物質930を充填する(S840)。前記アンダーフィル物質930は、前記ソルダボール967を保護し、前記ダム980によって、前記パッド915へのブリーディングが防止される。
以上、本発明について望ましい実施形態を例に挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想の範囲内で当分野で当業者によってさまざまに変形が可能である。
10,20 半導体パッケージ
10a 第1パッケージ
10b 第2パッケージ
100 第1基板
103 パッド形成部
111 第1ランディングパッド
115 第2ランディングパッド
120,210,220 ソルダボール
125 第3ランディングパッド
150 第2基板
160 ボンディングパッド
165 第4ランディングパッド
200 第1半導体チップ
215 第1チップパッド
230 アンダーフィル物質
240 接着剤
250 第2半導体チップ
260 第2チップパッド
270 ワイヤ
280 ダム
280a,280b,280c,280d,280e,280f,280g,280h ダムパターン
10a 第1パッケージ
10b 第2パッケージ
100 第1基板
103 パッド形成部
111 第1ランディングパッド
115 第2ランディングパッド
120,210,220 ソルダボール
125 第3ランディングパッド
150 第2基板
160 ボンディングパッド
165 第4ランディングパッド
200 第1半導体チップ
215 第1チップパッド
230 アンダーフィル物質
240 接着剤
250 第2半導体チップ
260 第2チップパッド
270 ワイヤ
280 ダム
280a,280b,280c,280d,280e,280f,280g,280h ダムパターン
Claims (11)
- 一面上にチップ実装部、及び前記チップ実装部の外郭部に配列されて多数のパッドが配列されるパッド形成部を具備する基板と、
前記チップ実装部に対応して前記基板上に配列される半導体チップと、
前記半導体チップと前記パッド形成部との間の前記基板の一面上に配列され、前記多数のパッドのうち、少なくとも一部分を前記半導体チップから分離させるダムと、
前記半導体チップの少なくとも活性面と前記基板の前記一面との間に配列されるアンダーフィル物質とを含み、
前記ダムの上面は、表面張力によってラウンディングされた半導体パッケージ。 - 前記ダムは、前記第1半導体チップを多重に取り囲むように配列されることを特徴とする請求項1に記載の半導体パッケージ。
- 前記ダムは、前記第1半導体チップを取り囲むように配列されるが、屈曲した形状を有することを特徴とする請求項1に記載の半導体パッケージ。
- 前記ダムは、前記第1半導体チップの側面に対応して配列される少なくとも1つのバーパターンを含んだり、前記少なくとも一部分のパッドに対応して配列される凹凸形状のパターンを含むことを特徴とする請求項1に記載の半導体パッケージ。
- 前記ダムは、前記少なくとも一部分のパッドを取り囲むリング形状のパターンを具備することを特徴とする請求項1に記載の半導体パッケージ。
- 前記ダムは、インクジェット方式のパターンを含むことを特徴とする請求項1に記載の半導体パッケージ。
- 前記第1半導体チップの上面には、前記ダムと同じ物質からなる文字がマーキングされていることを特徴とする請求項6に記載の半導体パッケージ。
- 前記ダムは、(メタ)アクリル系モノマー、(メタ)アクリル系オリゴマー、光開始剤、顔料及び添加剤を含有するインク組成物を含むことを特徴とする請求項7に記載の半導体パッケージ。
- 前記ダムは、50ないし100μmの幅と15μm以上の高さとを有することを特徴とする請求項1に記載の半導体パッケージ。
- 前記第1半導体チップと前記ダムとの間の距離は、20ないし50μmであり、前記ダムと前記パッドとの間の距離は、10ないし50μmであり、前記第1半導体チップとパッドとの間の距離は、最小80μmに維持されることを特徴とする請求項9に記載の半導体パッケージ。
- 第1基板、及び前記第1基板上に装着された第1半導体チップを含み、前記第1基板は、前記第1基板の第1面上に配列された多数の第1ランディングパッド、多数の第2ランディングパッド、及び前記第1基板の前記第1面と対向する第2面上に配列された多数の第3ランディングパッドを含み、前記第1半導体チップの活性面は、前記第1基板にボンディングされ、前記第1基板の前記第1面に対向して多数の第1ソルダボールが前記第1基板の前記第1ランディングパッドと前記第1半導体チップの前記活性面に配列された第1チップパッドと電気的に連結される第1パッケージと、
第2基板、及び前記第2基板上に装着された第2半導体チップを含み、前記第2基板は、その第1面上に配列された多数のボンディングパッド、及び前記第1基板の前記第1面と対向する第2面上に配列された多数の第4ランディングパッドを含み、前記第2半導体チップは、接着剤によって前記第2基板上に装着され、前記第2半導体チップの第2チップパッドは、ワイヤを介して前記第2基板の前記ボンディングパッドに電気的に連結され、前記多数の第4ランディングパッド上にそれぞれ配列された多数の第2ソルダボールは、前記第1基板の前記多数の第2ランディングパッドに電気的にそれぞれ連結され、前記第1パッケージに電気的に連結される第2パッケージと、
前記第2パッケージ上に配列され、前記第2半導体チップ、前記ワイヤ、前記ボンディングパッド及び第2チップパッドをシーリングする密封部と、
前記第1基板の前記第1面と前記第1半導体チップの前記活性面との間に配列されたアンダーフィル物質と、
前記アンダーフィル物質と前記第1基板の前記第1面に配列されたパッド形成部との間に配列され、前記アンダーフィル物質のブリーディングを防止するダムとを含み、前記ダムは、前記第1半導体チップを取り囲み、前記ダムの上面は、ラウンディングされ、前記ダムは、50−100μmの幅と15μm以上の高さとを有する半導体パッケージ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20080095519A KR101481577B1 (ko) | 2008-09-29 | 2008-09-29 | 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010087516A true JP2010087516A (ja) | 2010-04-15 |
Family
ID=42056507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009225170A Pending JP2010087516A (ja) | 2008-09-29 | 2009-09-29 | インクジェット方式のダムを具備する半導体パッケージ及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7999368B2 (ja) |
JP (1) | JP2010087516A (ja) |
KR (1) | KR101481577B1 (ja) |
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US20100078791A1 (en) | 2010-04-01 |
US7999368B2 (en) | 2011-08-16 |
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