CN108780790B - 一种堆叠封装结构及终端 - Google Patents
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Abstract
一种堆叠封装结构及终端，该堆叠封装结构包括：主板(10)以及沿远离主板的方向层叠设置的至少两个封装层，其中，至少两个封装层中最靠近主板一侧的封装层与主板焊接连接；任意相邻的两个封装层中靠近主板一侧的封装层为下封装层(20)，远离主板一侧的封装层为上封装层(30)，下封装层与上封装层焊接连接；下封装层与上封装层之间还设有第一灌胶层(40)，下封装层中设有与第一灌胶层相对应的第一灌胶区(21)，且第一灌胶区与上封装层不重叠。在进行点胶时，将点胶材料滴落在下封装层的第一灌胶区，待点胶材料充分填充后停止点胶，点胶材料固化后形成第一灌胶层，解决现有技术中下封装层与上封装层之间完全填充难或容易部分填充的问题。
Description
本申请要求在2017年01月4日提交中国专利局、申请号为201710005412.8、发明名称为“一种PoP上层underfill封装方法及移动终端”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及电子设备领域，尤其涉及一种堆叠封装结构及终端。
背景技术
为了满足便携和可穿戴设备对轻薄短小的要求，通过堆叠封装(Package onPackage，PoP)把存储器和应用处理器等上下两层封装堆叠在一起的解决方案得到了越来越广泛的应用。PoP作为终端产品中尺寸最大的电子元件，面临着严峻的机械和环境可靠性风险，如在跌落冲击和温度循环荷载下的板间(PoP和主板之间的)焊点在受到过度的机械和热应力后产生金属互化物(Intermetallic Compound，IMC)或焊点之间的引线断裂失效等。
为了改善PoP在跌落、弯曲和温度循环等荷载下的可靠性，底部填充(underfill)材料被广泛用于保护板级焊点。典型的underfill工艺中液态的underfill材料被通过注射或喷射的方式施加在待点胶元件的周边，然后利用毛细流动原理渗透到待点胶元件和主板之间，最后加热或在紫外线(ultraviolet，UV)条件下固化。Underfill材料可以将原本集中在元件角落焊点上的机械应力和热应力相对平均地分配到所有焊点，从而提升PoP的整体可靠性。
为了改善underfill材料的填充速度和返修性，目前的板级underfilll材料通常选用没有填料(filler)的低粘度underfill材料，这使得在对PoP进行填充时，在重力作用下低粘度的underfill材料倾向于沿主板在X-Y平面流动，而不是向Z向爬升，最终导致underfill材料只能对PoP下层封装和主板之间的缝隙完全填充，而对于PoP下层和上层封装之间的缝隙则很难完全填充，被填充区域所受到的机械应力/热应力被平均分配到被填充的所有焊点，而没有被填充保护区域的应力仍集中在距离元件中心最远的个别焊点上，这导致PoP下层和上层封装之间没有被填充的区域的这些高应力焊点失效，还会导致PoP上层封装的硅片断裂，整个元件的功能受到影响
发明内容
本申请提供了一种堆叠封装结构及终端，用以解决现有技术中相邻的两个封装层之间完全填充难或容易部分填充的问题，提高堆叠封装结构的可靠性。
本申请提供了一种堆叠封装结构，该堆叠封装结构包括主板以及沿远离所述主板的方向层叠设置的至少两个封装层，其中，
所述至少两个封装层中最靠近所述主板一侧的封装层与所述主板焊接连接；
任意相邻的两个封装层中靠近所述主板一侧的封装层为下封装层，远离所述主板一侧的封装层为上封装层，所述下封装层与所述上封装层焊接连接；
所述下封装层与所述上封装层之间还设有第一灌胶层，所述下封装层中设有与所述第一灌胶层相对应的第一灌胶区，且所述第一灌胶区与所述上封装层不重叠。
上述实施例中，任意相邻的两个封装层中，下封装层都设有第一灌胶区，且第一灌胶区与上封装层不重叠，在对该堆叠封装结构点胶时，以任意相邻的两个封装层为一个结构单元，在每个结构单元中的下封装层分别进行点胶，即使用点胶工具将点胶材料滴落在第一灌胶区，点胶材料由第一灌胶区渗透到下封装层与上封装层之间的空隙，待充分填充后停止点胶，点胶材料固化后形成第一灌胶层；这样，任意相邻的两个封装层之间都可以达到完全填充，解决了现有技术中上下封装层之间完全填充难或容易部分填充的问题。该堆叠封装结构在跌落冲击、弯曲以及温度循环等荷载下，第一灌胶层能够对下封装层与上封装层之间的焊点起到保护作用，使得集中在边缘焊点上的机械应力和热应力相对平均地分配在所有焊点上，防止边缘的高应力焊点失效，提高了结构的可靠性。
为了防止主板与靠近主板的封装层之间的焊点失效，进一步提高堆叠封装结构的可靠性，在具体设置中，所述至少两个封装层中最靠近所述主板一侧的封装层与所述主板之间还设有第二灌胶层，所述主板上设有与所述第二灌胶层相对应的第二灌胶区，且所述第二灌胶区与所述至少两个封装层不重叠。
在一个具体的实施方式中，所述上封装层在所述下封装层所在平面上的正投影位于所述下封装层内。
在一个具体设定的实施方案中，所述下封装层为多边形，所述下封装层中至少有一侧设有所述第一灌胶区。
上述实施方案中，第一灌胶区的设置包括多种形式，在具体设置时，在所述下封装层中至少有两侧设有所述第一灌胶区时，所述至少两个第一灌胶区相互不连通。
在具体设置时，在所述下封装层中至少有两侧分别设有所述第一灌胶区时，所述至少两个第一灌胶区连通形成一个整体。
其中，至少两个第一灌胶区连通可以形成多种形状，具体的，在所述下封装层中每侧都设有所述第一灌胶区时，所述每侧设置的第一灌胶区相互连通围成框形。
具体的，在所述下封装层中一侧及与该侧相邻的两侧分别设有所述第一灌胶区时，所述三个第一灌胶区连通形成一个整体。
另外，以上多种实施形式也适用于封装层中硅片与硅片之间的设置以及硅片与基板之间的设置，在一个具体的实施方式中，所述封装层包括基板以及沿远离所述基板的方向层叠设置的至少两个硅片，其中，
所述至少两个硅片中最靠近所述基板一侧的硅片与所述基板焊接连接；
任意相邻的两个硅片中靠近所述基板一侧的硅片为下层硅片，远离所述基板一侧的硅片为上层硅片，所述下层硅片与所述上层硅片焊接连接，且所述下层硅片与所述上层硅片之间还设有第三灌胶层；
至少一对相邻的两个硅片中，所述下层硅片与所述上层硅片之间还设有第三灌胶层，所述下层硅片上设有与所述第三灌胶层相对应的第三灌胶区，且所述第三灌胶区与所述上层硅片不重叠。
上述实施方式中，任意相邻的两个硅片之间在点胶时都可以被点胶材料完全填充，防止硅片之间的焊点断裂失效，提高了堆叠封装结构的可靠性。
同样，为了防止基板与靠近基板的硅片之间的焊点失效，进一步提高堆叠封装结构的可靠性，在具体设置时，所述至少两个硅片中最靠近所述基板一侧的硅片与所述基板之间还设有第四灌胶层，所述基板上设有与所述第四灌胶层相对应的第四灌胶区，且所述第四灌胶区与所述至少两个硅片不重叠。
在一个具体的实施方式中，所述任意相邻的两个硅片中，所述下层硅片上均设置有所述第三灌胶区。
其中，所述上层硅片在所述下层硅片所在平面上的正投影位于所述下层硅片内。
在一个具体设定的实施方式中，所述下层硅片为多边形，所述下层硅片中至少有一侧设有第三灌胶区。
在具体设置时，在所述下层硅片中至少有两侧设有第三灌胶区时，所述至少两个第三灌胶区相互不连通，或所述至少两个第三灌胶区连通形成一个整体。
本申请实施例还提供了一种终端，包括上述堆叠封装结构。上述实施例中，任意相邻的两个封装层之间在点胶时都可以被点胶材料完全填充，每个封装层中任意相邻的两个硅片之间在点胶时也都可以被点胶材料完全填充，防止封装层之间的焊点以及硅片之间的焊点断裂失效，提高了该终端的质量与可靠性。
附图说明
图1a为本申请实施例提供的堆叠封装结构的示意图；
图1b为本申请实施例提供另一种堆叠封装结构的示意图；
图2a为本申请实施例1提供的单边点胶的封装层俯视图；
图2b为图2a中单边点胶的封装层前视图；
图2c为图2a中单边点胶的封装层左视图；
图3a为本申请实施例1提供的部分单边点胶的封装层俯视图；
图3b为图3a中部分单边点胶的封装层前视图；
图3c为图3a中部分单边点胶的封装层左视图；
图4a为本申请实施例2提供的双边点胶的封装层俯视图；
图4b为图4a中双边点胶的封装层前视图；
图4c为图4a中双边点胶的封装层左视图；
图5a为本申请实施例2提供的部分双边点胶的封装层俯视图；
图5b为图5a中部分双边点胶的封装层前视图；
图5c为图5a中部分双边点胶的封装层左视图；
图6a为本申请实施例3提供的框形四边点胶的封装层俯视图；
图6b为图6a中框形四边点胶的封装层前视图；
图6c为图6a中框形四边点胶的封装层左视图；
图7a为本申请实施例4提供的L形双边点胶的封装层俯视图；
图7b为图7a中L形双边点胶的封装层前视图；
图7c为图7a中L形双边点胶的封装层左视图；
图8a为本申请实施例4提供的部分L形双边点胶的封装层俯视图；
图8b为图8a中部分L形双边点胶的封装层前视图；
图8c为图8a中部分L形双边点胶的封装层左视图；
图9a为本申请实施例4提供的另一个部分L形双边点胶的封装层俯视图；
图9b为图9a中部分L形双边点胶的封装层前视图；
图9c为图9a中部分L形双边点胶的封装层左视图；
图10a为本申请实施例5提供的U形三边点胶的封装层俯视图；
图10b为图10a中U形三边点胶的封装层前视图；
图10c为图10a中U形三边点胶的封装层左视图；
图11a为本申请实施例6提供的一种封装层的结构示意图；
图11b为本申请实施例6提供的另一种封装层的结构示意图；
图12a为本申请实施例7提供的一种封装层的结构示意图；
图12b为本申请实施例7提供的另一种封装层的结构示意图。
具体实施方式
本申请实施例提供了一种堆叠封装结构，用以解决现有技术中下封装层与上封装层之间难以完全填充或容易部分填充的问题，具体的，该堆叠封装结构包括主板以及沿远离主板的方向层叠设置的至少两个封装层，其中，
至少两个封装层中最靠近主板一侧的封装层与主板焊接连接；
任意相邻的两个封装层中靠近主板一侧的封装层为下封装层，远离主板一侧的封装层为上封装层，且下封装层与上封装层焊接连接；
下封装层与上封装层之间还设有第一灌胶层，下封装层中设有与第一灌胶层相对应的第一灌胶区，且第一灌胶区与上封装层不重叠。
上述实施例中，第一灌胶层为液态的点胶材料固化凝结而成，第一灌胶区为液态的点胶材料滴落在下封装层上的区域，以图1所示的堆叠封装结构的放置方向为参考方向，俯视时，该第一灌胶区为下封装层外露在上封装层外的区域，即下封装层外延到上封装层外侧的部分为第一灌胶区，或者，上封装层在侧边的某个位置向内凹陷形成一个缺口，下封装层中与该缺口对应的部分为第一灌胶区；在点胶时，使用点胶工具将点胶材料滴落在第一灌胶区内，根据毛细流动原理，点胶材料由第一灌胶区渗透到下封装层与上封装层之间的空隙内，进而对相邻的两个封装层之间进行填充，为了加快点胶材料的填充速度，使点胶工具在第一灌胶区内移动，扩宽点胶材料的流动渠道，待上下封装层之间的空隙被完全填充后停止点胶，点胶材料在加热或紫外线(ultraviolet，UV)条件下固化后形成第一灌胶层。
该堆叠封装结构点胶时，以任意相邻的两个封装层为一个结构单元，在每个结构单元中的下封装层分别进行点胶，点胶材料固化后形成第一灌胶层，解决了主板上方层叠设置的封装层之间完全填充难或容易部分填充的问题，同时，第一灌胶层对下封装层与上封装层之间的焊点起到保护作用，使得在跌落冲击、弯曲以及温度循环等荷载下，集中在边缘焊点上的机械应力与热应力能够相对平均地分配在所有焊点上，防止边缘的高应力焊点失效，提高了堆叠封装结构的可靠性。
在上述实施中，相邻的两个结构单元共用一个封装层，即在该堆叠封装结构中，位于中间的封装层既作为一个结构单元的上封装层，又作为另一个结构单元的下封装层，当该堆叠封装结构包括三个及以上的封装层时，除位于最上端及最下端的封装层外，位于中间部分的封装层上均具有第一灌胶区。在一个具体的实施方式中，当采用多个封装层时，具有第一灌胶区的封装层中，第一灌胶区位于同一侧，形成类似台阶的结构，从而使得在点胶时，可以逐次从下到上(或者从上到下)依次进行点胶，便于整个点胶的操作。
另外，至少两个封装层中靠近主板一侧的封装层与主板焊接连接，且至少两个封装层中靠近主板一侧的封装层与主板之间设有第二灌胶层，主板上设有与第二灌胶层相对应的第二灌胶区，第二灌胶区与上述至少两个封装层不重叠；第二灌胶层同样由液态的点胶材料固化形成，第二灌胶区为液态的点胶材料滴落在主板上的区域，具体设置时，主板的面积远大于封装层的面积，并且主板上设有多个元件，为了合理布局、节省空间，在主板上靠近封装层边缘的区域上设置第二灌胶区；点胶时，将点胶材料滴落在主板上的第二灌胶区，根据毛细流动原理，点胶材料由第二灌胶区渗透到主板与靠近主板一侧的封装层之间的空隙内，待点胶材料将空隙完全填充后停止点胶，点胶材料固化后形成第二灌胶层，在点胶过程中，相邻的两个第一灌胶层之间以及第一灌胶层与第二灌胶层之间连成一体，且由于点胶材料表面的张力，整个灌胶层具有梯形边沿。该堆叠封装结构在受到跌落冲击、弯曲以及温度循环等荷载时，第二灌胶层使得集中在边缘焊点上的机械应力与热应力相对均匀地分布在所有焊点上，防止封装层与主板之间的高应力焊点断裂失效。
为了能对本申请实施例中的结构有更加清楚地认识，下面以具有两个封装层的堆叠封装结构为例进行详细地说明。
如图1a所示，该堆叠封装结构包括主板10以及沿远离主板10的方向层叠设置的两个封装层，其中，靠近主板10一侧的封装层记为下封装层20，远离主板10一侧的封装层记为上封装层30，下封装层20与上封装层30焊接连接，具体的，下封装层20与上封装层30采用回流焊工艺焊接连接，并在下封装层20与上封装层30之间形成多个焊点60，多个焊点60围成框形；另外，下封装层20与主板10焊接连接，并同样可以采用回流焊工艺焊接。
该堆叠封装结构中，下封装层20与上封装层30之间设有第一灌胶层40，下封装层20中设有与第一灌胶层40相对应的第一灌胶区21，且第一灌胶区21与上封装层30不重叠，如图1a所示，第一灌胶区21位于下封装层20上用圆圈围起来的区域中。具体设置时，上封装层30在下封装层20所在平面上的正投影位于下封装层20内，可以理解为上封装层30边框的投影完全位于下封装层20的边框内，或者上封装层30边框的投影与下封装层20的边框部分重合，其中，第一灌胶区21为上封装层30的边框投影与下封装层20的边框之间的区域；或者，如图1b所示，上封装层30在下封装层20所在平面上的正投影部分位于下封装层20中，图1b中，将上封装层30沿水平方向向右平移错位，并将下封装层20中表露在上封装层30外侧的部分设为第一灌胶区21。
在一个具体的设置方式中，下封装层20为多边形，且下封装层20中至少有一侧设有第一灌胶区21，其中，第一灌胶区21的设置包括多种形式，下面以几个具体的实施例详细说明。
实施例1
下封装层20为多边形，且下封装层20中只有一侧设有第一灌胶区。在一个具体的实施例中，如图2a～图2c所示，其中，图2a为上封装层30和下封装层20层叠设置时的俯视图，图2b为其前视图，图2c为其左视图，该堆叠封装结构中，上封装层30和下封装层20都为矩形，上封装层30的一个侧边与下封装层20的一个侧边长度相等，且上封装层30的面积小于下封装层20的面积。层叠封装时，使上封装层30与下封装层20中长度相等的侧边保持对齐，这样，下封装层20中有一侧将延伸到上封装层30的外部，则将下封装层20外延到上封装层30外侧的部分设为第一灌胶区21a，如图2a所示，第一灌胶区21a设置在下封装层20侧边的整个区域上。
在另一个具体的实施例中，如图3a～图3c所示，其中，图3a为上封装层30和下封装层20层叠设置时的俯视图，图3b为其前视图，图3c为其左视图，该堆叠封装结构中，上封装层30和下封装层20为尺寸相同的矩形，但上封装层30的一个侧边上设有缺口，层叠封装时，使上封装层30与下封装层20的四个端角对齐，将下封装层20中与上封装层30的缺口对应的部分设为第一灌胶区21b，第一灌胶区21b设置在下封装层20侧边的部分区域上，如图3a所示，上封装层30上的缺口为矩形，相应的，下封装层20上的第一灌胶区21b也为矩形。
实施例2
下封装层20为多边形，下封装层20中至少有两侧设有第一灌胶区，且所设置的至少两个第一灌胶区相互不连通。在一个具体的实施例中，如图4a～图4c所示，其中，图4a为上封装层30和下封装层20层叠设置时的俯视图，图4b为其前视图，图4c为其左视图，该堆叠封装结构中，上封装层30与下封装层20都为矩形，上封装层30的一个侧边与下封装层20的一个侧边长度相等，且上封装层30的面积小于下封装层20的面积，层叠封装时，使上封装层30与下封装层20的中心上下对齐，同时，使上封装层30的侧边与下封装层20的侧边保持平行，这样，下封装层20中存在相对设置的两侧，这两侧将延伸到上封装层30的外部，则将下封装层20中外延到上封装层30外部的部分分别设为第一灌胶区21c，如图4a所示，每个第一灌胶区21c设置在下封装层20侧边的整个区域上。
在另一个具体的实施例中，如图5a～图5c所示，其中，图5a为上封装层30和下封装层20层叠设置时的俯视图，图5b为其前视图，图5c为其左视图，该堆叠封装结构中，上封装层30和下封装层20为尺寸相同的矩形，但上封装层30在相对的两个侧边上分别设有缺口，层叠封装时，使上封装层30与下封装层20的四个端角对齐，将下封装层20中与上封装层30的两个缺口对应的部分分别设为第一灌胶区21d，每个第一灌胶区21d设置在下封装层20侧边的部分区域上，如图5a所示，上封装层30上的两个缺口为矩形，相应的，下封装层20上的两个第一灌胶区21d也为矩形。
实施例3
下封装层20为多边形，当下封装层20中每侧分别设有第一灌胶区时，每侧设置的第一灌胶区相互连通围成框形。在一个具体的实施例中，如图6a～图6c所示，其中，图6a为上封装层30和下封装层20层叠设置时的俯视图，图6b为其前视图，图6c为其左视图，该堆叠封装结构中，上封装层30与下封装层20都为矩形，且上封装层30的长宽尺寸都小于下封装层20的长宽尺寸，层叠封装时，使上封装层30与下封装层20的中心上下对齐，同时，使上封装层30的侧边与下封装层20的侧边保持平行，这样，下封装层20中的每侧都将延伸到上封装层30的外部，将下封装层20每侧外延到上封装层30外部的部分分别设为第一灌胶区21e，如图6a所示，四个第一灌胶区21e相互连通围成框形。
实施例4
下封装层20为多边形，当下封装层20中有相邻的两侧分别设有第一灌胶区时，所设置的两个第一灌胶区连通形成一个整体。在一个具体的实施例中，如图7a～图7c所示，其中，图7a为上封装层30和下封装层20层叠设置时的俯视图，图7b为其前视图，图7c为其左视图，该堆叠封装结构中，上封装层30与下封装层20都为矩形，且上封装层30的长宽尺寸都小于下封装层20的长宽尺寸，层叠封装时，使上封装层30的一个端角与下封装层20的一个端角对齐，这样，下封装层20中存在相邻的两侧将延伸到上封装层30的外部，则将下封装层20中该相邻的两侧外延到上封装层30外部的部分分别设为第一灌胶区21f，如图7a所示，每个第一灌胶区21f都设置在下封装层20侧边的整个区域上，且两个第一灌胶区21f连通形成L形。
在另一个具体的实施例中，如图8a～图8c所示，其中，图5a为上封装层30和下封装层20层叠设置时的俯视图，图8b为其前视图，图8c为其左视图，该堆叠封装结构中，上封装层30和下封装层20为尺寸相同的矩形，但上封装层30在一个端角上设有L形缺口，层叠封装时，使上封装层30的其它三个端角与下封装层20的三个端角分别对齐，下封装层20中与上封装层30的L形缺口对应的部分设为第一灌胶区21g，如图8a所示，在下封装层20相邻两个侧边的部分区域上分别设有第一灌胶区21g，两个第一灌胶区21g连通形成L形。
另外，如图9a～图9c所示，其中，图9a为上封装层30和下封装层20层叠设置时的俯视图，图9b为其前视图，图9c为其左视图，该堆叠封装结构中，上封装层30和下封装层20为尺寸相同的矩形，但下封装层20在一个端角处向外扩展，层叠封装时，使下封装层20的其它三个端角与上封装层30的三个端角分别对齐，下封装层20在端角处向外延伸的部分设为第一灌胶区21h，如图9a，第一灌胶区21h成L形。
实施例5
下封装层20为多边形，当下封装层20中有一侧及与之相邻的两侧分别设有第一灌胶区时，所设置的三个第一灌胶区连通形成一个整体。在一个具体的实施例中，如图10a～图10c所示，其中，图10a为上封装层30和下封装层20层叠设置时的俯视图，图10b为其前视图，图10c为其左视图，该堆叠封装结构中，上封装层30与下封装层20都为矩形，且上封装层30的长宽尺寸都小于下封装层20的长宽尺寸，层叠封装时，使上封装层30的一个侧边与下封装层20的一个侧边对齐，但端点不重合，这样，下封装层20将有三侧外延到上封装层30的外部，则将下封装层20的这三侧中外延到上封装层30外部的部分分别设为第一灌胶区21i，如图10a所示，每个第一灌胶区21i都设置在侧边的整个区域上，并且，三个第一灌胶区21i连通形成U形。
实施例1～实施例5对上封装层30、下封装层20以及第一灌胶区21的设置进行了详细描述，并根据点胶技术水平的发展，可以调整上封装层30与下封装层20的尺寸差，使所设第一灌胶区的宽度满足点胶要求，具体的，第一灌胶区的宽可以设为0.5mm。需要指出的是，任何通过调整上封装层30与下封装层20的尺寸、形状以在下封装层20上形成与上封装层30不重叠的第一灌胶区的方案都属于本申请的保护范围；另外，下封装层20与主板10之间设有第二灌胶层50，主板10上设有与第二灌胶层50相对应的第二灌胶区，第二灌胶区的设置比较自由，主板的面积远大于封装层的面积，在主板上靠近下封装层20边缘的任意区域内都可以设置第二灌胶区，在此不再详细介绍。
该堆叠封装结构进行点胶时，分两步完成，首先，将点胶材料滴落到下封装层20上的第一灌胶区21内，根据毛细流动原理，点胶材料将由第一灌胶区渗透到下封装层20与上封装层30之间的空隙中，为了加快点胶材料的填充速度，使点胶工具在第一灌胶区21内移动，扩宽点胶材料的流动渠道，待点胶材料在空隙中充分填充后停止点胶，点胶材料固化形成第一灌胶层40；其次，将点胶材料滴落在主板10上的第二灌胶区内，点胶材料由第二灌胶区渗透下封装层20与主板10之间的空隙中，待点胶材料在空隙中充分填充后停止点胶，点胶材料固化后形成第二灌胶层50。在点胶过程中，第一灌胶层40与第二灌胶层50之间连成一体，且由于点胶材料表面的张力作用，整个灌胶层具有梯形边沿，整个灌胶层对下封装层20与上封装层30之间的焊点60以及下封装层20与主板10之间的焊点60起到了保护作用，使得在跌落冲击、弯曲以及温度循环等荷载下，集中在边缘焊点60上的机械应力与热应力能够相对平均地分配在所有焊点60上，防止边缘的高应力焊点60失效。
本申请实施例中，在下封装层20与上封装层30之间以及下封装层20与主板10之间分别进行点胶，保证了点胶材料在两个空隙内都能完全填充，改善了堆叠封装结构的可靠性；并且，在进行点胶时，点胶材料在每个空隙内充分填充后即停止点胶，有效控制了点胶材料向周边元件的溢散，减小了主板10周边点胶敏感元件的禁布区面积，提高了主板10的布局灵活性，同时消除了与溢胶相关的板振、细间距元件枝晶、WLCSP(Wafer Level ChipScale Package，晶圆级尺寸封装)环境失效等问题；另外，现有技术中，由于点胶材料在上封装层30与下封装层20之间部分填充，使得从应用处理器到存储器的散热通道主要位于焊点60以及点胶材料部分填充的区域，而在本申请中，点胶材料在上封装层30与下封装层20之间完全填充，上封装层30与下封装层20之间的焊点60以及第一灌胶层40整个区域都能用于散热，扩宽了从应用处理器到存储器的散热通道，提高了堆叠封装结构的散热效果，尤其使用高导热率的点胶材料。
以上对具有两个封装层的堆叠封装结构进行了详细说明，需要指出的是，上封装层30与下封装层20的结构特征适用于多个封装层中任意相邻的两个封装层的设置。在TSV(Through Silicon Via，硅通孔)3D封装技术中，每个封装层中层叠设置有多个硅片，硅片之间的设置也同样适用上述实施例中封装层的结构特征。
在一个具体的实施例中，如图11a所示，每个封装层包括基板70以及沿远离基板70的方向层叠设置的至少两个硅片，其中，任意相邻的两个硅片中靠近基板一侧的硅片为下层硅片，远离基板70一侧的硅片为上层硅片，下层硅片与上层硅片焊接连接，且下层硅片与上层硅片之间还设有第三灌胶层101；至少一对相邻的两个硅片中，下层硅片上设有与第三灌胶层101相对应的第三灌胶区103，第三灌胶区103与上层硅片不重叠，图11a中，第三灌胶区103位于下层硅片上用圆圈围起来的区域中。第三灌胶层101为液态的点胶材料固化凝结而成，第三灌胶区103为液态的点胶材料滴落在下层硅片上的区域，具体设置时，至少一对相邻的两个硅片中，在下层硅片外延到上层硅片外侧的部分设置第三灌胶区103，或者，上层硅片在侧边的某个位置向内凹陷形成一个缺口，在下层硅片中与该缺口对应的部分设置第三灌胶区103。
为了能对封装层的内部结构有更加清楚地认识，下面以具有四个硅片的封装层为例进行详细地说明。
该封装层包括基板70以及四个硅片，且四个硅片沿远离基板70的方向层叠设置，硅片外侧设有塑封层90，为了便于描述，以远离基板70的方向作参考，将四个硅片依次记为第一硅片81、第二硅片82、第三硅片83、第四硅片84；相邻的两个硅片焊接连接，且相邻的两个硅片之间设有第三灌胶层101，四个硅片中，至少有一对相邻的两个硅片，其中，下层硅片上设有与第三灌胶层101相对应的第三灌胶区103，且第三灌胶区103与上层硅片不重叠。
实施例6
如图11a所示，该封装层中只有一对相邻的两个硅片，其中，下层硅片上设有与上层硅片不重叠的第三灌胶区103，且该对相邻的两个硅片为距离基板70最远的一对硅片，具体设置时，第一硅片81、第二硅片82、第三硅片83尺寸相同且对齐设置，第四硅片84在第三硅片83所在平面上的正投影位于第三硅片83上，可以理解为，第四硅片84边框的投影完全位于第三硅片83的边框内，或者第四硅片84边框的投影与第三硅片83的边框部分重合，其中，第三灌胶区103为第四硅片84的边框投影与第三硅片83的边框之间的区域。
或者，第四硅片84在第三硅片83所在平面上的正投影部分位于第三硅片83中，如图11b所示，将第四硅片84沿水平方向向右平移错位，并将第三硅片83中表露在第四硅片84外侧的部分设为第三灌胶区103。具体点胶时，使用点胶工具将点胶材料滴落在第三灌胶区103，根据毛细流动原理，点胶材料渗透到第三硅片83与第四硅片84之间的空隙中，待空隙完全填充后继续点胶，点胶材料将沿第三硅片83的侧壁渗透到第三硅片83与第二硅片82之间的空隙，依次类推，待点胶材料将硅片之间的空隙完全填充后停止点胶，点胶材料固化后分别在相邻的两个硅片之间形成第三灌胶层101。
实施例7
如图12a所示，该封装层任意一对相邻的两个硅片中，下层硅片上均设有与上层硅片不重叠的第三灌胶区103，具体设置时，上层硅片在下层硅片所在平面上的正投影位于下层硅片内，且当下层硅片为多边形时，下层硅片中至少有一侧设有第三灌胶区103，具体的，当下层硅片中至少有两侧设有第三灌胶区103时，所设置的至少两个第三灌胶区103相互不连通，或所设置的至少两个第三灌胶区103连通形成一个整体；或者，如图12b中，相邻的两个硅片中，上层硅片在下层硅片所在平面上的正投影部分位于下层硅片中，具体的，四个硅片沿平行于基板的方向上分别平移错位，从而在任意相邻的两个硅片中，将下层硅片表露在上层硅片外侧的部分设为第三灌胶区103。上文描述的关于封装层具体的设置方式也同样适用于硅片，在此不再重复赘述。
此外，至少两个硅片中靠近基板70一侧的硅片与基板70焊接连接，并且至少两个硅片中靠近基板70一侧的硅片与基板70之间还设有第四灌胶层102，基板70上设有与第四灌胶层102相对应的第四灌胶区，第四灌胶区与至少两个硅片不重叠；第四灌胶层102同样由液态的点胶材料固化形成，第四灌胶区为液态的点胶材料滴落在基板70上的区域，具体设置时，在基板70上靠近硅片层边缘的区域上设置第四灌胶区；点胶时，将点胶材料滴落在基板70上的第四灌胶区，根据毛细流动原理，点胶材料由第四灌胶区渗透到基板70与靠近基板70一侧的硅片之间的空隙内，待点胶材料将空隙完全填充后停止点胶，点胶材料固化后形成第四灌胶层102，在点胶过程中，相邻的两个第三灌胶层101之间以及第三灌胶层101与第四灌胶层102之间连成一体，且由于点胶材料表面的张力，整个灌胶层具有梯形边沿。整个灌胶层对下层硅片与上层硅片之间的焊点60以及下层硅片与基板70之间的焊点60都起到保护作用，使得在跌落冲击、弯曲以及温度循环等荷载下，集中在边缘焊点上的机械应力与热应力能够相对平均地分配在所有焊点上，防止边缘的高应力焊点失效。
本申请实施例还提供了一种终端，包括上述堆叠封装结构，其中，堆叠封装结构中封装层的设置可以参考实施例1～实施例5中所描述的结构特征，每个封装层中硅片的设置可以参考实施例6、实施例7中所描述的结构特征。
通过以上描述可以看出，本实施例任意相邻的两个封装层中，下封装层20上都设有与上封装层30不重叠的第一灌胶区21，从而在点胶时，以任意相邻的两个封装层为一个结构单元，在每个结构单元中下封装层20上的第一灌胶区21进行点胶，使得层叠设置的多个封装层之间都能被点胶材料完全填充，提高了堆叠封装结构的可靠性；在封装层内多个硅片之间采用TSV 3D封装技术时，至少存在一对相邻的两个硅片，其中，下层硅片上设有与上层硅片不重叠的第三灌胶区，保证在点胶时硅片之间都能被点胶材料完全填充，提高堆叠封装结构的可靠性，具体的，可以在任意相邻的两个硅片中，下层硅片上均设置第三灌胶区。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (15)
1.一种堆叠封装结构，其特征在于，包括主板以及沿远离所述主板的方向层叠设置的至少两个封装层，其中，
所述至少两个封装层中最靠近所述主板一侧的封装层与所述主板焊接连接；
任意相邻的两个封装层中靠近所述主板一侧的封装层为下封装层，远离所述主板一侧的封装层为上封装层，所述下封装层与所述上封装层焊接连接；
所述下封装层与所述上封装层之间设有第一灌胶层，所述下封装层中设有与所述第一灌胶层相对应的第一灌胶区，且所述第一灌胶区与所述上封装层不重叠；其中，
所述上封装层和下封装层为尺寸相同的矩形，且所述上封装层在侧边向内凹陷形成一个缺口，下封装层中与该缺口对应的部分为所述第一灌胶区。
2.如权利要求1所述的堆叠封装结构，其特征在于，所述至少两个封装层中最靠近所述主板一侧的封装层与所述主板之间设有第二灌胶层，所述主板上设有与所述第二灌胶层相对应的第二灌胶区，且所述第二灌胶区与所述至少两个封装层不重叠。
3.如权利要求1所述的堆叠封装结构，其特征在于，所述上封装层在所述下封装层所在平面上的正投影位于所述下封装层内。
4.如权利要求3所述的堆叠封装结构，其特征在于，所述下封装层为多边形，所述下封装层中至少有一侧设有所述第一灌胶区。
5.如权利要求4所述的堆叠封装结构，其特征在于，在所述下封装层中至少有两侧设有所述第一灌胶区时，所述至少两个第一灌胶区相互不连通。
6.如权利要求4所述的堆叠封装结构，其特征在于，在所述下封装层中至少有两侧设有所述第一灌胶区时，所述至少两个第一灌胶区连通形成一个整体。
7.如权利要求6所述的堆叠封装结构，其特征在于，在所述下封装层中每侧都设有所述第一灌胶区时，所述每侧设置的第一灌胶区相互连通围成框形。
8.如权利要求6所述的堆叠封装结构，其特征在于，在所述下封装层中有一侧及与该侧相邻的两侧分别设有所述第一灌胶区时，所述三个第一灌胶区连通形成一个整体。
9.如权利要求1～8任一项所述的堆叠封装结构，其特征在于，所述封装层包括基板以及沿远离所述基板的方向层叠设置的至少两个硅片，其中，
所述至少两个硅片中最靠近所述基板一侧的硅片与所述基板焊接连接；
任意相邻的两个硅片中靠近所述基板一侧的硅片为下层硅片，远离所述基板一侧的硅片为上层硅片，所述下层硅片与所述上层硅片焊接连接,且所述下层硅片与所述上层硅片之间设有第三灌胶层；
至少一对相邻的两个硅片中，所述下层硅片上设有与所述第三灌胶层相对应的第三灌胶区，且所述第三灌胶区与所述上层硅片不重叠。
10.如权利要求9所述的堆叠封装结构，其特征在于，所述至少两个硅片中最靠近所述基板一侧的硅片与所述基板之间设有第四灌胶层，所述基板上设有与所述第四灌胶层相对应的第四灌胶区，且所述第四灌胶区与所述至少两个硅片不重叠。
11.如权利要求9所述的堆叠封装结构，其特征在于，所述任意相邻的两个硅片中，所述下层硅片上均设置有所述第三灌胶区。
12.如权利要求11所述的堆叠封装结构，其特征在于，所述上层硅片在所述下层硅片所处平面上的正投影位于所述下层硅片内。
13.如权利要求12所述的堆叠封装结构，其特征在于，所述下层硅片为多边形，所述下层硅片中至少一侧设有第三灌胶区。
14.如权利要求13所述的堆叠封装结构，其特征在于，所述下层硅片中至少两侧设有第三灌胶区时，所述至少两个第三灌胶区相互不连通，或所述至少两个第三灌胶区连通形成一个整体。
15.一种终端，其特征在于，包括权利要求1～14任一项所述的堆叠封装结构。
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|---|---|
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2524375Y (zh) * | 2001-11-27 | 2002-12-04 | 胜开科技股份有限公司 | 球栅阵列金属球积体电路堆叠封装组件 |
| CN1512216A (zh) * | 2002-12-26 | 2004-07-14 | ������������ʽ���� | 显示面板及其制造方法 |
| CN1622326A (zh) * | 2003-11-28 | 2005-06-01 | 恩益禧电子股份有限公司 | 偏移结合的多芯片半导体器件 |
| CN102148166A (zh) * | 2010-02-04 | 2011-08-10 | 力成科技股份有限公司 | 多层晶片堆叠间隙的填充方法与结构 |
| CN103077939A (zh) * | 2011-10-26 | 2013-05-01 | 三星电子株式会社 | 包括具有通孔的半导体芯片的半导体封装件 |
| CN103137611A (zh) * | 2013-01-22 | 2013-06-05 | 日月光半导体制造股份有限公司 | 晶片堆迭构造及其制造方法 |
| CN203026500U (zh) * | 2012-12-25 | 2013-06-26 | 华为终端有限公司 | 堆叠封装器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414384B1 (en) * | 2000-12-22 | 2002-07-02 | Silicon Precision Industries Co., Ltd. | Package structure stacking chips on front surface and back surface of substrate |
| US20070141751A1 (en) * | 2005-12-16 | 2007-06-21 | Mistry Addi B | Stackable molded packages and methods of making the same |
| JP5598787B2 (ja) * | 2006-04-17 | 2014-10-01 | マイクロンメモリジャパン株式会社 | 積層型半導体装置の製造方法 |
| JP5211493B2 (ja) * | 2007-01-30 | 2013-06-12 | 富士通セミコンダクター株式会社 | 配線基板及び半導体装置 |
| US8350383B2 (en) * | 2009-07-16 | 2013-01-08 | International Business Machines Corporation | IC chip package having IC chip with overhang and/or BGA blocking underfill material flow and related methods |
| US8624364B2 (en) * | 2010-02-26 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with encapsulation connector and method of manufacture thereof |
| US9418971B2 (en) * | 2012-11-08 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure including a thermal isolation material and method of forming the same |
-
2017
- 2017-03-29 CN CN201780018241.0A patent/CN108780790B/zh active Active
- 2017-03-29 WO PCT/CN2017/078636 patent/WO2018126542A1/zh active Application Filing
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2524375Y (zh) * | 2001-11-27 | 2002-12-04 | 胜开科技股份有限公司 | 球栅阵列金属球积体电路堆叠封装组件 |
| CN1512216A (zh) * | 2002-12-26 | 2004-07-14 | ������������ʽ���� | 显示面板及其制造方法 |
| CN1622326A (zh) * | 2003-11-28 | 2005-06-01 | 恩益禧电子股份有限公司 | 偏移结合的多芯片半导体器件 |
| CN102148166A (zh) * | 2010-02-04 | 2011-08-10 | 力成科技股份有限公司 | 多层晶片堆叠间隙的填充方法与结构 |
| CN103077939A (zh) * | 2011-10-26 | 2013-05-01 | 三星电子株式会社 | 包括具有通孔的半导体芯片的半导体封装件 |
| CN203026500U (zh) * | 2012-12-25 | 2013-06-26 | 华为终端有限公司 | 堆叠封装器件 |
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