JP2010020863A - 三次元メモリデバイス - Google Patents

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Abstract

【課題】リーク電流の影響を低減した層選択方式を適用した三次元メモリデバイスを提供する。
【解決手段】メモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元メモリデバイスであって、積層されたマットが３つ以上の複数グループに分けられ、その複数グループの一つが選択されるときに、残りのグループの一部においてメモリセルがリーク電流の流れる状態にバイアスされ、残部においてメモリセルがリーク電流の流れない状態にバイアスされる。
【選択図】図１７

Description

この発明は、セルアレイが三次元的に配列されたメモリデバイスに係り、特に不良セルの影響を低減するセルアレイ層の選択法に関する。
最近、電圧、電流や熱などで物質の抵抗状態を変えて、その抵抗状態をデータとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ；ＲｅＲＡＭ）がＮＡＮＤ型フラッシュメモリの後続候補として注目されている（例えば、非特許文献１参照）。抵抗変化メモリは微細化に向いていると同時に、クロスポイントセルを構成できる上に積層化が容易であり、大容量ファイルメモリとして利用価値が高いと考えられる。
しかし、多数のセルアレイの積層化を可能にするためには、選択されるメモリセルが属する層の選択方式が重要となる。その理由は、セルアレイがクロスポイントセルアレイとして構成されて、層間でセルを選択する信号配線（クセス信号線やデータ線）が共有されることが多く、不良セルのリーク電流の影響が各層にまたがって生じる可能性があるからである。リーク電流の影響が広範囲にわたると、誤動作やパワーの増大を招き、多層構成での折角の大容量化もその効果が減殺されるおそれがある。
また積層されたセルアレイ層からの配線を下地基板の回路部に接続する部分の構成を簡単にするためには、層間の信号配線の共有化が重要となるが、不良セルの影響範囲の限定を、この信号配線の共有化との関係で最適化することが必要となる。
Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
この発明は、不良セルの影響を低減できる層選択方式を適用した三次元メモリデバイスを提供することを目的とする。
この発明の一態様による三次元メモリデバイスは、メモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元メモリデバイスであって、
積層されたマットが３つ以上の複数グループに分けられ、その複数グループの一つが選択されるときに、残りのグループの一部においてメモリセルがリーク電流の流れる状態にバイアスされ、残部においてメモリセルがリーク電流の流れない状態にバイアスされることを特徴とする。
この発明の他の態様による三次元メモリデバイスは、
半導体基板と、
前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
前記制御回路は、前記三次元セルアレイのマットを３つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有する
ことを特徴とする。
この発明によれば、不良セルの影響を低減できる層選択方式を適用した三次元メモリデバイスを提供することができる。
以下、この発明の実施の形態を説明する。
［ＲｅＲＡＭ構成概要］
図１は、実施の形態による三次元（３Ｄ）セルアレイ構造のＲｅＲＡＭについて、その３Ｄセルアレイブロック１と下地制御回路２の構成概要を示している。ここでは、セルアレイブロック１は、説明を簡単にするため、４層のセルアレイＭＡ０〜ＭＡ３が積層された例を示している。
ワード線ＷＬ及びビット線ＢＬは、隣接セルアレイ間で共有する方式とする。 各セルアレイ層のワード線ＷＬは、そのワード線方向（ｙ方向）の両端で、交互に垂直配線３１により、下地の制御回路２に接続される。ビット線ＢＬは、ビット線方向（ｘ方向）の両側から交互に出て、３Ｄセルアレイ層の下から数えて偶数番目層と奇数番目層がそれぞれ層間では共通接続されて、下地制御回路２に接続される。即ちセルアレイブロック１の４辺を全てワード線ＷＬとビット線ＢＬの垂直配線３１，３２の領域としている。なおビット線について偶奇の各層間を共通接続しない方法もあり、以下の実施の形態ではこの共通接続のない場合を説明する。
制御回路２は、主な回路配置例を図に示した。セルアレイのビット線方向両端で垂直配線３２により基板上に降りたビット線は、マルチプレクサ（ＭＵＸ）２４ａ，２４ｂで選択されて、アレイバス２３ａ，２３ｂ上の信号が得られる。このバス上の信号はセンスアンプ回路２２ａ，２２ｂに入力される。センスアンプ回路２２ａ，２２ｂと外部とのデータのやり取りはデータバス２１ａ，２１ｂを介して行なわれる。
ワード線方向ではセルアレイの両端で垂直配線３１により基板上に降りたワード線はワード線デコーダ／マルチプレクサ２５ａ，２５ｂに入る。外部とのデータやり取りを考慮したバス領域の設定として、この例ではワード線デコーダ／マルチプレクサ２５ａ，２５ｂとセルアレイブロック１の間に隙間を空けて一部のデータバス２１ｂをこの隙間に配置する。
セルアレイブロック１の直下のデータバス２１ａの領域は、その配線領域に直交する、セルアレイブロック１のワード線端の両辺に沿ってのデータバス２１ｂに２分されセルアレイブロック１の直下領域から外部に出ていく。
図２は、各層セルアレイの等価回路を示している。ワード線ＷＬとビット線ＢＬの各クロスポイントに、可変抵抗素子ＶＲとダイオードＤｉを直列接続したメモリセルＭＣが配置される。図３は、各層セルアレイＭＡ０−ＭＡ３の隣接するセルアレイ間で、メモリセルのダイオード極性を逆極性にすることを示している。
例えばデータ読み出し時は、選択ワード線をＶｓｓとして、選択ビット線にＶｒｅａｄを与え、非選択ワード線をＶｒｅａｄ、非選択ビット線をＶｓｓとして、選択されたセルアレイの選択セルのデータをセンスアンプで読むことができる。
選択セルを高抵抗状態（リセット状態）から低抵抗状態（セット状態）に設定するには、選択ワード線をＶｓｓ、選択ビット線をＶｐとし、選択セルに書き込みに必要な電圧Ｖｐ−Ｖｓｓを所定のパルス幅で与える。これにより、選択セルの可変抵抗素子を電圧過程により低抵抗状態にすることができる（セット動作）。
選択セルを低抵抗状態から高抵抗状態に設定するには、セット時とは異なる電圧（或いは同じ電圧）、異なるパルス幅で選択セルにリセット用電圧を与えて、素子が発生するジュール熱による熱過程を利用する（リセット動作）。
なおここでのワード線ＷＬとビット線ＢＬの役割は便宜的なもので、いずれをワード線と呼ぶかはシステムの状況による。
以上のような３ＤセルアレイのＲｅＲＡＭにおいて、この実施の形態では、３Ｄセルアレイを３つ以上の複数グループに分けて、選択的にその一部のグループを非活性にしておくことにより、不良セルのリーク電流の影響を軽減する。
［実施の形態の技術要素概要］
実施の形態の技術的要素をまとめると、次の通りである。
（１）メモリセルが二次元マトリクス状に配列されたセルアレイ（以下、これをマットと称することがある）を複数層積層した３Ｄメモリデバイスにおいて、各層間で共有される、メモリセル選択のためのアクセス信号/データ線を３つ以上の複数グループに分け、その複数グループのうちの一部のグループにおいて、アクセス信号/データ線の多くが、アクセス信号線とデータ線間のメモリセルのセル電流を発生させる電位差より小さな電位差の範囲に設定されるようにする。
（２）同様の３Ｄメモリデバイスにおいて、アクセス信号線/データ線を３つ以上の複数グループに分け、その複数グループ内の一部グループのみにおいて、アクセス信号線とデータ線間のメモリセルにセル電流を発生させる電位差以上の電位差が与えられるようにする。
（３）メモリセルは、一定以上の電圧または電流を印加して抵抗値を変化させる可変抵抗素子とダイオードとの直列接続として構成され、単位セルアレイはアクセス信号線（ワード線ＷＬ）とデータ線（ビット線ＢＬ）との間にメモリセルが配置されるクロスポイントセルアレイとして構成される。アクセス信号線とデータ線をそれぞれセルアレイ間で共有して、複数セルアレイが積層され、データ線のセル電流をモニタしてセル状態を判定するように、３ＤセルアレイのＲｅＲＡＭが構成される。
このようなＲｅＲＡＭにおいて、アクセス信号線を層選択に関して３つ以上の複数グループに分けて層間でグループごとにアクセス信号線を共用し、選択メモリセルを含むセルアレイのアクセス信号線とデータ線以外のアクセス信号線とデータ線の電位が、メモリセルのダイオードが逆バイアスになるように設定される。
（４）メモリセルが二次元マトリクス状に配列されたマットを複数積層した３Ｄメモリデバイスにおいて、メモリセル選択のためのアクセス信号線/データ線を３つ以上の複数グループに分け、非選択アクセス信号線に同じ電位を与えるグループを選択するために、選択メモリセルが属するマットを識別するアドレスビットから同じ電位を与えるグループを選択する信号を発生する回路が、アドレスビットに対する加算回路を用いて構成される。
（５）メインワード線を選択し、メインワード線によって選ばれた複数の部分ワード線ドライバ回路に選択信号を選択的に供給してアクセス信号線の電位が設定されるダブルワード線スキームの３Ｄメモリデバイスにおいて、アクセス信号線のグループごとに部分ワード線ドライバ回路を持ち、グループを選択する信号の活性化状態の組合せによってアクセス信号線の電流パスを切り替える回路を備える。
（６）メインワード線を選択し、メインワード線によって選ばれた複数の部分ワード線ドライバ回路に選択信号を選択的に供給してアクセス信号線の電位が設定されるダブルワード線スキームの３Ｄメモリデバイスにおいて、アクセス信号線のグループごとに部分ワード線ドライバ回路を持ち、グループ分けされた層のアクセス信号線が、グループ層ごとに層間で共通接続されて、基板上の部分ワード線ドライバ回路の出力部へと接続される。
［リーク電流の影響］
具体的な実施の形態の説明に先立って、先ず図４を参照して、ビット線ＢＬとワード線ＷＬをそれぞれ隣接セルアレイ間で共有する方式とした３Ｄ−ＲｅＲＡＭにおけるリーク電流の影響、具体的に選択セルについて、どれだけ離れたマットの不良セルの影響が現れるかを検討する。
図４には、７層のセルアレイＭＡ０−ＭＡ６の範囲について、太線で示すワード線ＷＬ３２とビット線ＢＬ２２によりセルＳＣが選択されたときの不良セルＤＣ１〜ＤＣ６のリークの影響を示している。
セル選択はそのセルをクロスポイントとするワード線ＷＬを接地電圧Ｖｓｓに設定し、ビット線ＢＬに動作モードに応じた電圧を与えて、ビット線ＢＬに流れ込む電流を制御することによって行なう。図４の例は読み出し動作時であり、選択ビット線ＢＬ２２は、電源電圧Ｖｄｄより低い読み出し用電圧とする。
非選択ワード線ＷＬは高い電圧例えばＶｄ＊（ビット線ＢＬにかける最高電圧Ｖｄｄよりダイオードの順方向電圧降下分Ｖｆ程度低い電圧）を印加し、非選択ビット線ＢＬにはＶｓ＊（ビット線ＢＬにかける最低電圧ＶｓｓよりダイオードのＶｆ 程度高い電圧）を設定してダイオードに順方向電流が流れないようにする。
なお、非選択ビット線はフローティングでも動作期間に実質的にＶｓ＊となる電位であればよい。また、ダイオードの逆耐圧特性が悪いため不良と見なされるリーク電流の大きな不良セルが属するビット線ＢＬは予め検出されて、フローティングに設定されるものとする。
図４の例は、７層マットからなる真中の層ＭＡ３でセルＳＣを選択して読み出す場合であり、その２層目ＭＡ１から６層目ＭＡ６にそれぞれ逆バイアスリークの大きな不良セルＤＣ１（ＭＡ１），ＤＣ２（ＭＡ２），ＤＣ３（ＭＡ３），ＤＣ４（ＭＡ４），ＤＣ５（ＭＡ５），ＤＣ６（ＭＡ６）がある例を示している。
真中の層マットＭＡ３で選択されるセルＳＣは、不良セルとはビット線とワード線を共有しないものとして、選択ワード線ＷＬ３２にはＶｓｓ、選択ビット線ＢＬ２２はＶｄｄよりかなり低い電位レベルがかけられる。
不良セルにつながるビット線（不良ビット線）はフローティングにされる。従って、図のように不良セルＤＣ２，ＤＣ４，ＤＣ３，ＤＣ５を流れるリーク電流Ｉｄが流れて、選択ワード線にまで流れ込むパスがあるビット線ＢＬ２１，ＢＬ２３，ＢＬ３１，ＢＬ３３は、Ｖｄ＊より少し低いＶｄ＊−αとなる。
最上層マットの不良ビット線ＢＬ４３は、不良セルＤＣ６のリーク電流の流れる先がないので、Ｖｄ＊となる。２層目マットの不良ビット線ＢＬ１１も、不良セルＤＣ１のリーク電流の流れる先はなく、同様にＶｄ＊となる。
選択ビット線ＢＬ２２から非選択ワード線への経路は、Ｖｄｄよりかなり低いレベルからＶｄ＊への逆バイアス経路となり、セルダイオードがオフ状態を維持する。選択セルへは電圧と電流のディスターブは生じない。
なお、図から分かるように選択ワード線ＷＬ３２には選択セルに流すセル電流Ｉｃに加えて選択ワード線ＷＬ３２から２マット分上下のクロスフェールからのリーク電流のまとまりＩｄ’が流れ込む。従ってここに選択セルの電流値を検出するような回路や素子を入れると誤動作を起こす可能性がある。選択ビット線ＢＬ２２には読み出しでは微小セル電流Ｉｃが流され、この電流量がセンスされるがクロスファールからの流入電流のディスターブはないので問題は生じない。
不良ビット線からのリークはＶｄ＊−Ｖｓｓ間で生じ、選択ワード線の上下の２層マットの不良数に比例して選択ワード線に流れ込むリーク電流が増大する。従って選択ワード線のＶｓｓへのドライブを特に強力にすることが、誤動作防止のためには必要である。
図５は、多層マットのセルアレイにおいて、ワード線とビット線を層間で共有する場合のこれらの配線の引き出し方法の一例を示す。ここでは、８層のセルＭＣ０−ＭＣ７の柱を示している。ビット線は層ごとに個別に制御したいので、各層のビット線ＢＬ０−ＢＬ３は別々に下地制御回路に配線する。一方ワード線は下地回路へのコンタクト領域の面積を削減するために、できる限り共通化してグループを少なくしたい。セルの多重アクセスを生じない最小のグループ数は２であり、これらのグループをevenとoddと命名し、ＷＬｅ（又はＷＬ（０））とＷＬｏ（又はＷＬ（１））で表すと図の接続関係となる。
このようなワード線のグループ分けの場合、例えばセルＭＣ３が選択セルＳＣである場合、クロスフェールのリーク電流は、選択層の上下２層（ＭＣ４，５及びＭＣ２，３）の分が選択ワード線ＷＬｏに集中する。従って、全ての層でのクロスフェールリークが選択ワード線ＷＬｏが属するグループを駆動するドライバに集中してしまうことが予想される。これは、３Ｄセルアレイの特徴である多層化に限界をもたらす。
このようなリーク電流の集中の様子を、以下いくつかのグループ分けについて具体的に検討する。
［ｂｉｎａｒｙグループ化の場合のリークの影響］
図６は、１６層マット構成で、上に説明した２グループ分けの場合（binaryの場合）である。左側に異なるワード線とビット線に属するセルをイメージして１６層のマットを二つのメモリセルの柱として示す。下線を付した番号が、下から数えたマット番号である。グループ番号は、バイナリの場合は０と１がワード線ごとに交互に繰り返される。
右側の表は、１６層マット内でのセルを選択する際のワード線とビット線のレベルと、それらの間のセルを介して流れる電流とその方向とを、マット番号０〜４を選択した場合について示している。表の中の各欄が、マット選択時の交互に重ねられるワード線群とビット線群のレベルを示している。即ち最下層の欄が、マット番号０対応のワード線群ＷＬ０の欄、次が同じマット番号０対応のビット線群ＢＬ０であり、以下同様に、ＷＬ１，ＢＬ１，ＷＬ２，ＢＬ２，…，ＷＬ７，ＢＬ７，ＷＬ８が重ねられる様子を示している。
そして表の各欄には、マット内で選択されたセルと非選択セルのレベルを並列して示している。即ちワード線は選択／非選択レベル関係を太文字のＬ／Ｈで表し、ビット線は選択／非選択レベル関係を小文字のｈ／ｌで示している。
マット０でセルが選択されると、最左端の表に示すように、ビット線群ＢＬ０内で選択ビット線がｈ（＝〜Ｖｄｄ）になり、非選択ビット線はｌ（＝Ｖｓ＊）となり、またワード線群ＷＬ０内で選択ワード線がＬ（＝Ｖｓｓ）、非選択ワード線がＨ（＝Ｖｄ＊）を保つ。残りのマットのビット線は、全て非選択レベルｌである。白丸で示すワード線グループ０の他のマット３，７，１１，１５対応のワード線群ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８では、選択セルを含むマットにおけると同様に選択／非選択＝Ｌ／Ｈが設定される。黒丸で示すグループ１のマットでは、ワード線は非選択状態Ｈである。
従って、マット０でセルが選択されたとき、実線矢印で示す選択セル電流Ｉｃが選択ビット線から選択ワード線に向かって流れる。破線矢印のように、ダイオードの逆耐圧特性またはクロス不良によりワード線からビット線へのリーク電流Ｉｌがあり、バイナリの場合全てのマットでこのリーク電流Ｉｌが流れうる。
マット１，２，３，４のセルが選択される場合についても同様に示してある。
これらの表からも分かるように、binary の場合は選択セル以外の全てのセルが逆バイアス状態になるので全てのマットからのリーク電流がワード線グループから流れ出る。マットの数が多い場合（すなわち積層されるメモリセルの層が多い場合）は全てのセルの影響を考慮する必要があり、考慮しなければならない電流量はとても大きくなる。
［ｔｅｒｎａｒｙグループ化の場合のリークの影響］
図７は、同様の１６マット構成で３グループ分けの場合（ternary の場合）である。即ちワード線群ＷＬ０，ＷＬ３，ＷＬ６をグループ０、ワード線群ＷＬ１，ＷＬ４，ＷＬ７をグループ１、ワード線群ＷＬ２，ＷＬ５，ＷＬ８をグループ２と設定している。
表はそれぞれマット０，１，２，３，４，５，６のセルを選択する際のワード線とビット線のレベルと、セルを介して流れる電流の種別と方向を、図６の場合と同様の関係で示している。
マット０のワード線が選択されたとき、白丸で示すように、グループ０の他のマット６，１２で、マット０におけると同様に、ワード線群ＷＬ３，ＷＬ６の選択／非選択＝Ｌ／Ｈが設定される。黒丸で示すグループ１のマット２，８，１４では、ワード線は非選択状態Ｈである。
しるしのつけていないワード線群ＷＬ２，ＷＬ５，ＷＬ８は、マット選択には関係がなくＬレベルのままでよいワード線グループ２である。
マット０選択のときの選択セル電流Ｉｃは、選択ビット線から選択ワード線に向かって流れる。このとき、ビット線群ＢＬ０，ＢＬ３，ＢＬ６にはその上下のワード線から、またビット線群ＢＬ２，ＢＬ５には上のワード線のみから流れ込む破線のリーク電流Ｉｌ１は、ダイオードの逆耐圧特性またはクロス不良によるリーク電流である。グループ１のワード線（ワード線群ＷＬ１，ＷＬ４，ＷＬ７）から上のビット線に向かって流れる破線で示すリーク電流Ｉｌ２は、選択ワード線グループに対して影響がないリーク電流である。グループ２のワード線（ワード線群ＷＬ２，ＷＬ５，ＷＬ８）は、マット選択に関係なく、“Ｌ”レベルのまま、即ちセルダイオードが略ゼロバイアスの非活性状態に保持される。
マット１，２，３，４，５，６のセルが選択される場合についても同様に示してある。
これらの表から、ternary の場合は選択セル以外の全てのセルの３分の２が逆耐圧特性になり、逆耐圧リークの影響は３分の２になる。クロス不良の影響は全セルの２分の1について現れ、リーク電流がワード線から流れる出ることが分かる。従ってbinary の場合と比べると、リーク電流の選択ワード線グループへの影響をかなり軽減できる。
［ｑｕａｄｒｕｐｌｅグループ化の場合のリークの影響］
図８は、同様の１６マット構成で４グループ分けの場合（quadrupleの場合）である。即ちワード線群ＷＬ０，ＷＬ４，ＷＬ８をグループ０、ワード線群ＷＬ１，ＷＬ５をグループ１、ワード線群ＷＬ２，ＷＬ６をグループ２、ワード線群ＷＬ３，ＷＬ７をグループ３、と設定している。
表はそれぞれマット０〜８のセルを選択する際のワード線とビット線のレベルと、セルを介して流れる電流の種別と方向を、図６の場合と同様の関係で示している。
マット０のワード線が選択されたとき、白丸で示すように、グループ０の他のマット７，１５で、マット０におけると同様に、ワード線群ＷＬ４，ＷＬ８の選択／非選択＝Ｌ／Ｈが設定される。黒丸で示すグループ１のマット２，１０では、ワード線は非選択状態Ｈである。
しるしのつけていないワード線群ＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７は、マット選択には関係がなくＬレベルのままでよいワード線グループ２，３である。
マット０選択のときの選択セル電流Ｉｃは、選択ビット線から選択ワード線に向かって流れる。このとき、ビット線群ＢＬ０，ＢＬ４にはその上下のワード線から、またビット線群ＢＬ３，ＢＬ７に上のワード線のみから流れ込む破線のリーク電流Ｉｌ１は、ダイオードの逆耐圧特性またはクロス不良によるリーク電流である。ワード線群ＷＬ１，ＷＬ５から上のビット線に向かって流れる破線で示すリーク電流Ｉｌ２は、選択ワード線グループに対して影響がないリーク電流である。
マット１〜８のセルが選択される場合についても同様に示してある。
これらの表から、quadruple の場合は選択セル以外の全てのセルの２分の１が逆耐圧特性になり、逆耐圧リークの影響は２分の１になり、クロス不良の影響はリーク電流Ｉｌ２の部分であり、全セルの８分の３に対して影響する。従って、ternary の場合と比べて更に、リーク電流の選択ワード線グループへの影響を軽減できることになる。
［グループ選択ロジック］
上述のように、ワード線の選択グループを、binary, ternary, quadruple と増やすと、リーク電流の選択ワード線グループへの影響を小さく出来ることが分かった。この場合、ワード線はマット間で共用されるため、グループ間の選択ロジックに工夫がいる。次にこのワード線選択ロジックを説明する。
図９は、１６層マットの例でのセルの柱の図に、３種のワード線グループをまとめて示している。
図１０は、図９に示すそれぞれのワード線グループ化の場合について、グループ選択に属するマット番号をグループ毎にまとめて示している。前述のようにワード線は隣接マットで共有されるので、ｂｉｎａｒｙの場合には、どのグループのセルが選択されても、全てのグループ（即ち全てのマット）を活性化する必要がある。この場合マット番号は、４を法とする（０，１，２，３）の合同数としてまとめることができ、これをｍｏｄ ４の欄に示した。
ｔｅｒｎａｒｙの場合は、ワード線グループは０，１，２であり、これらのワード線選択に属するマット番号は、ｍｏｄ ６で整理できる。選択されるセルの属するマット番号のｍｏｄ ６の剰余は二つのワード線グループに属するので、ワード線グループのうちのひとつは活性化する必要がない。
ｑｕａｄｒｕｐｌｅの場合は、ワード線グループは０，１，２，３であり、これらの選択に属するマット番号はｍｏｄ ８で整理できる。選択されるセルの属するマット番号のｍｏｄ ８の剰余は二つのワード線グループに属するので、ワード線グループのうちの二つは活性化する必要がない。
以上を一般化すると、図１０の最下欄に示すように、ワード線グループの分け方を“i-ary”として、ワード線グループをｉ−ｋ（ｋ＝１〜ｉ）、即ち０，１，２，…，ｉ−２，ｉ−１で表すことができ、選択されるセルの属するマット番号がｍであれば、活性化するワード線グループ番号は、ｍのｍｏｄ ２ｉの剰余が−２ｋ−２，−２ｋ−１，−２ｋ，−２ｋ＋１に相当するｋから計算したｉ−ｋとなる。
［具体的なリークの影響］
以上、ワード線グループの分割とマット選択の規則についてまとめたが、これらを実際に３Ｄセルアレイに適用する際の具体的な方法について説明する。まずワード線を３以上のグループに分けた場合について、セルアレイのリークの影響を具体的に見てみる。
図１１は、図４と同様にセルアレイＭＡ０〜ＭＡ６の７層分のマット構成について、ちょうど真中のマットのセルＳＣがアクセスされた場合に各種電流の流れる様子を、ワード線グループ分けが３以上の場合（具体的にはｔｅｒｎａｒｙの場合）について示したものである。選択セルＳＣは、太線で示すワード線ＷＬ３２と同じく太線で示すビット線ＢＬ２２によって選択される。ここでは、セット状態への書き込みの場合（セット動作）を示しており、選択ビット線ＢＬ２２にはほぼＶｄｄが印加され、選択ワード線ＷＬ２２はＶｓｓにドライブされる。
選択セルＳＣの属するマットのワード線グループ２の中の選択ワード線ＷＬ３２以外の非選択ワード線（ＷＬ３１，ＷＬ３３）は、Ｖｄ＊（ＶｄｄよりダイオードのＶｆ程度低い電位)に設定する。ワード線グループ０のワード線（ＷＬ１１−ＷＬ１３，ＷＬ４１−ＷＬ４３）は全てＶｓ＊（ＶｓｓよりダイオードのＶｆ程度高い電位)、ワード線グループ１のワード線ＷＬ２１−ＷＬ２３は全て、Ｖｄ＊とする。
非選択ビット線は全てフローティングのＶｓ＊となる。
不良セルは、図４の場合と同様、セルアレイＭＡ１内のセルＤＣ１、セルアレイＭＡ２内のセルＤＣ２、セルアレイＭＡ３内のセルＤＣ３、セルアレイＭＡ４内のセルＤＣ４、セルアレイＭＡ５内のセルＤＣ５、セルアレイＭＡ６内のセルＤＣ６である。これらのうち、選択セルへ影響の大きな不良セルは、ＤＣ２，ＤＣ３，ＤＣ４である。
不良セルの属するビット線（不良ビット線）は常にフローティングであり、その他の非選択ビット線はＶｓ＊に設定されアクセスの短い期間だけフローティングに設定されるで、アクセス期間中は不良ビット線のレベルは不良セル経由のワード線レベルＶｄ＊からのリークによってＶｄ＊−αとなる。
このアクセス状態でのリーク電流は図のような状況となる。Ｖｓｓに設定された選択ワード線ＷＬ３２には選択セルＳＣの属するマットとその上下のマットの不良セルのリーク電流が本来のセル電流Ｉｃに加えて流れ込む。即ち不良セルＤＣ２，ＤＣ３，ＤＣ４のリーク電流Ｉｄが、隣接ビット線を通り、選択ワード線ＷＬ３２に流れ込んで、セル電流Ｉｃに加算される。
それ以外のマットの例えば不良セルＤＣ１のリーク電流Ｉｐは、非選択ワード線としてＶｓ＊に設定されたワード線ＷＬ１１，ＷＬ１２，ＷＬ１３に分散して流れ込む。また選択ビット線ＢＬ２２は、セット状態への書込みではＶｄｄ程度の電位に設定されるので、選択ワード線グループの非選択ワード線のレベルＶｄ＊よりダイオードのＶｆ程度電位が高く、これに接続されるセルにわずかながらオン電流が流れる可能性がある。このオン電流リークＩｑは個々の非選択ワード線に分散して流れ込む。
但し、上述の選択ビット線からのリーク電流Ｉｑは、セット状態への書き込みの場合だけであり、このときはセルが高抵抗状態でこれら電流の総和もリセット状態への書き込みの場合に比べてオーダーが十分小さいから、選択ビット線のレベルを変えるほどではなく、セット状態への書き込み動作に対す影響は無視できる。
以上から、選択ワード線のＶｓｓへのドライブはそのドライブ電流に選択マットとその上下の1層内の不良セルのリークが加算されるので、十分に低インピーダンスにして電流シンクとしての役割を十分働かせる必要がある。非選択ワード線の設定電位Ｖｓ＊やＶｄ＊へのドライブについては、弱い順方向電流が分散して流れ込むのでインピーダンスをむしろ高くしてこれらの電流を抑えることが良い。
［ＷＬ及びＢＬ選択回路］
図１２は、ワード線及びビット線選択回路部の詳細構成を示している。３Ｄセルアレイは、センスアンプ（ＳＡ）１０６を共有するビット線群の範囲をひとつのセルアレイユニット（以下、スタンバイユニットという）１００として、それらのビット線群の一つがビット線選択回路１０３により選択されて、ローカルバスＬＢ_ｍに接続される。ビット線選択回路１０３としてここでは簡略に選択トランジスタであるＮＭＯＳトランジスタＱＮ２のみ示している。
ワード線ドライバ１０１は、選択ワード線をＶｓｓに設定するためのＮＭＯＳトランジスタＱＮ１と、非選択ワード線にＶｄ＊を与えるためのＰＭＯＳトランジスタＱＰ１からなるＣＭＯＳドライバである。これらは、出力インピーダンスを出来る限り小さくして、クロスフェールに対しても、選択，非選択共に十分なレベルが保持できるようにする。
状態遷移安定化回路１０４は、ローカルバスＬＢ_ｍを介して選択ビット線に接続されるＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰの部分である。
ビット線リセット回路１０５は、非選択ビット線をＶｓ＊に設定するための回路であり、ＮＭＯＳトランジスタＱＮ４を用いて構成される。このＮＭＯＳトランジスタＱＮ４のソース側には、不良セル検出用ＮＭＯＳトランジスタＭが挿入されている。
ワード線及びビット線の電位設定のためには、接地レベルＶｓｓよりダイオードの順方向降下電圧Ｖｆ分高い電位Ｖｓ＊を生成し、セット電圧より高い電源電位ＶｄｄよりＶｆだけ低い電位Ｖｄ＊を生成するようにしている。
ワード線ドライバ１０１は、制御信号ｗｌｓｅｌ_ｘ（ｘ＝ｋ，ｋ＋１，…）により制御されて、選択されたひとつのワード線（選択ワード線）をＶｓｓに、残りの非選択ワード線をＶｄ＊に設定する。ワード線選択信号ｗｌｓｅｌ_xはセルデータを保持しておくホールド状態では“Ｈ”、セルのアクセスがいつでも可能なスタンバイ状態以降では、非選択で“Ｌ”、選択で“Ｈ”となる信号である。
ビット線デコードに関しては、スタンバイユニット１００の共通のデータバスであるローカルバスＬＢ_ｍに各々のビット線が選択的に接続されるが、この選択を行なうのがビット線選択信号ｂｌｓｅｌ_ｙである。この信号はビット線に十分なレベルを伝達するためにＮＭＯＳトランジスタＱＮ２を用いるときは、“Ｈ”レベルとしてＶｄｄ＋Ｖｔより高いレベルをもつ信号である。即ちビット線選択信号ｂｌｓｅｌ_ｙ（ｙ＝ｉ，ｉ＋１，…）は、非選択時はすべてＶｄｄレベルの“Ｈ”であり、選択されたスタンバイユニット属するビット線対応の信号は、Ｖｄｄ＋Ｖｔより高いレベルの“Ｈ”になり、非選択ビット線対応の信号はＶｓｓレベルの“Ｌ”となる。
不良セルを検出して、不良セルにつながるビット線（即ち不良ビット線）をフローティングにする手法を次に説明する。
スタンバイ時には、全てのビット線選択信号ｂｌｓｅｌ_ｙ（ｙ＝ｉ，ｉ＋１，…）が“Ｈ”であり、ローカルバスＬＢ_ｍは、フラグ信号ｆｌａｇ_ｍが“Ｈ”に設定されてセンスアンプ１０６からも切り離されるので、ローカルバスのレベルが全てのビット線に設定される。具体的に言えば、ローカルバスＬＢ_ｍのレベルは、ローカルバス選択信号／ｌｃｂｓｅｌ_ｍが“Ｈ”で、信号／ｆｌａｇ_ｍも“Ｈ”に設定されてＮＭＯＳトランジスタＱＮ４及びＭが共にオンであるので、Ｖｓ＊である。
スタンバイユニット１００にリークの大きな不良セルがある場合、ワード線ＷＬのＶｄ＊レベルから電流がビット線ＢＬを介してローカルバスＬＢ_ｍに流れてくる。この電流はＶｓ＊に流れ込むが、ゲートレベルが“Ｈ”であるセンス用ＮＭＯＳトランジスタＭを通る際に、そのドレインノード（ビット線電流モニターノード）ＩＭ_ｍのレベルを引き上げる。このモニターノードＩＭ_ｍのレベル変化を検出して不良セルの有無の判定を行う。
フリップフロップ回路１０７は、上述した不良セルの有無判定回路である。この判定回路１０７は、ＣＭＯＳインバータ１０８，１０９の入出力をクロスカップルして構成されている。ＣＭＯＳインバータ１０９の入力ノードが、ＮＭＯＳトランジスタＱＮ１０を介してモニターノードＩＭ_mに接続され、その出力ノードがフラグ信号／ｆｌａｇ_mの出力ノードとなる。ＣＭＯＳインバータ１０９の入力ノードには、リセット用ＮＭＯＳトランジスタＱＮ１１が接続されている。
この判定回路１０７は、ホールド状態ではＨＳ＝“Ｈ”により、／ｆｌａｇ_ｍ＝“Ｈ”なる初期状態に設定される。スタンバイ状態になると信号“ｓｔｄｂｙ”が“Ｈ”になり、ＨＳが“Ｌ”になるので、モニターノードＩＭ_ｍのレベルを受けて状態を変化することが出来る。ある定められた不良があれば、ＩＭ_ｍのレベル上昇によりフリップフロップの状態が反転し、／ｆｌａｇ_ｍが“Ｌ”になる。
ここで判定回路１０７のフリップフロップ構成は、ＣＭＯＳインバータ１０８の寸法をＣＭＯＳインバータ１０９のそれより小さくしして、モニターノードＩＭ_ｍから電流を多く引き込まないようにする。また、入力側のインバータ１０９のしきい値を最適設定することにより、リークの許容値を設定する。
信号／ｆｌａｇ_ｍが“Ｌ”になると、ｆｌａｇ_ｍの“Ｈ”でローカルバスが選択されて、ｌｃｂｓｅｌ_ｍが“Ｈ”になっても“Ｈ”のままであり、センスアンプ系が切り離された状態を維持する。またこのときトランジスタＭもオフとなるので、ローカルバスＬＢ_ｍはフローティングになり、ビット線は選択されてもフローティング状態となる。
不良がないときには信号／ｆｌａｇ_ｍが“Ｈ”であるので信号ｓｔｄｂｙが“Ｌ”になりローカルバス選択信号ｌｃｂｓｅｌ_ｍが“Ｈ”になると、ｆｌａｇ_ｍが“Ｌ”となり、ローカルバスＬＢ_ｍとセンスアンプ系がつながる。この際ローカルバスは、信号／ｌｃｂｓｅｌ_ｍが“Ｌ”になるので、Ｖｓ＊とは切り離される。
その後アクセスサイクルに入り、選択ビット線の選択信号ｂｌｓｅｌ_yのみがＶｄｄ＋Ｖｔ以上の“Ｈ”レベルになり、他の非選択ビット線はローカルバスＬＢ_ｍから切り離されてフローティングとなる。
［メモリチップの構成と活性化方式］
図１３は、メモリチップの構成と活性化の選択のひとつの方式を説明するための図である。ここでは、一つのセルアレイブロックが３２マットで、１マットが１ｋ本のワード線を有し、一つのメインワード線を選択することにより複数の部分ワード線ドライバに選択信号が送られて、複数のワード線が選択される、ダブルワード線スキーム方式の場合を想定している。
８個のセルアレイブロックＭＢ０−７が、×８Ｉ／Ｏ構成で同時選択される一つのアレイグループを構成するものとして、ここでは二つのアレイグループＡＧ０，ＡＧ１が配置された例を示している。
まずアドレスビットの割付であるが、Ａ０〜Ａ６をメインワード線（ＭＷＬ）選択に、Ａ７〜Ａ９を部分ロウデコーダ（PRDC）の選択に適用する。すなわちＡ０からＡ９を１ｋ本のワード線選択に関わるビットとする。
セルアレイの層である３２マットの選択にはＡ１０〜Ａ１４を用いる。Ａ１５はアレイグループＡＧ０，１の選択に関わる部分とする。
メモリチップはセルアレイブロック１６個により構成され、1バイト（＝８ビット)のデータを同時に扱う×８Ｉ／Ｏ構成のメモリとし、アクセスはセルアレイあたり1セルのみにアクセスできるとする。従って×８においては、いずれかのグループＡＧ０，ＡＧ１で同時に８セルアレイブロックＭＢ０〜ＭＢ７にアクセスすることになる。
４セルアレイブロックにまたがるメインワード線ＭＷＬの一端側にメインワード線デコーダ（ＭＷＬｄｅｃ）１３１が配置される。また同時選択アレイグループのセルアレイブロックＭＢ０，ＭＢ４の間、同様にＭＢ１，ＭＢ５の間、ＭＢ２，ＭＢ６の間、ＭＢ３，ＭＢ７の間にそれぞれ、部分ロウデコーダＰＲＤＣとこれに信号を転送する転送ゲート回路１３２が配置される。
転送ゲート回路１３２に供給される信号は、ＰＲＤＣを選択的に駆動する信号ＰＲＤＣｉ（＝ＰＲＤＣ０〜ＰＲＤＣ７）と、マットのワード線グループを選択されたマットに従って活性化するための選択信号ＷＧｉ（＝ＷＧ０〜ＷＧ２）である。これらはそれぞれアドレスビットＡ７〜Ａ９とＡ１０〜Ａ１４からデコードされる。
図１４は、これらの信号ＷＧｉ，ＰＲＤＣｉを更にデコードしてワード線選択を行う部分、即ち図１３の転送ゲート回路１３２の部分と、ワード線ドライバ１４１及び部分ロウデコーダ１４２の構成を示す。これはセルアレイブロック間の回路であるので出来るだけ簡単な構成で必要最小限の機能を満たすように構成することが重要となる。ここに示す回路はternaryのワード線を選択する場合を想定して構成したものである。
ｙ方向に走る信号ＰＲＤＣｉ，ＷＧｉ，／ＷＧｉが全てのセルアレイで使用される共通の信号であり、これらの信号を更にデコードして選択セルアレイで固有のワード線選択信号とする各デコーダ回路が示されている。図中、ＷＣは、３Ｄセルアレイブロックのワード線グループ毎に共通の垂直配線が基板回路部に落ちてくるワード線コンタクトを示しており、ここに出力を与えるドライバ群がワード線ドライバ１４１を構成している。
今の場合、ternaryであるので、セルアレイブロック毎にワード線グループは、Ｗ．Ｇ．０〜Ｗ．Ｇ．２の３系列ある。図１４では、左右に隣接する二つのセルアレイブロック例えば、ＭＢ０とＭＢ１に共通のデコーダ回路部を示しているので、それぞれのセルアレイブロックに対応した３つずつのワード線グループのワード線コンタクトＷＣを持つ。
信号のインバータとして働く回路は２種類ありこれをシンボル化している。即ち、ＮＭＯＳトランジスタのソースがＶｓｓに接続され、ＰＭＯＳトランジスタのソースに信号が入力されるインバータＩＮＶ１を、インバータ記号の上側に下向き矢印を加えて示し、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともソースに信号入力されるインバータＩＮＶ２を、インバータ記号の上下に内向きの矢印を付して示した。いずれにおいても、ＮＭＯＳトランジスタのゲート幅ｗは大きくしてオンインピーダンスを減らしている。
転送ゲート回路１３２において、信号ＷＧｉ，／ＷＧｉがワード線グループ選択信号としてワード線ドライバ１４１の各ドライバに送られる、また信号ＰＲＤＣ0〜３がセルアレイブロックＭＢ０，ＭＢ１間の部分ロウデコーダ１４２に送られる。
点線で囲ったワード線ドライバ１４１はメインワード線信号／ＭＷＬの数だけ繰り返される。なお、セルアレイブロックのワード線ＷＬは、図１で説明したように、各セルアレイで左右の辺から交互に配線されるので、図の部分デコーダ回路１４２を挟む左右のセルアレイブロックはレイアウト的には一般的に左右反転した形になる。この図の隣の部分ロウデコーダ回路（セルアレイブロックＭＢ２，ＭＢ３の間の部分ロウデコード回路）には、信号ＰＲＤＣ０〜３の代わりに信号ＰＲＤＣ４〜７が接続されていて、メインワード線信号／ＭＷＬあたりひとつのセルアレイブロックで８本のワード線ＷＬを選択駆動する。
以下に信号（線）の簡単な説明をまとめる。
／ＭＷＬｘ：選択される全ての（８個の）セルアレイブロックに共通のメインワード線（信号）で、メインワード線デコーダ（ＭＷＬｄｅｃ）１３１で発生されて各セルアレイブロック間に配置される部分ロウデコーダ１４２を選択する。
Ｖｄ＊：電源電位Ｖｄｄよりダイオードの順方向電圧降下Ｖｆ程度低いレベルの電源線。
Ｖｓ＊：接地電位ＶｓｓよりダイオードのＶｆ程度高いレベルの電源線。
／ＷＧｃ０〜２：選択されたセルのワード線グループとそれに随伴して選択されるワード線グループを合わせて選択する信号ＷＧｃ０〜２の反転信号。
ＷＧ０〜２：選択されたセルのワード線グループの選択信号。
ＰＲＤＣ０〜３：セルアレイブロックの一方のワード線端部側の部分ワード線ドライバ回路に選択的に供給される駆動信号。
ＰＲＤＣ４〜７：セルアレイブロックの他方のワード線端部側の部分ワード線ドライバ回路に選択的に供給される駆動信号。
図１５は、図１４のデコード回路に従ったワード線のレベルの設定値をまとめたものである。表記について、電源信号へのワード線接続のインピーダンス状態をＨ，Ｈ’及びＬで表す。
Ｈは、Ｖｄ＊がＮＭＯＳトランジスタを介して、またはＶｓ＊がＰＭＯＳトランジスタを介してワード線に供給される部分を含むことを示し、電源へといたるパスがハイインピーダンスであることを表す。Ｈ’は、Ｖｄ＊がＰＭＯＳトランジスタを介して供給されるが、トランジスタのゲートレベルがＶｔｈ分だけロスがあり、トランジスタのコンダクタンスが少し小さく、その分だけハイインピーダンスであることを表す。Ｌは、電源信号が、トランジスタにおけるロスがなく本来のインピーダンスで供給される場合である。
デコーダの選択信号の状態によってワード線のインピーダンス状態とレベルがどうなるかを表に従って見てみる。先ず、表の各欄の意味を説明すると、欄ＷＧ／ＷＧｃは、ＷＧｃが選択と非選択に別れ、選択の場合は、ワード線グループがセルアクセスとして選択された場合（ＷＧ＝“Ｈ”）と、そのペアして選択された場合（ＷＧ＝“Ｌ”）に分かれる。
そのいずれの場合も、メインワード線選択信号ＭＷＬが選択か非選択かの場合に分かれる。ＭＷＬが選択の場合は、部分ワード線ドラバを選択するので、ＰＲＤＣが選択と非選択に分かれ、個別のワード線レベルが設定される。
個々のワード線の状態を簡単に見てみると、次の通りである。ワード線インピーダンス−レベルの欄の一番上から順に説明する。
・１は選択されたワード線でインピーダンスがＬでＶｓｓに接続される。
・２は選択されたワード線と同じ部分ワード線ドライバに属してＰＲＤＣ信号によって選択されないワード線であり、ＰＭＯＳトランジスタのＶｔｈロスを介してＰＭＯＳトランジスタのゲートレベルを作るので、インピーダンスがＨ’でＶｄ＊に接続される。
・３は１、２と同じワード線グループに属しているが、ＭＷＬで選択されない部分ワード線ドライバに属しているワード線で、ＰＭＯＳトランジスタのゲートはしっかりＶｓｓになるので、インピーダンスがＬでＶｄ＊に接続される。
・４は選択ワード線グループの対をなすワード線グループとして選択されるもので、選択セルと同じＭＷＬ信号で選択される部分ワード線ドライバに属するワード線であり、ＰＲＤＣ信号によって選択されるワード線であって、Ｖｄ＊がＮＭＯＳトランジスタ側からワード線に接続されるので、インピーダンスがＨとなる。
・５は選択ワード線グループの対をなすワード線グループとして選択されるもので、選択セルと同じＭＷＬ信号で選択される部分ワード線ドライバに属するワード線であり、ＰＲＤＣ信号によって選択されないワード線であって、ＰＭＯＳトランジスタのＶｔｈロスを介してＰＭＯＳトランジスタのゲートレベルを作るので、インピーダンスがＨ’でＶｄ＊に接続される。
・６は４、５と同じワード線グループに属しているが、ＭＷＬで選択されない部分ワード線ドライバに属しているワード線で、ＰＭＯＳトランジスタのゲートはしっかりＶｓｓになるので、インピーダンスがＬでＶｄ＊に接続される。
・７は非選択のワード線グループに属しているがＭＷＬで選択された部分ワード線ドライバからＰＲＤＣ信号で選択されるワード線で、 Ｖｄ＊がＮＭＯＳトランジスタ側からワード線に接続されるので、インピーダンスがＨとなる。
・８は非選択のワード線グループに属しているがＭＷＬで選択された部分ワード線ドライバからＰＲＤＣ信号で非選択となるワード線で、 ＰＭＯＳトランジスタ のＶｔｈロスを介してＰＭＯＳトランジスタのゲートレベルを作るので、インピーダンスがＨ’であり、Ｖｓ＊がＰＭＯＳトランジスタ側からワード線に接続されるので、インピーダンスはＨでもある。
・９は７、８と同じワード線グループに属しているがＭＷＬで選択されない部分ワード線ドライバに属しているワード線で、ＰＭＯＳトランジスタのゲートはしっかりＶｓｓになるが、Ｖｓ＊がＰＭＯＳトランジスタ側からワード線に接続されるのでインピーダンスはＨである。
選択ＷＧｃ内のワード線はインピーダンスの違いはあるものの非選択セルのワード線はＶｄ＊、 選択セルのワード線はインピーダンスＬのＶｓｓとなり、非選択ＷＧ内のワード線は選択セルのワード線に対応するものを除いてインピーダンスＨのＶｓ＊、選択セル対応ワード線もインピーダンスＨのＶｄ＊になり、クロスフェールへの影響ほとんどない。
なお、７は本来Ｖｓ＊へと接続されるのが望ましいが、回路の簡単化からＶｄ＊への接続となっている。
この様なワード線のレベル設定でのリーク電流の流れる様子を次に具体的に見ると、図７に対して、図１６のようになる。
ワード線グループは、図７の場合と同様、ｔｅｒｎａｒｙであるから、１６マットに対して、グループ番号０，１，２で示す３グループに分けられる。図７と対応させて、各マットのワード線選択／非選択状態、ビット線選択／非選択状態、リーク電流の状態を示している。
マット０でセルが選択されると、最左端の表に示すように、ワード線群ＷＬ０の中で選択ワード線がＬ、非選択ワード線がＨとなり、ビット線群ＢＬ０の中で選択ビット線がｈ、非選択ビット線がｌとなり、マット０の選択セルにセル電流Ｉｃが流れる。
同時に、白丸で示した選択ワード線グループ０と同じグループ０のワード線群ＷＬ３，ＷＬ６内で選択マットと同様に選択／非選択が設定される。黒丸で示したワード線群ＷＬ１，ＷＬ４，ＷＬ７は、アクセスされたマットに関係したその他のワード線群であり、Ｈに設定される。何もしるしのないワード線群はマット選択には全く関係がなく、Ｌレベルのままでよい。
図７と同様に、ダイオードの逆耐圧特性またはクロス不良によるリーク電流Ｉｌ１が流れ、またワード線群ＷＬ１，ＷＬ４，ＷＬ７からそれらの上方のビット線に選択ワード線グループには影響がないリーク電流Ｉｌ２が流れる。
図７で説明したリーク電流に加えて、選択ワード線と同じ部分ワード線ドライブを受けるワード線群ＷＬ２，ＷＬ５，ＷＬ８において、ワード線のＨ／Ｌが設定され、これらから隣接するｌレベルのビット線に対して、リーク電流Ｉｌ３が流れる。従って選択ワード線グループに流れ込む電流は増えるが、非選択ワード線グループ中で図１５の“７”の状態になるのは選択ワード線に対応する各マットで1本ずつであるので、実質的なリーク電流の増加はない。
他のマットが選択された場合も同様である。
以上のリーク電流の状態を、実際に３Ｄアレイの状況として見たのが、図１７であり、これは先の図１１に対応する。先の図１１と異なる点は、太線で示す選択ワード線ＷＬ３２に対応する他のマットの非選択ワード線ＷＬ１２，ＷＬ２２，ＷＬ４２が全て、Ｈ−Ｖｄ＊となる点である。図では３系統のワード線群が示されているが、各マット３本ずつ示されたワード線の奥から２本が、メインワード線信号ＭＷＬによって同時選択され、手前の1本のワード線がＭＷＬで非選択となったことを示している。
図ではこれらのワード線に属する不良セルを想定していないのでリーク電流の流れの様子は先の図１１の場合と変わらない。逆バイアスとなるセルも新たにワード線グループ０で加わった１本のワード線に属する分である。
以上、ワード線を３つ以上のグループに分けると、ワード線とビット線をそれぞれ層間で共有化した場合のクロスフェールなどのリーク電流を大幅に削減できることが分かった。次に、図１０で示したようなマット選択とワード線グループの選択の関連付けを具体的に回路システムで実現する方法を説明する。
選択セルの属するマット番号から決まる選択ワード線グループ番号をＷＧ、ペアとして同時に選択される相補的な選択ワード線グループ番号をＷＧｃとする。ワード線グループ数をｉとしてＷＧｃ＝ｉ−ｋ（ｋ＝ｉ，ｉ−１，ｉ−２，…，２，１）とする。また、選択セルが属するマットの番号をｍとする。ｍが与えられた時に選ぶワード線グループ番号は、図１０で確立していて、２ＷＧｃ≡−２ｋ≡ｍ−１，ｍ，ｍ＋１，ｍ＋２（ｍｏｄ ２ｉ）として、ｋを計算することにより得られる。
図１８はそのようなワード線グループ番号を計算するためのブロック概念を示している。これは、ワード線グループ選択回路でもある。マット番号ｍが決まるとこれからまず、ｍ−１，ｍ，ｍ＋１，ｍ＋２を求める。これらの結果を、２ｉを法としての合同数である既約剰余を求める回路ブロック，residue (mod 2i)，に入力して剰余を求める。次に各剰余をワード線グループ番号ＷＧｃに対応するデコーダ回路、すなわち２進数で表された剰余の各ビットのＡＮＤから２ＷＧｃの２進数表現に一致するものを検索し、どれかが一致すれば選択信号としてＷＧｃを立てる。またｍの剰余から一致検索を行なった結果を選択信号ＷＧとして、これが選択ワード線グループ番号となる。この一致検索の回路は、ＷＧｃが０からｉ−１のｉ個必要である。
［ワード線選択信号発生回路−ｔｅｒｎａｒｙの場合］
ternaryの場合（ｉ＝３）について具体的なワード線選択信号発生回路を検討する。
図１９に示すように、マットの総数を３２としマット番号がＡ１０〜Ａ１４の５ビットで２進表示されるものとする。各アドレスビットとマット番号ｍの関係は図１９の上側の表に示した通りであり、ＷＧｃの０，１，２とｍとｍｏｄ ６の関係は下の表に示した通りである。
図２０には、マット番号ｍを表すアドレスビットからｍ−１，ｍ，ｍ＋１，ｍ＋２のｍｏｄ ６による既約剰余（ｍ−１）ｂｒ，（ｍ）ｂｒ，（ｍ＋１）ｂｒ，（ｍ＋２）ｂｒを求めるマット番号計算回路２００を示す。左側の回路ブロック から順番に説明する。
・（ｍ−１）ｂｒ：５ビット加算回路（5 bit adder）２０１にｍのアドレスビットと、１の５ビットの補数１１１１１を入力して加算結果のｍ−１を求める。この結果をｍｏｄ ６の剰余を求める剰余回路(5 bit residue(6))２０２に入力して、剰余の２進数表現（ｍ−１）ｂｒ（ｒ＝０〜４）を得る。
・（ｍ）ｂｒ：５ビットのｍのアドレスビットをｍｏｄ ６の剰余を求める剰余回路(5 bit residue(6))２０３に入力して剰余の２進数表現（ｍ）ｂｒ（ｒ＝０〜４） を得る。
・（ｍ＋１）ｂｒ：５ビット加算回路（5 bit adder）２０４にｍのアドレスビットと、１の５ビット表現００００１を入力して加算結果のｍ＋１を求める。この結果を、ｍｏｄ ６の剰余を求める剰余回路（5 bit residue(6)）２０５に入力して剰余の２進数表現（ｍ＋１）ｂｒ（ｒ＝０〜４）を得る。
・（ｍ＋２）ｂｒ：５ビット加算回路（5 bit adder）２０６にｍのアドレスビットと、２の５ビット表現０００１０を入力して加算結果のｍ＋２を求める。この結果をｍｏｄ ６の剰余を求める剰余回路（5 bit residue(6)）２０７に入力して剰余の２進数表現（ｍ＋２）ｂｒ（ｒ＝０〜４）を得る。
図２１は、上述の５ビット加算回路２０１，２０４，２０６の構成例である。この例は、数ＡとＢを２進数で表した各桁の和をフルアダー及びハーフアダーで求めて表す加算器である。クロックなどの同期が必要でない入力が確定すれば出力も確定するようにして、システムのタイミング制御の負担を減らす構成としている。
図２２は、５ビットのｍｏｄ ６の剰余を求める剰余回路２０２，２０３，２０５，２０７の構成例である。これは、数Ａを２進数で表した数が６以上になったことを検出する検出部２２１と、その検出結果に基づいて５ビットに対する６の補数２６（＝３２−６）（即ち２進数表示で１１０１０）を加える加算部２２２とから構成される。
この回路も、クロックなどの同期が必要でなく、入力が確定すれば出力も確定するようにして、システムのタイミング制御の負担を減らす構成としている。
図２３と図２４は、２進数の足し算を行なう基本的な単位であるフルアダーとハーフアダーを示している。フルアダーは加えるビットＡとＢをＸＯＲとＸＮＯＲ回路でロジック演算を行い、桁上げ信号Ｃｉｎとのロジックを更に取って、出力としてＡ，Ｂ，Ｃｉｎの和Ｓｏｕｔと桁上げ信号Ｃｏｕｔを出力する。ハーフアダーは一般的なロジックゲートで構成できる。
図２５は、選択したマット番号ｍから最終的にワード線グループを選択する選択信号ＷＧと／ＷＧｃを発生する、グループ選択信号デコード回路２１０をternaryの場合（ｉ＝３）について示す。これは、ｍからｍｏｄ ６の剰余として計算された（ｍ−１）ｂｒ（ｒ＝０〜４），（ｍ）ｂｒ（ｒ＝０〜４），（ｍ＋１）ｂｒ（ｒ＝０〜４），（ｍ＋２）ｂｒ（ｒ＝０〜４）が、２ＷＧｃがそれぞれ０，２，４に一致するものを検索する回路である。
即ち一致検索は、それぞれの剰余ビットの一致／不一致を検出するＡＮＤ回路群Ｇ０〜Ｇ２で行い、４つの剰余のうちのいずれかが一致したら信号／ＷＧｃを立ち下げ、（ｍ）ｂｒ（ｒ＝０〜４）が一致したら信号ＷＧを立ち上げるという論理による。２ＷＧｃ＝０の検索結果が信号ＷＧ０と／ＷＧｃ０であり、２ＷＧｃ＝２の検索結果が信号ＷＧ１と／ＷＧｃ１であり、２ＷＧｃ＝４の検索結果が信号ＷＧ２と／ＷＧｃ２となる。
［ワード線グループ選択信号発生回路−ｑｕａｄｒｕｐｌｅの場合］
次に、quadrupleの場合（ｉ＝４）の具体的なワード線グループ選択信号発生回路を検討する。マットの総数を３２としマット番号がＡ１０〜Ａ１４の５ビットで２進表示されるものとする。各アドレスビットとｍの関係は、図２６の上側の表に示した通りである。選択信号ＷＧｃの０，１，２，３とｍとｍｏｄ ８の関係は下の表に示した通りである。
図２７には、マット番号ｍを表すアドレスビットからｍ−１，ｍ，ｍ＋１，ｍ＋２のｍｏｄ ８による既約剰余（ｍ−１）ｂｍ，（ｍ）ｂｍ，（ｍ＋１）ｂｍ，（ｍ＋２）ｂｍを求めるマット番号計算回路３００を示す。左側の回路ブロックから順番に説明する。
・（ｍ−１）ｂｍ：５ビット加算回路（5 bit adder）３０１にｍのアドレスビットと、１の５ビットの補数１１１１１を入力して加算結果のｍ−１を求める。この結果をｍｏｄ ８の剰余を求める剰余回路(5 bit residue(8))３０２に入力して、剰余の２進数表現（ｍ−１）ｂｍ（ｍ＝０〜４）を得る。
・（ｍ）ｂｍ：５ビットのｍのアドレスビットをｍｏｄ ８の剰余を求める剰余回路(5 bit residue(8))３０３に入力して剰余の２進数表現（ｍ）ｂｍ（ｍ＝０〜４） を得る。
・（ｍ＋１）ｂｍ：５ビット加算回路（5 bit adder）３０４にｍのアドレスビットと、１の５ビット表現００００１を入力して加算結果のｍ＋１を求める。この結果を、ｍｏｄ ８の剰余を求める剰余回路（5 bit residue(8)）３０５に入力して剰余の２進数表現（ｍ＋１）ｂｍ（ｍ＝０〜４）を得る。
・（ｍ＋２）ｂｍ：５ビット加算回路（5 bit adder）３０６にｍのアドレスビットと、２の５ビット表現０００１０を入力して加算結果のｍ＋２を求める。この結果をｍｏｄ ８の剰余を求める剰余回路（5 bit residue(8)）３０７に入力して剰余の２進数表現（ｍ＋２）ｂｍ（ｍ＝０〜４）を得る。
図２８は、５ビットのｍｏｄ ８の剰余を求める剰余回路（5 bit residue(8)）３０２，３０３，３０５，３０７の構成例である。これは、数Ａを２進数で表した数が８以上になったことを検出する検出部３２１と、その検出結果に基づいて５ビットに対する８の補数２４（＝３２−８＝２４）（即ち２進数表示で１１０００）を加える加算部３２２とから構成される。
図２９は、選択したマットの番号ｍから最終的にワード線グループを選択する選択信号ＷＧと／ＷＧｃを発生するグループ選択信号デコード回路３１０をquadrupleの場合（ｉ＝４）について示す。これは、ｍからｍｏｄ ８の剰余として計算された（ｍ−１）ｂｍ（ｍ＝０〜４），（ｍ）ｂｍ（ｍ＝０〜４），（ｍ＋１）ｂｍ（ｍ＝０〜４），（ｍ＋２）ｂｍ（ｍ＝０〜４）が、２ＷＧｃがそれぞれ０，２，４，６に一致するものを検索する回路である。
即ち一致検索は、それぞれの剰余ビットの一致／不一致を検出するＡＮＤ回路群Ｇ０〜Ｇ３で行い、４つの剰余のうちのいずれかが一致したら信号／ＷＧｃを立ち下げ、（ｍ）ｂｍ（ｍ＝０〜４）が一致したら信号ＷＧを立ち上げるという論理による。２ＷＧｃ＝０の検索結果が信号ＷＧ０と／ＷＧｃ０であり、２ＷＧｃ＝２の検索結果が信号ＷＧ１と／ＷＧｃ１であり、２ＷＧｃ＝４の検索結果が信号ＷＧ２と／ＷＧｃ２であり、２ＷＧｃ＝６の検索結果が信号ＷＧ３と／ＷＧｃ３となる。
以上説明したようにこの実施の形態によれば、クロスポイントセルによって構成された３Ｄメモリデバイスにおいて、積層されたメモリマットの活性化を３以上の層のグループに分けて選択的に行うことによって、クロスフェールのリーク電流の影響を抑制しつつ、セルアレイ下の基板上のデコーダ回路への垂直配線の接続部レイアウト面積を小さくすることができる。
実施の形態による３Ｄ−ＲｅＲＡＭの構成を示す図である。 同ＲｅＲＡＭの単位セルアレイの等価回路である。 同ＲｅＲＡＭの積層されたセルピラーの選択状態を説明するための図である。 同ＲｅＲＡＭの各層のクロスフェールの影響を示す図である。 セルピラーでのクロスフェールの影響の及ぶ様子を示す図である。 １６層マット構成でのｂｉｎａｒｙグループ化の場合のリーク電流分布を示す図である。 同じくｔｅｒｎａｒｙグループ化の場合のリーク電流分布を示す図である。 同じくｑｕａｄｒｕｐｌｅグループ化の場合のリーク電流分布を示す図である。 １６層マットの例でのセルピラーと３種のワード線グループをまとめて示している。 ワード線グループと、グループ選択に属するマット番号をグループ毎にまとめて示す。 ３以上のグループ化を行った場合のリーク電流の層間影響を示す図である。 ビット線／ワード線選択回路の構成を示す図である。 メモリチップの構成と活性化選択の方式を説明するための図である。 部分ロウデコーダ回路と転送ゲート回路部の構成を示す図である。 ワード線グループ選択／非選択とワード線インピーダンス状態及びレベルを示す図である。 ｔｅｒｎａｒｙグループ化の場合の実際のリーク電流分布を図７と対応させて示す図である。 同じく実際のリーク電流の影響を図１１と対応させて示す図である。 選択マット番号からワード線グループ選択信号ＷＧ，ＷＧｃを計算する方式を説明するための図である。 ｔｅｒｎａｒｙグループ化の場合のアドレスビットとマット番号の関係及び選択信号ＷＧｃとマット番号の関係を示す図である。 ｔｅｒｎａｒｙグループ化の場合のアドレスビットからマット番号の既約剰余を求める回路を示す図である。 図２０に用いられる５ビットアダー回路構成を示す図である。 同じく５ビット剰余回路構成を示す図である。 フルアダー構成を示す図である。 ハーフアダー構成を示す図である。 ｔｅｒｎａｒｙグループ化の場合のワード線グループ選択信号発生回路を示す図である。 ｑｕａｄｒｕｐｌｅグループ化の場合のアドレスビットとマット番号の関係及び選択信号ＷＧｃとマット番号の関係を示す図である。 ｑｕａｄｒｕｐｌｅグループ化の場合のアドレスビットからマット番号の既約剰余を求める回路を示す図である。 図２７に用いられる５ビット剰余回路構成を示す図である。 ｔｑｕａｄｒｕｐｌｅグループ化の場合のワード線グループ選択信号発生回路を示す図である。
符号の説明
１…セルアレイブロック、２…制御回路、３１，３２…垂直配線、ＭＡ（ＭＡ０，ＭＡ１，…）…セルアレイ（マット）、ＢＬ（ＢＬ０，ＢＬ１２，ＢＬ３）…ビット線、ＷＬ（ＷＬ０１，ＷＬ２３）…ワード線、２１ａ，２１ｂ…データバス、２２ａ，２２ｂ…センスアンプアレイ、２３ａ，２３ｂ…アレイバス、２４ａ，２４ｂ…ビット線マルチプレクサ、２５ａ，２５ｂ…ワード線デコーダ／マルチプレクサ、１００…スタンバイユニット、１０１…ワード線ドライバ、１０３…ビット線選択回路、１０４…状態遷移安定化回路、１０５…ビット線リセット回路、１０６…センスアンプ回路、１０７…不良セル有無判定回路、１３１…メインワード線デコーダ、１３２…転送ゲート回路、１４１…ワード線ドライバ、１４２…部分ロウデコーダ、２０１，２０４，２０６…５ビットアダー、２０２，２０３，２０５，２０７…５ビット剰余回路、３０１，３０４，３０６…５ビットアダー、３０２，３０３，３０５，３０７…５ビット剰余回路、２００，３００…マット番号計算回路、２１０，３１０…グループ選択信号デコード回路。

Claims (5)

  1. メモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元メモリデバイスにおいて、
    積層されたマットが３つ以上の複数グループに分けられ、その複数グループの一つが選択されるときに、残りのグループの一部においてメモリセルがリーク電流の流れる状態にバイアスされ、残部においてメモリセルがリーク電流の流れない状態にバイアスされる
    ことを特徴とする三次元メモリデバイス。
  2. 前記各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
    前記残りグループの一部において、アクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、前記残部において、アクセス信号線とデータ線の間がダイオードが略ゼロバイアスの状態に設定される
    ことを特徴とする請求項１記載の三次元メモリデバイス。
  3. 半導体基板と、
    前記半導体基板上にメモリセルが二次元マトリクス状に配列されたマットを複数層積層して構成され、各マット内でメモリセル選択を行うアクセス信号線とデータ線とがそれぞれ隣接マット間で共有された三次元セルアレイと、
    前記半導体基板の前記三次元セルアレイ下に形成されて、前記三次元セルアレイの読み出し及び書き込み制御を行う制御回路とを備え、
    前記制御回路は、前記三次元セルアレイのマットを３つ以上の複数グループに分けて、その複数グループの一つを選択するときに、残りのグループの一部を同時に選択し、残部を非選択とするグループ選択回路を有する
    ことを特徴とする三次元メモリデバイス。
  4. 前記グループ選択回路は、
    入力されるアドレスビットに基づいて選択メモリセルを含む選択グループに属する複数のマット番号を、２ｉ（ｉは、グループ数）を法とする既約剰余として計算する計算回路と、
    前記計算回路の結果に基づいて、前記複数グループの一つを選択する第１の選択信号及び、前記残りのグループの一部を同時に選択する第２の選択信号をデコードするグループ選択信号デコード回路とを有する
    ことを特徴とする請求項３記載の三次元メモリデバイス。
  5. 前記三次元セルアレイの各マットは、前記アクセス信号線とデータ線のクロスポイントに、電圧印加により抵抗値を可逆的に設定できる可変抵抗素子とダイオードの直列接続により構成されたメモリセルを配置して構成され、
    前記三次元セルアレイ内で前記複数グループの一つが選択されるときに、残りのグループの一部においてアクセス信号線とデータ線の間がダイオードが逆バイアスの状態に設定され、残部においてメモリセルがリークのない非活性状態に設定される
    ことを特徴とする請求項３記載の三次元メモリデバイス。
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