JP2009130294A - 実装方法 - Google Patents

実装方法 Download PDF

Info

Publication number
JP2009130294A
JP2009130294A JP2007306573A JP2007306573A JP2009130294A JP 2009130294 A JP2009130294 A JP 2009130294A JP 2007306573 A JP2007306573 A JP 2007306573A JP 2007306573 A JP2007306573 A JP 2007306573A JP 2009130294 A JP2009130294 A JP 2009130294A
Authority
JP
Japan
Prior art keywords
substrate
bonding
chip
wafer
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007306573A
Other languages
English (en)
Other versions
JP5536980B2 (ja
Inventor
Takeshi Nakasuji
威 中筋
Yoshiharu Sanagawa
佳治 佐名川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Panasonic Electric Works Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Electric Works Co Ltd filed Critical Panasonic Electric Works Co Ltd
Priority to JP2007306573A priority Critical patent/JP5536980B2/ja
Publication of JP2009130294A publication Critical patent/JP2009130294A/ja
Application granted granted Critical
Publication of JP5536980B2 publication Critical patent/JP5536980B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Die Bonding (AREA)
  • Led Device Packages (AREA)

Abstract

【課題】熱伝導性を有する基板上に複数個のチップを実装するにあたって、基板やチップの特性を劣化させることなく実装することが可能な実装方法を提供する。
【解決手段】ダイボンド装置のステージ１１０（図１（ａ）参照）の表面側に基板たるウェハ２００を載置する基板載置工程を行った後、チップたるＬＥＤチップ１とステージ１１０の表面側に載置されたウェハ２００との互いの接合面を接触させＬＥＤチップ１側から加熱することによりＬＥＤチップ１とウェハ２００との互いの接合面を加熱して両者を接合させる接合工程を行う。基板載置工程では、ステージ１１０上に断熱層１２０を介してウェハ２００を載置する。また、基板載置工程よりも前にウェハ２００におけるＬＥＤチップ１の搭載予定領域を含む所定領域２０１（図１（ｂ），（ｃ）参照）の周囲に熱絶縁用穴２０２（図１（ｂ），（ｃ）参照）を形成する熱絶縁用穴形成工程を備えている。
【選択図】図１

Description

本発明は、熱伝導性を有する基板上に複数個のチップを実装する実装方法に関するものである。
従来から、基板上にチップを実装する実装方法として、ステージ上に基板を載置し、基板を加熱した状態で基板と同じ温度まで加熱したチップを基板に接合する実装方法（例えば、特許文献１参照）や、加熱したチップを基板側へ押し付けて接合する実装方法（例えば、特許文献２参照）が提案されている。
特開平７−１３０７９５号公報 特開２００６−２８６７９９号公報
しかしながら、上記特許文献１に記載された実装方法のように基板側を加熱する実装方法では、熱伝導性を有する基板上に複数個のチップを実装する場合、全てのチップの実装が終わるまで基板を高温に維持することになるので、初期に基板に実装されたチップの特性劣化や基板に形成されている機能部（例えば、貫通孔配線など）の劣化の原因となることがあった。
また、上記特許文献２に記載された実装方法のようにチップ側から加熱する実装方法では、熱伝導性を有する基板上に複数個のチップを実装する場合、チップからの熱が基板の広い範囲に亘って伝熱されてステージの広い範囲に拡散されてしまい接合界面の温度が低下してしまうので、チップの耐熱温度以上にチップを加熱する必要が生じる可能性がある。
本発明は上記事由に鑑みて為されたものであり、その目的は、熱伝導性を有する基板上に複数個のチップを実装するにあたって、基板やチップの特性を劣化させることなく実装することが可能な実装方法を提供することにある。
請求項１の発明は、熱伝導性を有する基板上に複数個のチップを実装する実装方法であって、ステージの表面側に基板を載置する基板載置工程と、チップとステージの表面側に載置された基板との互いの接合面を接触させチップ側から加熱することによりチップと基板との互いの接合面を加熱して両者を接合させる接合工程とを備え、基板載置工程よりも前に基板におけるチップの搭載予定領域を含む所定領域の周囲に熱絶縁用穴を形成する熱絶縁用穴形成工程を備えることを特徴とする。
この発明によれば、ステージの表面側に基板を載置する基板載置工程と、チップとステージの表面側に載置された基板との互いの接合面を接触させチップ側から加熱することによりチップと基板との互いの接合面を加熱して両者を接合させる接合工程とを備え、基板載置工程よりも前に基板におけるチップの搭載予定領域を含む所定領域の周囲に熱絶縁用穴を形成する熱絶縁用穴形成工程を備えるので、接合工程において、チップ側からの熱が基板の広い範囲に亘って伝熱されるのを熱絶縁用穴により抑制することができて基板の局所的な加熱が可能となるから、チップと基板との接合界面を効率良く加熱することができ、基板やチップの特性を劣化させることなく実装することが可能になる。
請求項２の発明は、請求項１の発明において、前記熱絶縁用穴形成工程では、前記熱絶縁用穴を前記基板の厚み方向に貫通する形で形成することを特徴とする。
この発明によれば、前記熱絶縁用穴が前記基板の厚み方向に貫通していない場合に比べて、前記接合工程において、前記チップ側からの熱が前記基板における前記所定領域の外側へ逃げにくくなる。
請求項３の発明は、請求項２の発明において、前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、前記所定領域の外周に沿った形状の複数のスリットを多重に形成することを特徴とする。
この発明によれば、前記所定領域の外周に沿った形状のスリットが前記所定領域からの熱拡散経路に１つしか形成されていない場合に比べて、前記接合工程において、前記チップ側からの熱が前記基板における前記所定領域の外側へ逃げにくくなる。
請求項４の発明は、請求項２の発明において、前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、平面視形状がスパイラル状のスリットを形成することを特徴とする。
この発明によれば、前記接合工程において、前記チップ側からの熱が前記基板における前記所定領域の外側へ逃げる熱拡散経路の断面積を小さくできるので、前記チップと前記基板との接合界面をより効率良く加熱することができるから、前記チップを加熱するボンディングヘッドの加熱温度の低温化を図れる。
請求項５の発明は、請求項２の発明において、前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、多数の小孔を前記所定領域の周囲に形成することを特徴とする。
この発明によれば、前記接合工程において、各小孔内の空気層により断熱性が高められ、前記チップ側からの熱が前記基板における前記所定領域の外側へ逃げにくくなる。
請求項６の発明は、請求項１ないし請求項５の発明において、前記基板載置工程においては、前記基板を前記ステージの前記表面側に断熱層を介して載置することを特徴とする。
この発明によれば、前記基板載置工程において、前記基板を前記ステージの前記表面側に断熱層を介して載置するので、前記接合工程において、前記チップ側からの熱が前記基板を介して前記ステージに拡散されるのを防止することができ、前記チップと前記基板との接合界面をより効率良く加熱することができるから、前記チップを加熱するボンディングヘッドの加熱温度のより一層の低温化を図れる。
請求項１の発明は、熱伝導性を有する基板上に複数個のチップを実装するにあたって、基板やチップの特性を劣化させることなく実装することが可能になるという効果がある。
（実施形態１）
以下では、本実施形態の実装方法を適用して製造するデバイスの一例であってチップとしてＬＥＤチップを備えた発光装置について図２〜図６に基づいて説明し、その後、本実施形態の実装方法について図１に基づいて説明する。
発光装置は、可視光（例えば、赤色光、緑色光、青色光など）を放射する１つのＬＥＤチップ１と、ＬＥＤチップ１を収納する収納凹所２ａが一表面に形成され収納凹所２ａの内底面にＬＥＤチップ１が実装された実装基板２と、実装基板２の上記一表面側において収納凹所２ａを閉塞する形で実装基板２に固着された透光性部材３と、実装基板２に設けられＬＥＤチップ１から放射された光を検出する光検出素子４と、実装基板２に設けられ光検出素子４の温度を検出する温度検出素子５と、実装基板２の収納凹所２ａに充填された透光性の封止樹脂（例えば、シリコーン樹脂、アクリル樹脂など）からなりＬＥＤチップ１および当該ＬＥＤチップ１に接続されたボンディングワイヤ１４を封止した封止部６と備えている。ここで、実装基板２は、上記一表面側において収納凹所２ａの周部から内方へ突出した庇状の突出部２ｃを有しており、当該突出部２ｃに光検出素子４が設けられている。なお、この発光装置は、実装基板２と透光性部材３とで、ＬＥＤチップ１が収納されたパッケージ１０を構成しているが、透光性部材３は、必ずしも設けなくてもよく、必要に応じて適宜設ければよい。
実装基板２は、ＬＥＤチップ１が一表面側に搭載される矩形板状のＬＥＤ搭載用基板２０と、ＬＥＤ搭載用基板２０の上記一表面側に対向配置され円形状の光取出窓４１が形成されるとともに光検出素子４および温度検出素子５が形成された素子形成基板４０と、ＬＥＤ搭載用基板２０と素子形成基板４０との間に介在し光取出窓４１に連通する矩形状の開口窓３１が形成された中間層基板３０とで構成されており、ＬＥＤ搭載用基板２０と中間層基板３０と素子形成基板４０とで囲まれた空間が上記収納凹所２ａを構成している。ここにおいて、ＬＥＤ搭載用基板２０、中間層基板３０および素子形成基板４０の外周形状は矩形状であり、中間層基板３０および素子形成基板４０はＬＥＤ搭載用基板２０と同じ外形寸法に形成されている。また、素子形成基板４０の厚み寸法はＬＥＤ搭載用基板２０および中間層基板３０の厚み寸法に比べて小さく設定されている。
上述の発光装置は、ＬＥＤ搭載用基板２０が、ＬＥＤチップ１が実装されるＬＥＤ実装部を構成し、中間層基板３０と素子形成基板４０とが、ＬＥＤ実装部においてＬＥＤチップ１が実装される領域の周部に設けられた壁部２ｂを構成し、素子形成基板４０において中間層基板３０の開口窓３１上に張り出した部位が、壁部２ｂの先端部から内方へ突出する突出部２ｃを構成している。
上述のＬＥＤ搭載用基板２０、中間層基板３０、素子形成基板４０は、それぞれ、導電形がｎ形で主表面が（１００）面のシリコン基板２０ａ，３０ａ，４０ａを用いて形成してあり、中間層基板３０の内側面が、アルカリ系溶液（例えば、ＴＭＡＨ溶液、ＫＯＨ溶液など）を用いた異方性エッチングにより形成された（１１１）面により構成されており（つまり、中間層基板３０は、開口窓３１の開口面積がＬＥＤ搭載用基板２０から離れるにつれて徐々に大きくなっており）、ＬＥＤチップ１から放射された光を前方へ反射するミラー２ｄを構成している。要するに、上述の発光装置では、中間層基板３０がＬＥＤチップ１から側方へ放射された光を前方へ反射させる枠状のリフレクタを兼ねている。
ＬＥＤ搭載用基板２０は、図２〜図４に示すように、シリコン基板２０ａの一表面側（図２における上面側）の中央部に、ＬＥＤチップ１の両電極それぞれと電気的に接続される２つの導体パターン２５ａ，２５ａが形成されている。また、ＬＥＤ搭載用基板２０は、シリコン基板２０ａの上記一表面側の４つの角部のうちの２箇所に、中間層基板３０に形成された貫通孔配線３４ｂ，３４ｂを介して光検出素子４と電気的に接続される導体パターン２５ｂ，２５ｂが形成され、他の２箇所に、中間層基板３０に形成された貫通孔配線３４ｃ，３４ｃを介して温度検出素子５と電気的に接続される導体パターン２５ｃ，２５ｃが形成されており、各導体パターン２５ａ，２５ａ，２５ｂ，２５ｂ，２５ｃ，２５ｃとシリコン基板２０ａの他表面側（図２における下面側）に形成された６つの外部接続用電極２７ａ，２７ａ，２７ｂ，２７ｂ，２７ｃ，２７ｃとがそれぞれ貫通孔配線２４を介して電気的に接続されている。また、ＬＥＤ搭載用基板２０は、シリコン基板２０ａの上記一表面側に、中間層基板３０と接合するための４つの接合用金属層２９がシリコン基板２０ａの外周縁の各辺に沿って形成されている。
ＬＥＤチップ１は、結晶成長用基板として導電性基板を用い厚み方向の両面に電極（図示せず）が形成された可視光ＬＥＤチップである。そこで、ＬＥＤ搭載用基板２０は、ＬＥＤチップ１が電気的に接続される２つの導体パターン２５ａ，２５ａのうちの一方の導体パターン２５ａを、ＬＥＤチップ１がダイボンディングされる矩形状のダイパッド部２５ａａと、ダイパッド部２５ａａに連続一体に形成され貫通孔配線２４との接続部位となる引き出し配線部２５ａｂとで構成してある。要するに、ＬＥＤチップ１は、上記一方の導体パターン２５ａのダイパッド部２５ａａにダイボンディングされており、ダイパッド部２５ａａ側の電極がダイパッド部２５ａａに接合されて電気的に接続され、光取り出し面側の電極がボンディングワイヤ１４を介して他方の導体パターン２５ａと電気的に接続されている。
また、ＬＥＤ搭載用基板２０は、シリコン基板２０ａの上記他表面側の中央部に、シリコン基板２０ａよりも熱伝導率の高い金属材料からなる矩形状の放熱用パッド部２８が形成され、ダイパッド部２５ａａと放熱用パッド部２８とがシリコン基板２０ａよりも熱伝導率の高い金属材料（例えば、Ｃｕなど）からなる複数（本実施形態では、９つ）の円柱状のサーマルビア２６を介して熱的に結合されており、ＬＥＤチップ１で発生した熱が各サーマルビア２６および放熱用パッド部２８を介して放熱されるようになっている。
ところで、ＬＥＤ搭載用基板２０は、シリコン基板２０ａに、上述の６つの貫通孔配線２４それぞれが内側に形成される４つの貫通孔２２ａと、上述の９つのサーマルビア２６それぞれが内側に形成される９つの貫通孔２２ｂとが厚み方向に貫設され、シリコン基板２０ａの上記一表面と上記他表面と各貫通孔２２ａ，２２ｂの内面とに跨って熱酸化膜（シリコン酸化膜）からなる絶縁膜２３が形成されており、各導体パターン２５ａ，２５ａ，２５ｂ，２５ｂ，２５ｃ，２５ｃ、各接合用金属層２９、各外部接続用電極２７ａ，２７ａ，２７ｂ，２７ｂ，２７ｃ，２７ｃ、放熱用パッド部２８、各貫通孔配線２４および各サーマルビア２６がシリコン基板２０ａと電気的に絶縁されている。
ここにおいて、各導体パターン２５ａ，２５ａ，２５ｂ，２５ｂ，２５ｃ，２５ｃ、各接合用金属層２９、各外部接続用電極２７ａ，２７ａ，２７ｂ，２７ｂ，２７ｃ，２７ｃ、放熱用パッド部２８は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。ここで、ＬＥＤ搭載用基板２０は、シリコン基板２０ａの上記一表面側の各導体パターン２５ａ，２５ａ，２５ｂ，２５ｂ，２５ｃ，２５ｃと各接合用金属層２９とを同時に形成し、シリコン基板２０ａの上記他表面側の各外部接続用電極２７ａ，２７ａ，２７ｂ，２７ｂ，２７ｃ，２７ｃと放熱用パッド部２８とを同時に形成してある。なお、ＬＥＤ搭載用基板２０は、絶縁膜２３上のＴｉ膜の膜厚を１５〜５０ｎｍ、Ｔｉ膜上のＡｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。また、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、貫通孔配線２４およびサーマルビア２６の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。
中間層基板３０は、図２、図３および図５に示すように、シリコン基板３０ａの一表面側（図２における下面側）に、ＬＥＤ搭載用基板２０の４つの導体パターン２７ｂ，２７ｂ，２７ｃ，２７ｃと接合されて電気的に接続される４つの導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃが形成されるとともに、ＬＥＤ搭載用基板２０の４つの接合用金属層２９と接合される４つの接合用金属層３６が形成されている。また、中間層基板３０は、シリコン基板３０ａの他表面側（図２における上面側）に、貫通孔配線３４ｂ，３４ｂ，３４ｃ，３４ｃを介して導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃと電気的に接続される導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃが形成されるとともに、素子形成基板４０と接合するための接合用金属層３８が形成されている。
また、中間層基板３０は、上述の貫通孔配線３４ｂ，３４ｂ，３４ｃ，３４ｃそれぞれが内側に形成される４つの貫通孔３２がシリコン基板３０ａの厚み方向に貫設され、シリコン基板３０ａの上記一表面と上記他表面と各貫通孔３２の内面とに跨って熱酸化膜（シリコン酸化膜）からなる絶縁膜３３が形成されており、各導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃ，３７ｂ，３７ｂ，３７ｃ，３７ｃおよび各接合用金属層３６，３８がシリコン基板３０ａと電気的に絶縁されている。各導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃ，３７ｂ，３７ｂ，３７ｃ，３７ｃおよび各接合用金属層３６，３８は、絶縁膜３３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。
ここにおいて、中間層基板３０は、シリコン基板３０ａの上記一表面側の各導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃと各接合用金属層３６とを同時に形成し、シリコン基板３０ａの上記他表面側の各導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃと各接合用金属層３８とを同時に形成してある。なお、中間層基板３０は、絶縁膜３３上のＴｉ膜の膜厚を１５〜５０ｎｍ、Ｔｉ膜上のＡｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここで、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、各Ａｕ膜と絶縁膜３３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、貫通孔配線３４ｂ，３４ｂ，３４ｃ，３４ｃの材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。
素子形成基板４０は、図２、図３および図６に示すように、シリコン基板４０ａの一表面側（図２における下面側）に、中間層基板３０の４つの導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃと接合されて電気的に接続される４つの導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２が形成されるとともに、中間層基板３０の各接合用金属層３８と接合される４つの接合用金属層４８が形成されている。
ここにおいて、光検出素子４は、フォトダイオードにより構成されており、当該フォトダイオードのｐ形領域４ｂ１が導体パターン４７ｂ１と電気的に接続され、ｎ形領域４ｂ２（シリコン基板４０ａ）が導体パターン４７ｂ２と電気的に接続されている。また、温度検出素子５は、上記フォトダイオードと同じダイオード構造を有し且つ当該ダイオード構造への光入射を阻止する遮光構造を有するダイオードにより構成されており、ｐ形領域５ｃ１が導体パターン４７ｃ１と電気的に接続され、ｎ形領域５ｃ２（シリコン基板４０ａ）が導体パターン４７ｃ２と電気的に接続されている。ここで、光検出素子４と温度検出素子５とは、ｐ形領域４ｂ１，５ｃ１が同時に且つ同じサイズに形成され、不純物濃度が同じとなっており、絶縁分離部（図示せず）によって電気的に絶縁されている。また、温度検出素子５は、上記遮光構造として、シリコン基板４０ａの上記一表面側に形成されＬＥＤチップ１からの光入射を阻止する第１の金属膜（例えば、Ａｌ膜など）からなる第１の遮光膜４５と、シリコン基板４０ａの上記他表面側に形成され外部からの光入射を阻止する第２の金属膜（例えば、Ａｌ膜など）からなる第２の遮光膜４６とを備えている。なお、第１の遮光膜４５は、シリコン基板４０ａの上記一表面側において当該第１の遮光膜４５の直下に形成されたシリコン酸化膜からなる絶縁膜４４により導体パターン４７ｃ１と電気的に絶縁され、第２の遮光膜４６は、シリコン基板４０ａの上記他表面側に形成されたシリコン酸化膜からなる絶縁膜４９によりシリコン基板４０ａと電気的に絶縁されている。
また、素子形成基板４０は、シリコン基板４０ａの上記一表面側にシリコン酸化膜からなる絶縁膜４３が形成されており、当該絶縁膜４３が上記フォトダイオードの反射防止膜を兼ねている。また、素子形成基板４０の光検出素子４は、上述の導体パターン４７ｂ１，４７ｂ２が、絶縁膜４３に形成したコンタクトホールを通してｐ形領域４ｂ１、ｎ形領域４ｂ２と電気的に接続され、温度検出素子５は、上述の導体パターン４７ｃ１，４７ｃ２が、絶縁膜４３に形成したコンタクトホールを通してｐ形領域５ｃ１、ｎ形領域５ｃ２と電気的に接続されている。ここにおいて、各導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２および各接合用金属層４８は、絶縁膜４３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されており、同時に形成してある。なお、素子形成基板４０は、絶縁膜４３上のＴｉ膜の膜厚を１５〜５０ｎｍ、Ｔｉ膜上のＡｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここで、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、各Ａｕ膜と絶縁膜４３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。
上述の実装基板２の形成にあたっては、例えば、光検出素子４、温度検出素子５、絶縁膜４３、各導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２、および各接合用金属層４８が形成されたシリコン基板４０ａと中間層基板３０とを低温での直接接合が可能な常温接合法などにより接合する第１の接合工程を行った後、シリコン基板４０ａを所望の厚みまで研磨する研磨工程を行い、その後、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置などを用いてシリコン基板４０ａに光取出窓４１を形成する光取出窓形成工程を行うことで素子形成基板４０を完成させてから、ＬＥＤチップ１が実装されボンディングワイヤ１４の結線が行われたＬＥＤ搭載用基板２０と中間層基板３０とを常温接合法などにより接合する第２の接合工程を行うようにすればよい。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。
上述の第１の接合工程では、シリコン基板４０ａの上記一表面側の各接合用金属層４８と中間層基板３０の各接合用金属層３８とが接合されるとともに、シリコン基板４０ａの上記一表面側の導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２と中間層基板３０の導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃとが接合され電気的に接続される。ここで、導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２と導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃとの接合部位は、貫通孔配線３４ｂ，３４ｂ，３４ｃ，３４ｃに重なる領域からずらしてあるので、導体パターン４７ｂ１，４７ｂ２，４７ｃ１，４７ｃ２と導体パターン３７ｂ，３７ｂ，３７ｃ，３７ｃとの互いの接合表面の平坦度を高めることができ、接合歩留まりを高めることができるとともに接合信頼性を高めることができる。また、第２の接合工程では、ＬＥＤ搭載用基板２０の各接合用金属層２９と中間層基板３０の各接合用金属層３６とが接合されるとともに、ＬＥＤ搭載用基板２０の４つの角部の導体パターン２５ｂ，２５ｂ，２５ｃ，２５ｃと中間層基板３０の導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃとが接合され電気的に接続される。ここで、導体パターン２５ｂ，２５ｂ，２５ｃ，２５ｃと導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃとの接合部位は、貫通孔配線２４に重なる領域および貫通孔配線３４ｂ，３４ｂ，３４ｃ，３４ｃに重なる領域からずらしてあるので、導体パターン２５ｂ，２５ｂ，２５ｃ，２５ｃと導体パターン３５ｂ，３５ｂ，３５ｃ，３５ｃとの互いの接合表面の平坦度を高めることができ、接合歩留まりを高めることができるとともに接合信頼性を高めることができる。また、上述のように第１の接合工程および第２の接合工程で採用している常温接合法では、各接合表面の清浄化・活性化を行ってから、常温下で適宜の荷重を印加しいているが、常温下に限らず、例えば、第１の接合工程では光検出素子４および温度検出素子５へ熱ダメージが生じない温度、第２の接合工程ではＬＥＤチップ１へ熱ダメージが生じない温度（ＬＥＤチップ１のジャンクション温度が最大ジャンクション温度を超えない温度）であれば、加熱条件下（例えば、８０℃〜１００℃程度に加熱した条件下）において適宜の荷重を印加するようにしてもよく、加熱条件下において適宜の荷重を印加して接合することで接合信頼性をより一層高めることが可能となる。
また、上述の透光性部材３は、透光性材料（例えば、ガラス、シリコーン樹脂、アクリル樹脂など）からなる透光性基板を用いて形成してある。ここで、透光性部材３は、実装基板２と同じ外周形状の矩形板状に形成されており、実装基板２側とは反対の光取り出し面に、ＬＥＤチップ１から放射された光の全反射を抑制する微細凹凸構造が形成されている。ここにおいて、透光性部材３の光取り出し面に形成する微細凹凸構造は、多数の微細な凹部が２次元周期構造を有するように形成されている。なお、上述の微細凹凸構造は、例えば、レーザ加工技術やエッチング技術やインプリントリソグラフィ技術などを利用して形成すればよい。また、微細凹凸構造の周期は、ＬＥＤチップ１の発光ピーク波長の１／４〜１００倍程度の範囲で適宜設定すればよい。
以上説明した発光装置では、ＬＥＤチップ１が収納されたパッケージ１０に、ＬＥＤチップ１から放射される光を検出する光検出素子４と、光検出素子４の温度を検出する温度検出素子５とが設けられ、光検出素子４が、上記フォトダイオードにより構成され、温度検出素子５が、上記フォトダイオードと同じダイオード構造を有し且つ当該ダイオード構造への光入射を阻止する遮光構造を有するダイオードにより構成されているので、光検出素子４の出力から温度検出素子５の出力を減算することにより、光検出素子４の出力信号から当該光検出素子４の温度に起因したノイズを除去することができ、Ｓ／Ｎ比が高くなるから、光検出素子４の検出精度を高めることが可能となる。
上述の発光装置の製造にあたっては、上述の各シリコン基板２０ａ，３０ａ，４０ａとして、それぞれＬＥＤ搭載用基板２０、中間層基板３０、素子形成基板４０を多数形成可能なシリコンウェハを用いるとともに、上述の透光性基板として透光性部材３を多数形成可能なウェハ状のもの（透光性ウェハ）を用い、上述の第１の接合工程、研磨工程、光取出窓形成工程、第２の接合工程、実装基板２の収納凹所２ａに封止樹脂を充填して封止部６を形成する封止部形成工程、封止部形成工程の後で実装基板２と透光性部材３とを接合する第３の接合工程などの各工程をウェハレベルで行うことでウェハレベルパッケージ構造体を形成してから、ダイシング工程により実装基板２のサイズに分割されている。したがって、ＬＥＤ搭載用基板２０と中間層基板３０と素子形成基板４０と透光性部材３とが同じ外形サイズとなり、小型のパッケージ１０を実現できるとともに、製造が容易になる。また、中間層基板３０におけるミラー２ｄと素子形成基板４０における光検出素子４との相対的な位置精度を高めることができ、ＬＥＤチップ１から側方へ放射された光がミラー２ｄにより反射されて光検出素子４へ導かれる。
ところで、本実施形態の実装方法は、上述のＬＥＤ搭載用基板２０を多数形成したシリコンウェハからなるウェハ２００（図１参照）が熱伝導性を有する基板を構成しており、当該ウェハ２００に複数個のＬＥＤチップ１を実装する実装方法に関する。
本実施形態の実装方法は、ダイボンド装置のステージ１１０（図１（ａ）参照）の表面側に基板たるウェハ２００を載置する基板載置工程を行った後、チップたるＬＥＤチップ１とステージ１１０の表面側に載置されたウェハ２００との互いの接合面を接触させＬＥＤチップ１側から加熱することによりＬＥＤチップ１とウェハ２００との互いの接合面を加熱して両者を接合させる接合工程を行うようにしている。ここで、基板載置工程においては、ウェハ２００におけるＬＥＤチップ１の接合予定領域とステージ１１０との間に断熱層１２０が介在する形でウェハ２００をステージ１１０の表面側に載置する。また、本実施形態の実装方法では、基板載置工程よりも前にウェハ２００におけるＬＥＤチップ１の搭載予定領域を含む所定領域２０１（図１（ｂ），（ｃ）参照）の周囲に熱絶縁用穴２０２（図１（ｂ），（ｃ）参照）を形成する熱絶縁用穴形成工程を備えている。なお、本実施形態では、ウェハ２００において上述のＬＥＤ搭載用基板２０が形成された各領域それぞれが所定領域２０１に対応している。
ところで、本実施形態では、ＬＥＤチップ１として、チップサイズが０．３ｍｍ□で厚み方向の両面に電極（図示せず）が形成されたものを用いており、裏面側（ウェハ２００に近い側）の電極からなるチップ側接合用電極がＡｕＳｎにより形成されている。なお、ＬＥＤチップ１のチップサイズは、０．３ｍｍ□に限らず、例えば、１ｍｍ□でもよい。
また、ウェハ２００は、直径が１５０ｍｍ、厚みが５２５μｍのシリコンウェハを用いて形成されており、ウェハ２００における各ＬＥＤチップ１それぞれの接合予定領域（搭載位置）には、基板側接合用電極として上述のダイパッド部２５ａａ（図２参照）が形成されている。ここにおいて、ダイパッド部２５ａａは、Ｔｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層構造を有しており、表面側の部位がＡｕにより形成されている。なお、ダイパッド部２５ａａは、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。また、本実施形態では、Ａｕ膜直下に密着性改善用の密着層としてＴｉ膜を設けてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、基板として、直径が１５０ｍｍ、厚みが５２５μｍのシリコンウェハを用いて形成したウェハを例示したが、シリコンウェハのサイズや厚みは特に限定するものではなく、例えば、直径が５０〜１５０ｍｍ、厚みが２００〜５２５μｍ程度のシリコンウェハを用いればよい。
また、本実施形態では、基板載置工程において、ステージ１００上に断熱板からなる断熱層１２０を載置し、断熱層１２０上にウェハ２００を載置するようにしている。ここにおいて、断熱層１２０を構成する断熱板は、熱伝導率が０．２２Ｗ／ｍ・Ｋのマイカ系材料により矩形板状に形成されている。ここで、断熱層１２０を構成する断熱板は、厚みを１ｍｍに設定してあるが、この厚みは特に限定するものではなく、例えば、０．２〜１ｍｍ程度の範囲で適宜設定すればよい。なお、断熱板の材料は、マイカ系材料に限定するものではなく、高断熱性を有する材料であればよい。
また、上述のステージ１１０には、上記表面側に載置される対象物を吸着するための複数の第１の吸気孔が形成されており、断熱層１２０を構成する断熱板がステージ１１０の上記表面に吸着されるようになっている。また、断熱板は、ウェハ２００の載置予定領域内に、一部の第１の吸気孔に連通する第２の吸気孔が形成されており、ウェハ２００が断熱板に吸着されるようになっている。ここにおいて、ステージ１１０の上記表面にウェハ２００の直径よりも内径が小さな円形状の断熱用凹部を形成し、当該断熱用凹部内の空気層により上記断熱板による断熱層（以下、第１の断熱層と称す）１２０とは別の断熱層（以下、第２の断熱層と称す）を形成するようにしてもよい。この場合、ステージ１１０の断熱用凹部は、例えば内径を１４０ｍｍ、深さを２ｍｍに設定すればよいが、ステージ１１０の断熱用凹部の内径や深さは特に限定するものではなく、上述のウェハ２００のサイズに応じて、例えば、内径が４０〜１４０ｍｍ、深さが１〜２ｍｍ程度の範囲で適宜設定すればよい。また、上述の基板載置工程において、第１の断熱層１２０に加えて第２の断熱層を形成して断熱性を高める場合には、ステージ１１０の断熱用凹部の内底面と第１の断熱層１２０との間に、接合工程時のウェハ２００の撓みを抑制するための複数の柱状のスペーサを介在させるようにすれば、接合工程においてＬＥＤチップ１に印加される圧力によりウェハ２００に生じる応力を低減でき、ウェハ２００が撓むことによる実装性の低下、ウェハ２００やＬＥＤチップ１への残留応力の発生、ウェハ２００の破損などを防止することができる。なお、ウェハ２００のサイズや厚みなどによっては、基板載置工程において、第１の断熱層１２０を設けずに第２の断熱層のみを設けるようにしてもよい。また、スペーサは、ガラスやセラミックのような断熱性の高い材料により形成することが望ましい。
接合工程では、ＬＥＤチップ１とウェハ２００とを近づけて互いの接合面を接触させＬＥＤチップ１側から加熱することによりＬＥＤチップ１とウェハ２００との互いの接合面を加熱して両者を接合させる。具体的には、ＬＥＤチップ１では上述のチップ側接合用電極の表面が接合面を構成し、ウェハ２００では上述の基板側接合用電極が接合面を構成しており、ＬＥＤチップ１のチップ側接合用電極とウェハ２００の基板側接合用電極とを共晶接合させるようにしている。ここにおいて、接合工程では、ダイボンド装置のヘッド（ボンディングヘッド）１４０の設けられた吸着コレット１５０によりＬＥＤチップ１を吸着保持してヘッド１４０のヒータ（図示せず）により吸着コレット１５０を介してＬＥＤチップ１を規定の接合温度（例えば、チップ側接合用電極の材料であるＡｕＳｎの溶融温度よりも高い温度）に加熱した状態で、ＬＥＤチップ１のチップ側接合用電極とウェハ２００の基板側接合用電極との接合面同士を接触させ、ヘッド１４０側からＬＥＤチップ１に適宜の圧力（例えば、２〜５０ｋｇ／ｃｍ２）を規定時間（例えば、１０秒程度）だけ印加することにより、厚み方向において重なり合っているチップ側接合用電極と基板側接合用電極とを共晶接合させる過程をウェハ２００に実装するＬＥＤチップ１の個数に応じて繰り返し行う。なお、チップ側接合用電極および基板側接合用電極それぞれの材料は特に限定するものではなく、チップ側接合用電極と基板側接合用電極との接合も直接接合であればよく、共晶接合に限定するものではない。また、接合工程において、ＬＥＤチップ１の加熱は、ＬＥＤチップ１とウェハ２００との互いの接合面を接触させてから行うようにしてもよい。また、本実施形態では、図１（ａ）に示すようにＬＥＤチップ１を吸着する吸着コレット１５０としてＬＥＤチップ１の一部を凹所に収納して吸着するものを用い、当該吸着コレット１５０の凹所内にＬＥＤチップ１を吸着保持した状態でＬＥＤチップ１とウェハ２００との互いの接合面を接触させるようにしているので、ＬＥＤチップ１を効率的に昇温させることができる。
ところで、本実施形態の実装方法は、上述のように、基板載置工程よりも前にウェハ２００におけるＬＥＤチップ１の搭載予定領域を含む所定領域２０１の周囲に熱絶縁用穴２０２を形成する熱絶縁用穴形成工程を備えている。この熱絶縁用穴形成工程では、リソグラフィ技術やエッチング技術などを利用して熱絶縁用穴２０２を形成するようにしており、熱絶縁用穴２０２を形成するエッチング工程においては、例えばＩＣＰ型のドライエッチング装置などを用いてウェハ２００に熱絶縁用穴２０２を形成する。なお、ウェハ２００は、所定領域２０１（ＬＥＤ搭載用基板２０）のサイズが２ｍｍ□に設定され、所定領域２０１が２．４ｍｍピッチで２次元アレイ状に配列されている。また、熱絶縁用穴２０２は、所定領域２０１の外周に沿った形状に形成している。具体的には、所定領域２０１の外周形状が矩形状（本実施形態では、正方形状）であり、熱絶縁用穴２０２は、所定領域２０１の外周の各辺それぞれに沿った細長の長方形状のスリットとして形成している。なお、本実施形態では、所定領域２０１の外周に沿った形状の複数の熱絶縁用穴２０２を２重に形成してあり、熱絶縁用穴２０２のサイズは、２重の熱絶縁用穴２０２のうち所定領域２０１に近い熱絶縁用穴２０２と所定領域２０１との間隔を５０μｍ、２重の熱絶縁用穴２０２間の間隔を５０μｍ、所定領域２０１に近い熱絶縁用穴２０２のサイズを１８μｍ×１８００μｍ、遠い熱絶縁用穴２０２のサイズを２０μｍ×２０００μｍに設定してあるが、これらのサイズは特に限定するものではない。
ここにおいて、熱絶縁用穴形成工程では、熱絶縁用穴２０２をウェハ２００の厚み方向に貫通する形で形成するようにしいているので、熱絶縁用穴２０２がウェハ２００の厚み方向に貫通していない場合に比べて、接合工程において、ＬＥＤチップ１側からの熱がウェハ２００における所定領域２０１の外側へ逃げにくくなる。また、熱絶縁用穴形成工程では、熱絶縁用穴２０２として、所定領域２０１の外周に沿った形状の複数の熱絶縁用穴２０２を多重（図示例では、２重であるが、３重以上でもよい）に形成するようにしているので、所定領域２０１の外周に沿った形状のスリット２０２が所定領域２０１からの熱拡散経路（所定領域２０１の外周線の法線方向）に１つしか形成されていない場合に比べて、接合工程において、ＬＥＤチップ１側からの熱がウェハ２００における所定領域２０１の外側へ逃げにくくなる。
以上説明した本実施形態の実装方法では、ステージ１１０の表面側にウェハ２００を載置する基板載置工程と、ＬＥＤチップ１とステージ１１０の表面側に載置されたウェハ２００との互いの接合面を接触させＬＥＤチップ１側から加熱することによりＬＥＤチップ１とウェハ２００との互いの接合面を加熱して両者を接合させる接合工程とを備え、基板載置工程よりも前にウェハ２００におけるＬＥＤチップ１の搭載予定領域を含む所定領域２０１の周囲に熱絶縁用穴２０２を形成する熱絶縁用穴形成工程を備えるので、接合工程において、ＬＥＤチップ１側からの熱がウェハ２００の広い範囲に亘って伝熱される（隣の所定領域２０１へ伝熱される）のを熱絶縁用穴２０２により抑制することができてウェハ２００の局所的な加熱が可能となるから、ＬＥＤチップ１の耐熱温度を超えることなくＬＥＤチップ１とウェハ２００との接合界面を効率良く加熱することができ、ウェハ２００の機能部（例えば、上述の貫通孔配線２４、サーマルビア２６、各接合用金属層２９など）やＬＥＤチップ１の特性を劣化させることなく実装することが可能になる。また、接合工程では、不活性ガス（例えば、Ｎ２ガスなど）雰囲気中において、ＬＥＤチップ１をチップ側接合用電極の材料であるＡｕＳｎの溶融温度よりも高い温度に加熱した状態で、ＬＥＤチップ１のチップ側接合用電極とウェハ２００の基板側接合用電極との接合面同士を接触させ、ヘッド１４０側からＬＥＤチップ１に適宜の圧力を規定時間だけ印加することにより、チップ側接合用電極と基板側接合用電極とを共晶接合させるようにしてもよい。
また、本実施形態の実装方法では、基板載置工程において、ウェハ２００をステージ１１０の表面側に断熱層１２０を介して載置するので、接合工程において、ＬＥＤチップ１側からの熱がウェハ２００を介してステージ１１０に拡散されるのを防止することができ、ＬＥＤチップ１とウェハ２００との接合界面をより効率良く加熱することができるから、ＬＥＤチップ１を加熱するヘッド１４０の加熱温度のより一層の低温化を図れる。
なお、本実施形態では、熱絶縁用穴形成工程において、熱絶縁用穴２０２として、図１（ｂ），（ｃ）に示すようにウェハ２００の所定領域２０１の外周形状に沿った細長の長方形状のスリットからなる熱絶縁用穴２０２を２重に形成してあるが、熱絶縁用穴２０２の数や平面視形状は特に限定するものではなく、例えば、図７に示すように熱絶縁用穴２０２として所定領域２０１の外周形状に沿ったコ字状のスリットを２つ形成して当該２つの熱絶縁用穴２０２で所定領域２０１の外周の大部分を囲むようにしてもよいし、図８に示すように、熱絶縁用穴２０２として図７に示した２つの熱絶縁用穴２０２の略半分ずつに沿ったコ字状のスリットを形成するようにして、４つの熱絶縁用穴２０２で所定領域２０１の外周の全周を囲むようにしてもよい。
（実施形態２）
本実施形態の実装方法は実施形態１と略同じであり、熱絶縁用穴形成工程において、図９に示すように、熱絶縁用穴２０２として、平面視形状がスパイラル状（ここでは、矩形状の所定領域２０１の４辺に沿った形状）のスリットを形成するようにしている点が相違するだけである。ここにおいて、本実施形態では、熱絶縁用穴２０２として、２つのスパイラル状のスリットを所定領域２０１の中心に対して回転対称となるように形成している。なお、熱絶縁用穴２０２を構成するスリットの幅は２０μｍに設定してあるが、この値は特に限定するものではない。
しかして、本実施形態の実装方法では、接合工程において、チップであるＬＥＤチップ１側からの熱が基板であるウェハ２００における所定領域２０１の外側へ逃げる熱拡散経路の断面積を小さくできるので、ＬＥＤチップ１とウェハ２００との接合界面をより効率良く加熱することができるから、ＬＥＤチップ１を加熱するヘッド１４０（図１（ａ）参照）の加熱温度の低温化を図れる。
なお、本実施形態では、熱絶縁用穴形成工程において、各所定領域２０１ごとに２つの熱絶縁用穴２０２を形成しているが、図１０に示すように、所定領域２０１ごとに１つのスパイラル状のスリットを熱絶縁用穴２０２として形成するようにしてもよい。
（実施形態３）
本実施形態の実装方法は実施形態１と略同じであり、熱絶縁用穴形成工程において、図１１に示すように、熱絶縁用穴２０２として、多数の小孔を所定領域２０１の周囲に形成するようにしている点が相違するだけである。なお、本実施形態では、単位格子が正三角形の仮想的な２次元三角格子の各格子点に対応する各部位に円形状の小孔からなる熱絶縁用穴２０２を形成してある。ここで、本実施形態では、熱絶縁用穴２０２の内径を２０μｍとし、熱絶縁用穴２０２の配列ピッチを４０μｍに設定してあるが、これらの数値は特に限定するものではない。
しかして、本実施形態の実装方法では、接合工程において、それぞれ熱絶縁用穴２０２を構成する各小孔内の空気層により断熱性が高められ、チップであるＬＥＤチップ１側からの熱が基板であるウェハ２００における所定領域２０１の外側へ逃げにくくなる。
ところで、上述の各実施形態では、ステージ１１０側からの加熱を行っていないが、初期に基板であるウェハ２００に実装されたチップであるＬＥＤチップ１の特性劣化やウェハ２００に形成されている機能部の劣化を生じさせない温度であれば加熱してもよい。
また、上述の各実施形態では、チップとして、可視光を放射するＬＥＤチップ１を例示したが、チップは、可視光を放射するＬＥＤチップ１に限らず、紫外光を放射するＬＥＤチップなどでもよい。また、チップとしては、チップサイズが１ｍｍ□のＬＥＤチップを用いてもよい。また、上述のチップは、ＬＥＤチップ１に限らず、例えば、レーザダイオードチップ、フォトダイオードチップ、ＭＥＭＳチップ（例えば、加速度センサチップ、圧力センサチップなど）、赤外線センサチップ、半導体チップ（例えば、ＩＣチップなど）などでもよく、チップサイズも特に限定するものではなく、例えば０．２ｍｍ□〜５ｍｍ□程度のものを用いればよい。また、チップの厚みも特に限定するものではなく、例えば０．１〜０．５ｍｍ程度のものを用いればよい。また、基板の材料はＳｉに限らず、熱伝導性を有する材料であればよく、例えば、Ｃｕ、ＡｌＮなどでもよい。
実施形態１の実装方法の説明図である。 同上における発光装置の概略断面図である。 同上における発光装置の概略分解斜視図である。 同上におけるＬＥＤ搭載用基板を示し、（ａ）は概略平面図、（ｂ）は概略下面図である。 同上における中間層基板を示し、（ａ）は概略平面図、（ｂ）は概略下面図である。 同上における素子形成基板を示し、（ａ）は概略平面図、（ｂ）は概略下面図、（ｃ）は（ｂ）のＡ−Ｂ−Ｃ概略断面図である。 同上における他の実装方法の説明図である。 同上におけるさらに他の実装方法の説明図である。 実施形態２の実装方法の説明図である。 同上における他の実装方法の説明図である。 実施形態３の実装方法の説明図である。
符号の説明
１ ＬＥＤチップ（チップ）
１１０ ステージ
１２０ 断熱層
１４０ ヘッド
１５０ 吸着コレット
２００ ウェハ（基板）
２０１ 所定領域
２０２ 熱絶縁用穴

Claims (6)

  1. 熱伝導性を有する基板上に複数個のチップを実装する実装方法であって、ステージの表面側に基板を載置する基板載置工程と、チップとステージの表面側に載置された基板との互いの接合面を接触させチップ側から加熱することによりチップと基板との互いの接合面を加熱して両者を接合させる接合工程とを備え、基板載置工程よりも前に基板におけるチップの搭載予定領域を含む所定領域の周囲に熱絶縁用穴を形成する熱絶縁用穴形成工程を備えることを特徴とする実装方法。
  2. 前記熱絶縁用穴形成工程では、前記熱絶縁用穴を前記基板の厚み方向に貫通する形で形成することを特徴とする請求項１記載の実装方法。
  3. 前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、前記所定領域の外周に沿った形状の複数のスリットを多重に形成することを特徴とする請求項２記載の実装方法。
  4. 前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、平面視形状がスパイラル状のスリットを形成することを特徴とする請求項２記載の実装方法。
  5. 前記熱絶縁用穴形成工程では、前記熱絶縁用穴として、多数の小孔を前記所定領域の周囲に形成することを特徴とする請求項２記載の実装方法。
  6. 前記基板載置工程においては、前記基板を前記ステージの前記表面側に断熱層を介して載置することを特徴とする請求項１ないし請求項５のいずれか１項に記載の実装方法。
JP2007306573A 2007-11-27 2007-11-27 実装方法 Expired - Fee Related JP5536980B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007306573A JP5536980B2 (ja) 2007-11-27 2007-11-27 実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007306573A JP5536980B2 (ja) 2007-11-27 2007-11-27 実装方法

Publications (2)

Publication Number Publication Date
JP2009130294A true JP2009130294A (ja) 2009-06-11
JP5536980B2 JP5536980B2 (ja) 2014-07-02

Family

ID=40820870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007306573A Expired - Fee Related JP5536980B2 (ja) 2007-11-27 2007-11-27 実装方法

Country Status (1)

Country Link
JP (1) JP5536980B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038957A (ja) * 2010-08-09 2012-02-23 Toshiba Corp 発光装置
JP2013538461A (ja) * 2010-09-21 2013-10-10 ▲セン▼國光 パッケージ済み発光ダイオードの作製方法
JP2016096243A (ja) * 2014-11-14 2016-05-26 日置電機株式会社 回路基板および測定装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041440A (ja) * 1996-07-26 1998-02-13 Nec Home Electron Ltd モジュール部品
JP2000188358A (ja) * 1998-12-22 2000-07-04 Rohm Co Ltd 半導体装置
JP2003124614A (ja) * 2001-10-16 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品の熱圧着装置
JP2006032383A (ja) * 2004-07-12 2006-02-02 Matsushita Electric Ind Co Ltd 部品搭載装置および基板載置ステージ
JP2006310874A (ja) * 2005-04-29 2006-11-09 Philips Lumileds Lightng Co Llc Ｒｇｂ熱隔離基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041440A (ja) * 1996-07-26 1998-02-13 Nec Home Electron Ltd モジュール部品
JP2000188358A (ja) * 1998-12-22 2000-07-04 Rohm Co Ltd 半導体装置
JP2003124614A (ja) * 2001-10-16 2003-04-25 Matsushita Electric Ind Co Ltd 電子部品の熱圧着装置
JP2006032383A (ja) * 2004-07-12 2006-02-02 Matsushita Electric Ind Co Ltd 部品搭載装置および基板載置ステージ
JP2006310874A (ja) * 2005-04-29 2006-11-09 Philips Lumileds Lightng Co Llc Ｒｇｂ熱隔離基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038957A (ja) * 2010-08-09 2012-02-23 Toshiba Corp 発光装置
US8921870B2 (en) 2010-08-09 2014-12-30 Kabushiki Kaisha Toshiba Light emitting device
JP2013538461A (ja) * 2010-09-21 2013-10-10 ▲セン▼國光 パッケージ済み発光ダイオードの作製方法
JP2016096243A (ja) * 2014-11-14 2016-05-26 日置電機株式会社 回路基板および測定装置

Also Published As

Publication number Publication date
JP5536980B2 (ja) 2014-07-02

Similar Documents

Publication Publication Date Title
JP5243806B2 (ja) 紫外光発光装置
JP2007294834A (ja) 発光装置
JP5010203B2 (ja) 発光装置
JP5010366B2 (ja) 発光装置
JP5536980B2 (ja) 実装方法
JP5010198B2 (ja) 発光装置
JP5314269B2 (ja) 実装方法およびダイボンド装置
JP4877239B2 (ja) 発光装置の製造方法
JP5010199B2 (ja) 発光装置
JP5390938B2 (ja) 発光装置
JP5102652B2 (ja) 発光装置
JP5554900B2 (ja) チップの実装方法
JP5102805B2 (ja) 実装方法
JP5351624B2 (ja) Ｌｅｄモジュール
JP5102605B2 (ja) 発光装置およびその製造方法
JP5192847B2 (ja) 発光装置
JP5285465B2 (ja) 実装方法および吸着コレット
JP2009289835A (ja) 構造体の製造方法、発光装置の製造方法
JP2009177099A (ja) 発光装置
JP2009289834A (ja) 構造体の製造方法、発光装置の製造方法
JP5192667B2 (ja) 発光装置
JP5475954B2 (ja) 発光装置
JP2009267068A (ja) チップの実装方法
JP5351620B2 (ja) 発光装置
JP2009158506A (ja) 発光装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100525

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100816

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101026

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140401

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140425

R151 Written notification of patent or utility model registration

Ref document number: 5536980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees