JP2009064852A - Semiconductor device, and manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has superior operation characteristics, high productivity and improved reliability, and to provide a manufacturing method of such a semiconductor device. <P>SOLUTION: The semiconductor device 1 has; a metal foil 10b formed on a first principal surface of an insulating plate 10a; at least other metal foils 10c and 10d formed on a second principal surface of the insulating plate 10a; at least one semiconductor element 20 joined onto the other metals foil 10c and 10d; and a printed circuit board 30 disposed so as to opposed to the principal surface of the insulating plate 10a where the semiconductor element 20 is disposed. Then a metal foil 30 formed on the first principal surface of the printed circuit board 30 or another metal foil 30c formed on the second principal surface of the printed circuit board 30, and a main electrode of the semiconductor element 20 are electrically connected by a plurality of post electrodes 30e. Consequently, the semiconductor device 1 is obtained which has high reliability, superior operation characteristics, and high productivity. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体装置及び半導体装置の製造方法に関し、特にパワー半導体素子を搭載した半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device on which a power semiconductor element is mounted and a method for manufacturing the semiconductor device.

インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置（汎用モジュール）が使用されている。
例えば、半導体装置として、所定の厚みを有した金属ベース板を基体とし、金属ベース板上にパワー半導体素子を搭載したパッケージ型タイプのものが開示されている（例えば、特許文献１参照）。その構造を図２０に示す。 In an inverter device, an uninterruptible power supply device, a machine tool, an industrial robot, and the like, a semiconductor device (general-purpose module) is used independently of the main body device.
For example, a semiconductor device of a package type in which a metal base plate having a predetermined thickness is used as a base and a power semiconductor element is mounted on the metal base plate is disclosed (for example, see Patent Document 1). The structure is shown in FIG.

図２０はパッケージ型タイプの半導体装置の要部模式図である。
この半導体装置１００は、金属ベース板１０１を基体とし、金属ベース板１０１上には、半田層を介して金属箔１０２が接合されている。そして、金属箔１０２上には、絶縁板１０３が接合され、絶縁板１０３上には、金属箔１０４が接合されている。さらに、金属箔１０４上に、半田層１０５を介して、半導体素子１０６が接合されている。ここで、半導体素子１０６は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子等が該当する。 FIG. 20 is a schematic diagram of a main part of a package type semiconductor device.
The semiconductor device 100 has a metal base plate 101 as a base, and a metal foil 102 is bonded onto the metal base plate 101 via a solder layer. An insulating plate 103 is bonded onto the metal foil 102, and a metal foil 104 is bonded onto the insulating plate 103. Further, a semiconductor element 106 is bonded onto the metal foil 104 via a solder layer 105. Here, the semiconductor element 106 corresponds to, for example, an IGBT (Insulated Gate Bipolar Transistor) element.

また、金属ベース板１０１の両側の上端縁からは、半導体素子１０６を取り囲むように、成形された樹脂ケース１０７が固着されている。また、金属ベース板１０１の上端縁上に位置する樹脂ケース１０７には、リードフレーム１０８，１０９，１１０が内設され、リードフレーム１０８は、半導体素子１０６の主電極（例えば、エミッタ電極）と、リードフレーム１１０は、半導体素子１０６の主電極（例えば、コレクタ電極）に導通した金属箔１０４と、夫々、金属ワイヤ１１１，１１２を介して電気的に接続されている。また、リードフレーム１０９は、半導体素子１０６の制御電極（例えば、ゲート電極）と、金属ワイヤ１１３を介して電気的に接続されている。   Also, a molded resin case 107 is fixed from the upper end edges on both sides of the metal base plate 101 so as to surround the semiconductor element 106. The resin case 107 located on the upper edge of the metal base plate 101 is provided with lead frames 108, 109, 110. The lead frame 108 includes a main electrode (for example, an emitter electrode) of the semiconductor element 106, The lead frame 110 is electrically connected to the metal foil 104 conducted to the main electrode (for example, collector electrode) of the semiconductor element 106 via metal wires 111 and 112, respectively. The lead frame 109 is electrically connected to a control electrode (for example, a gate electrode) of the semiconductor element 106 through a metal wire 113.

また、樹脂ケース１０７内には、金属ワイヤ１１１，１１２，１１３の接触防止や、半導体素子１０６を水分、湿気、塵から保護等するために、シリコーン系材料で構成されたゲル１１４が封止されている。そして、金属ベース板１０１下には、グリースを介して、冷却フィン（図示しない）を接合する。   Further, a gel 114 made of a silicone material is sealed in the resin case 107 in order to prevent the metal wires 111, 112, and 113 from contacting each other and to protect the semiconductor element 106 from moisture, moisture, and dust. ing. A cooling fin (not shown) is joined under the metal base plate 101 via grease.

しかし、このような半導体装置１００は、半導体素子１０６の主電極並びに制御電極と、リードフレーム１０８，１０９，１１０とを、多数本の金属ワイヤ１１１，１１２，１１３を用い、ワイヤボンディングにより接続している。   However, in such a semiconductor device 100, the main electrode and the control electrode of the semiconductor element 106 and the lead frames 108, 109, 110 are connected by wire bonding using a large number of metal wires 111, 112, 113. Yes.

従って、ボンディングに要する製造工程を短縮できないという問題があった。
このような問題に対し、近年、金属ワイヤレスの半導体装置２００が開示されている（例えば、特許文献２参照）。 Therefore, there is a problem that the manufacturing process required for bonding cannot be shortened.
In recent years, a metal wireless semiconductor device 200 has been disclosed to deal with such problems (for example, see Patent Document 2).

図２１は金属ワイヤレス構造の半導体装置の模式図である。
図示する半導体装置２００は、金属ベース板２０１、金属ベース板２０１上に接合された絶縁板２０２、絶縁板２０２上にパターニングされた導体パターン２０３ａ，２０３ｂ，２０３ｃ，２０３ｄと、を備え、導体パターン２０３ｂ上に半田層２０４ｂを介して、半導体素子２０５が接合されている。 FIG. 21 is a schematic diagram of a semiconductor device having a metal wireless structure.
The illustrated semiconductor device 200 includes a metal base plate 201, an insulating plate 202 bonded onto the metal base plate 201, and conductor patterns 203a, 203b, 203c, and 203d patterned on the insulating plate 202, and the conductor pattern 203b. A semiconductor element 205 is bonded to the top via a solder layer 204b.

そのほか、導体パターン２０３ｄ上には、半田層２０４ｄを介してトランス２０６、コンデンサ２０７、抵抗２０８の素子が電気的に接続されている。また、半導体装置２００外に導出させる外部導出端子２０９が導体パターン２０３ａ上に半田層２０４ａを介して電気的に接続されている。   In addition, elements such as a transformer 206, a capacitor 207, and a resistor 208 are electrically connected to the conductor pattern 203d via a solder layer 204d. Also, an external lead-out terminal 209 that is led out of the semiconductor device 200 is electrically connected to the conductor pattern 203a via the solder layer 204a.

ここで、半導体素子２０５は、チップの両面に電極を有する構造であって、その裏面電極が導体パターン２０３ｂ上に半田層２０４ｂを介し接続されている。
また、夫々のチップ素子、外部導出端子２０９上に位置するプリント基板２１０には、スルーホール２１０ａ、パターニングされた導体パターン２１１が設けられている。そして、この半導体装置２００においては、導電性ポスト２１２ａが半導体素子２０５の上面電極に半田層２０４ｅを介して接合されている。さらに、別の導電性ポスト２１２ｂが所定の位置に配置された導体パターン２１１に接合されている。 Here, the semiconductor element 205 has a structure having electrodes on both sides of the chip, and the back electrode thereof is connected to the conductor pattern 203b via the solder layer 204b.
The printed circuit board 210 located on each chip element and the external lead-out terminal 209 is provided with a through hole 210a and a patterned conductor pattern 211. In the semiconductor device 200, the conductive post 212a is joined to the upper surface electrode of the semiconductor element 205 via the solder layer 204e. Further, another conductive post 212b is joined to the conductor pattern 211 arranged at a predetermined position.

また、プリント基板２１０に配設させた導体パターン２１３上には、制御ＩＣ２１４が実装されている。そして、プリント基板２１０の制御ＩＣ２１４が実装されている面を、半導体素子２０５等が搭載された絶縁板２０２の主面に対向するように配置させている。   A control IC 214 is mounted on the conductor pattern 213 disposed on the printed circuit board 210. The surface of the printed circuit board 210 on which the control IC 214 is mounted is disposed so as to face the main surface of the insulating plate 202 on which the semiconductor element 205 and the like are mounted.

また、導電性ポスト２１２ａ，２１２ｂについては、プリント基板２１０のスルーホール２１０ａに貫通させて接続している。特に、導電性ポスト２１２ｂは、半田層２０４ｃを介し、導体パターン２０３ｃに接合されている。従って、半導体素子２０５の上面電極並びに導体パターン２０３ｃは、金属ワイヤに依らず、導電性ポスト２１２ａ，２１２ｂを介してプリント基板２１０上に電気的に引き出される。なお、プリント基板２１０と絶縁板２０２との間には樹脂２２０が充填されている。   Further, the conductive posts 212 a and 212 b are connected through the through holes 210 a of the printed circuit board 210. In particular, the conductive post 212b is joined to the conductor pattern 203c via the solder layer 204c. Therefore, the upper surface electrode of the semiconductor element 205 and the conductor pattern 203c are electrically drawn onto the printed circuit board 210 via the conductive posts 212a and 212b without depending on the metal wire. A resin 220 is filled between the printed board 210 and the insulating plate 202.

このように、半導体装置２００では、金属ワイヤを用いない構造としている。また、金属ベース板２０１とプリント基板２１０とを樹脂封止により、一体化させた構造とし、それらの間にチップ素子等を配置した構造としている。
特開２００３−２８９１３０号公報 特開２００４−２２８４０３号公報 Thus, the semiconductor device 200 has a structure that does not use metal wires. Further, the metal base plate 201 and the printed board 210 are integrated by resin sealing, and a chip element or the like is arranged between them.
JP 2003-289130 A JP 2004-228403 A

ところで、近年のＩＧＢＴにおいては、高パワー化がさらに進み、動作時において、ＩＧＢＴの主電極間に大電流が通電する。そして、当該大電流の通電によって相当量の熱が発熱する。   By the way, in recent IGBTs, the increase in power has further progressed, and a large current flows between the main electrodes of the IGBT during operation. A considerable amount of heat is generated by energizing the large current.

図２１に示す半導体装置においても大電流が流れると導電性ポスト等が熱膨張等により変形し、半導体装置としての信頼性が低下することが考えられる。
本発明は、このような点に鑑みてなされたものであり、さらに高信頼性で、優れた動作特性を有し、且つ高い生産性を有する半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。 Also in the semiconductor device shown in FIG. 21, when a large current flows, the conductive post or the like may be deformed due to thermal expansion or the like, and the reliability as the semiconductor device may be reduced.
The present invention has been made in view of these points, and further provides a semiconductor device having high reliability, excellent operating characteristics, and high productivity, and a method for manufacturing such a semiconductor device. The purpose is to do.

本発明では上記課題を解決するために、絶縁板と、前記絶縁板の第１の主面に形成された金属箔と、前記絶縁板の第２の主面に形成された、少なくとも一つの別の金属箔と、前記別の金属箔上に接合された少なくとも一つの半導体素子と、前記半導体素子が配置された前記絶縁板の前記主面に対向するように配置されたプリント基板と、前記プリント基板の第１の主面に形成された金属箔と前記プリント基板の第２の主面に形成された別の金属箔の少なくとも一つと前記半導体素子の主電極の少なくとも一つとを電気的に接続する複数のポスト電極と、を備えたことを特徴とする半導体装置が提供される。   In the present invention, in order to solve the above-mentioned problems, an insulating plate, a metal foil formed on the first main surface of the insulating plate, and at least one separate member formed on the second main surface of the insulating plate. A metal foil, at least one semiconductor element bonded on the other metal foil, a printed circuit board disposed to face the main surface of the insulating plate on which the semiconductor element is disposed, and the print Electrical connection between at least one of the metal foil formed on the first main surface of the substrate, another metal foil formed on the second main surface of the printed circuit board, and at least one of the main electrodes of the semiconductor element. A semiconductor device comprising a plurality of post electrodes is provided.

このような半導体装置では、絶縁板の第１の主面に金属箔が形成され、絶縁板の第２の主面に、少なくとも一つの別の金属箔が形成され、別の金属箔上に、少なくとも一つの半導体素子が接合され、半導体素子が配置された絶縁板の主面に対向するようにプリント基板が配置され、プリント基板の第１の主面に形成された金属箔とプリント基板の第２の主面に形成された別の金属箔の少なくとも一つと、半導体素子の主電極の少なくとも一つとが複数のポスト電極によって電気的に接続される。   In such a semiconductor device, a metal foil is formed on the first main surface of the insulating plate, at least one other metal foil is formed on the second main surface of the insulating plate, and on the other metal foil, At least one semiconductor element is bonded, the printed circuit board is disposed so as to face the main surface of the insulating plate on which the semiconductor element is disposed, and the metal foil formed on the first main surface of the printed circuit board and the first of the printed circuit board At least one of the other metal foils formed on the two main surfaces and at least one of the main electrodes of the semiconductor element are electrically connected by a plurality of post electrodes.

また、本発明では、絶縁板と、前記絶縁板の第１の主面に形成された第１の金属箔と、前記絶縁板の第２の主面に形成された、少なくとも一つの第２の金属箔と、を備えた絶縁基板を準備する工程と、前記第２の金属箔上に半導体素子の第１の主電極側が接触するように前記半導体素子を載置する工程と、前記半導体素子の第２の主電極上に、プリント基板の第１の主面に選択的に配置された第３の金属箔と前記プリント基板の第２の主面に選択的に配置された第４の金属箔の少なくとも一つに導通する複数のポスト電極の下端が対向するように、前記プリント基板と前記絶縁基板とを配置する工程と、前記第２の金属箔及び前記第１の主電極並びに前記ポスト電極及び前記第２の主電極を電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。   In the present invention, the insulating plate, the first metal foil formed on the first main surface of the insulating plate, and at least one second metal formed on the second main surface of the insulating plate. A step of preparing an insulating substrate provided with a metal foil, a step of placing the semiconductor element on the second metal foil so that the first main electrode side of the semiconductor element is in contact, and a step of A third metal foil selectively disposed on the first main surface of the printed circuit board and a fourth metal foil selectively disposed on the second main surface of the printed circuit board on the second main electrode. A step of disposing the printed circuit board and the insulating substrate such that lower ends of a plurality of post electrodes that are electrically connected to at least one of the second substrate, the second metal foil, the first main electrode, and the post electrode are disposed. And electrically connecting the second main electrode. The method of manufacturing a semiconductor device is provided.

このような半導体装置の製造方法では、絶縁板と、絶縁板の第１の主面に形成された第１の金属箔と、絶縁板の第２の主面に形成された、少なくとも一つの第２の金属箔と、を備えた絶縁基板が準備され、第２の金属箔上に半導体素子の第１の主電極側が接触するように半導体素子が載置され、半導体素子の第２の主電極上に、プリント基板の第１の主面に選択的に配置された第３の金属箔とプリント基板の第２の主面に選択的に配置された第４の金属箔の少なくとも一つに導通する複数のポスト電極の下端が対向するように、プリント基板と絶縁基板とが配置され、第２の金属箔及び第１の主電極並びにポスト電極及び第２の主電極が電気的に接続される。   In such a method for manufacturing a semiconductor device, the insulating plate, the first metal foil formed on the first main surface of the insulating plate, and at least one first surface formed on the second main surface of the insulating plate. And an insulating substrate provided with two metal foils, the semiconductor element is placed on the second metal foil so that the first main electrode side of the semiconductor element is in contact, and the second main electrode of the semiconductor element And conducting at least one of a third metal foil selectively disposed on the first main surface of the printed circuit board and a fourth metal foil selectively disposed on the second main surface of the printed circuit board. The printed circuit board and the insulating substrate are arranged so that the lower ends of the plurality of post electrodes face each other, and the second metal foil, the first main electrode, the post electrode, and the second main electrode are electrically connected. .

また、本発明では、プリント基板の第１の主面に選択的に配置された第１の金属箔と前記プリント基板の第２の主面に選択的に配置された第２の金属箔の少なくとも一つに導通する複数のポスト電極の下端が半導体素子の第１の主電極に対向するように、前記プリント基板と前記半導体素子とを配置する工程と、前記ポスト電極の下端と前記第１の主電極とを電気的に接続する工程と、絶縁板と、前記絶縁板の第１の主面に形成された第３の金属箔と、前記絶縁板の第２の主面に形成された、少なくとも一つの第４の金属箔と、を備えた絶縁基板を準備する工程と、前記第４の金属箔上に前記半導体素子の第２の主電極側が接触するように前記半導体素子を載置する工程と、前記第４の金属箔及び前記第２の主電極とを電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。   In the present invention, at least one of the first metal foil selectively disposed on the first main surface of the printed circuit board and the second metal foil selectively disposed on the second main surface of the printed circuit board. A step of disposing the printed circuit board and the semiconductor element such that lower ends of the plurality of post electrodes that are electrically connected to each other face the first main electrode of the semiconductor element; and a lower end of the post electrode and the first element A step of electrically connecting the main electrode; an insulating plate; a third metal foil formed on the first main surface of the insulating plate; and a second main surface of the insulating plate. A step of preparing an insulating substrate including at least one fourth metal foil; and placing the semiconductor element on the fourth metal foil so that the second main electrode side of the semiconductor element is in contact with the fourth metal foil. Electrically connecting the step, the fourth metal foil and the second main electrode A method of manufacturing a semiconductor device characterized by having a are provided.

このような半導体装置の製造方法では、プリント基板の第１の主面に選択的に配置された第１の金属箔とプリント基板の第２の主面に選択的に配置された第２の金属箔の少なくとも一つに導通する複数のポスト電極の下端が半導体素子の第１の主電極に対向するように、プリント基板と半導体素子とが配置され、ポスト電極の下端と第１の主電極とが電気的に接続され、絶縁板と、絶縁板の第１の主面に形成された第３の金属箔と、絶縁板の第２の主面に形成された、少なくとも一つの第４の金属箔と、を備えた絶縁基板が準備され、第４の金属箔上に半導体素子の第２の主電極側が接触するように半導体素子が載置され、第４の金属箔及び第２の主電極とが電気的に接続される。   In such a semiconductor device manufacturing method, the first metal foil selectively disposed on the first main surface of the printed circuit board and the second metal selectively disposed on the second main surface of the printed circuit board. The printed circuit board and the semiconductor element are disposed such that the lower ends of the plurality of post electrodes that are electrically connected to at least one of the foils are opposed to the first main electrode of the semiconductor element, and the lower ends of the post electrodes, the first main electrode, Are electrically connected, an insulating plate, a third metal foil formed on the first main surface of the insulating plate, and at least one fourth metal formed on the second main surface of the insulating plate And an insulating substrate provided with a foil, and the semiconductor element is placed on the fourth metal foil so that the second main electrode side of the semiconductor element is in contact, and the fourth metal foil and the second main electrode Are electrically connected.

本発明では、絶縁板の第１の主面に金属箔を形成し、絶縁板の第２の主面に、少なくとも一つの別の金属箔を形成し、別の金属箔上に、少なくとも一つの半導体素子を接合し、半導体素子が配置された絶縁板の主面に対向するようにプリント基板を配置し、プリント基板の第１の主面に形成された金属箔とプリント基板の第２の主面に形成された別の金属箔の少なくとも一つと、半導体素子の主電極の少なくとも一つとを複数のポスト電極によって電気的に接続した。   In the present invention, a metal foil is formed on the first main surface of the insulating plate, at least one other metal foil is formed on the second main surface of the insulating plate, and at least one metal foil is formed on the other metal foil. The semiconductor element is joined, the printed circuit board is disposed so as to face the main surface of the insulating plate on which the semiconductor element is disposed, the metal foil formed on the first main surface of the printed circuit board and the second main surface of the printed circuit board. At least one of the other metal foils formed on the surface and at least one of the main electrodes of the semiconductor element were electrically connected by a plurality of post electrodes.

また、本発明では、絶縁板と、絶縁板の第１の主面に形成された第１の金属箔と、絶縁板の第２の主面に形成された、少なくとも一つの第２の金属箔と、を備えた絶縁基板を準備し、第２の金属箔上に半導体素子の第１の主電極側が接触するように半導体素子を載置し、半導体素子の第２の主電極上に、プリント基板の第１の主面に選択的に配置された第３の金属箔とプリント基板の第２の主面に選択的に配置された第４の金属箔の少なくとも一つに導通する複数のポスト電極の下端が対向するように、プリント基板と絶縁基板とを配置し、第２の金属箔及び第１の主電極並びにポスト電極及び第２の主電極を電気的に接続した。   In the present invention, the insulating plate, the first metal foil formed on the first main surface of the insulating plate, and at least one second metal foil formed on the second main surface of the insulating plate And mounting the semiconductor element on the second metal foil so that the first main electrode side of the semiconductor element is in contact with the printed circuit board on the second main electrode of the semiconductor element. A plurality of posts conducting to at least one of a third metal foil selectively arranged on the first main surface of the substrate and a fourth metal foil selectively arranged on the second main surface of the printed circuit board The printed circuit board and the insulating substrate were arranged so that the lower ends of the electrodes were opposed to each other, and the second metal foil, the first main electrode, the post electrode, and the second main electrode were electrically connected.

また、本発明では、プリント基板の第１の主面に選択的に配置された第１の金属箔とプリント基板の第２の主面に選択的に配置された第２の金属箔の少なくとも一つに導通する複数のポスト電極の下端が半導体素子の第１の主電極に対向するように、プリント基板と半導体素子とを配置し、ポスト電極の下端と第１の主電極とを電気的に接続し、絶縁板と、絶縁板の第１の主面に形成された第３の金属箔と、絶縁板の第２の主面に形成された、少なくとも一つの第４の金属箔と、を備えた絶縁基板を準備し、第４の金属箔上に半導体素子の第２の主電極側が接触するように半導体素子を載置し、第４の金属箔及び第２の主電極とを電気的に接続した。   In the present invention, at least one of the first metal foil selectively disposed on the first main surface of the printed circuit board and the second metal foil selectively disposed on the second main surface of the printed circuit board. The printed circuit board and the semiconductor element are arranged so that the lower ends of the plurality of post electrodes that are electrically connected to each other face the first main electrode of the semiconductor element, and the lower end of the post electrode and the first main electrode are electrically connected An insulating plate; a third metal foil formed on the first main surface of the insulating plate; and at least one fourth metal foil formed on the second main surface of the insulating plate. An insulating substrate provided is prepared, the semiconductor element is placed on the fourth metal foil so that the second main electrode side of the semiconductor element is in contact, and the fourth metal foil and the second main electrode are electrically connected Connected to.

これにより、高信頼性で、優れた動作特性を有し、且つ高い生産性を有する半導体装置及びそのような半導体装置の製造方法が実現する。   As a result, a semiconductor device having high reliability, excellent operating characteristics, and high productivity and a method for manufacturing such a semiconductor device are realized.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。最初に、本実施の形態における半導体装置の構造について説明する。
図１は半導体装置の構造を説明する要部模式図である。ここで、図（Ａ）は、半導体装置の要部上面図であり、図（Ｂ）は、半導体装置の要部断面図である。また、図（Ｂ）においては、図（Ａ）のＡ−Ｂの位置における断面図が示されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. First, the structure of the semiconductor device in this embodiment will be described.
FIG. 1 is a schematic view of a main part for explaining the structure of a semiconductor device. Here, FIG. (A) is a top view of a principal part of the semiconductor device, and FIG. (B) is a sectional view of a principal part of the semiconductor device. Moreover, in FIG. (B), sectional drawing in the position of AB of FIG. (A) is shown.

図示する半導体装置１は、絶縁基板１０と、絶縁基板１０に対向させたプリント基板３０とがアンダーフィル材４０の封止により、一体的になった構造をなし、絶縁基板１０上に、複数の半導体素子２０，２１が実装されている。さらに、この半導体装置１は、樹脂ケースによりパッケージングされ（不図示）、例えば、汎用ＩＧＢＴモジュールとして機能する。   The illustrated semiconductor device 1 has a structure in which an insulating substrate 10 and a printed circuit board 30 opposed to the insulating substrate 10 are integrated by sealing an underfill material 40, and a plurality of insulating substrates 10 are formed on the insulating substrate 10. Semiconductor elements 20 and 21 are mounted. Further, the semiconductor device 1 is packaged by a resin case (not shown) and functions as, for example, a general-purpose IGBT module.

絶縁基板１０は、絶縁板１０ａと、絶縁板１０ａの下面にＤＣＢ（Direct Copper Bonding）法で形成された金属箔１０ｂと、絶縁板１０ａの上面に同じくＤＣＢ法で形成された、複数の金属箔１０ｃ，１０ｄを備えている。これらの金属箔１０ｃ，１０ｄは、絶縁板１０ａの上面に選択的にパターン形成されている。   The insulating substrate 10 includes an insulating plate 10a, a metal foil 10b formed by a DCB (Direct Copper Bonding) method on the lower surface of the insulating plate 10a, and a plurality of metal foils also formed on the upper surface of the insulating plate 10a by the DCB method. 10c, 10d. These metal foils 10c and 10d are selectively patterned on the upper surface of the insulating plate 10a.

さらに、金属箔１０ｃ，１０ｄ上には、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーの半田層１１を介して、少なくとも一つの半導体素子２０の主電極側（例えば、コレクタ電極）、または、半導体素子２１のカソード側が接合されている。   Furthermore, on the metal foils 10c and 10d, the main electrode side (for example, collector electrode) of at least one semiconductor element 20 or the like via a tin (Sn) -silver (Ag) lead-free solder layer 11 or The cathode side of the semiconductor element 21 is joined.

ここで、半導体素子２０は、例えば、ＩＧＢＴ素子、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の縦型のパワー半導体素子が該当する。また、半導体素子２１は、例えば、ＦＷＤ（Free Wheeling Diode）素子等のパワーダイオード素子が該当する。   Here, the semiconductor element 20 corresponds to, for example, a vertical power semiconductor element such as an IGBT element or a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The semiconductor element 21 corresponds to a power diode element such as an FWD (Free Wheeling Diode) element.

なお、絶縁板１０ａは、例えば、アルミナ（Ａｌ2Ｏ3）焼結体、窒化シリコン（ＳｉＮ）等のセラミックで構成され、金属箔１０ｂ，１０ｃ，１０ｄは、銅（Ｃｕ）を主成分とする金属で構成されている。 The insulating plate 10a is made of, for example, alumina (Al 2 O 3 ) sintered body, ceramic such as silicon nitride (SiN), and the metal foils 10b, 10c, and 10d are mainly composed of copper (Cu). Consists of metal.

また、絶縁板１０ａの厚みは、０．３〜０．７ｍｍであり、金属箔１０ｂ，１０ｃ，１０ｄの厚みは、例えば、０．２〜０．６ｍｍである。
また、半導体装置１においては、半導体素子２０，２１の上方に、インプラントプリント基板（以下、プリント基板）３０が絶縁基板１０と対向するように配置されている。 The insulating plate 10a has a thickness of 0.3 to 0.7 mm, and the metal foils 10b, 10c, and 10d have a thickness of 0.2 to 0.6 mm, for example.
In the semiconductor device 1, an implant printed circuit board (hereinafter referred to as a printed circuit board) 30 is disposed above the semiconductor elements 20 and 21 so as to face the insulating substrate 10.

このプリント基板３０は、多層構造をなし、例えば、樹脂層３０ａを中心部に配置し、その上面に、少なくとも一つの金属箔３０ｂが選択的にパターン形成されている。また、その下面においても、少なくとも一つの金属箔３０ｃが選択的にパターン形成されている。   The printed circuit board 30 has a multilayer structure, for example, a resin layer 30a is disposed at the center, and at least one metal foil 30b is selectively patterned on the upper surface thereof. Further, at least one metal foil 30c is selectively patterned on the lower surface.

ここで、樹脂層３０ａの材質は、例えば、ポリイミド樹脂、エポキシ樹脂等である。また、必要に応じて、ガラス繊維で構成されたガラスクロスを樹脂層３０ａ内部に含浸させてもよい。また、金属箔３０ｂ，３０ｃは、例えば、銅を主たる成分により構成されている。   Here, the material of the resin layer 30a is, for example, a polyimide resin, an epoxy resin, or the like. Moreover, you may impregnate the inside of the resin layer 30a with the glass cloth comprised by the glass fiber as needed. Moreover, the metal foils 30b and 30c are made of, for example, copper as a main component.

また、プリント基板３０の剛性については、所定の剛性を備えた硬いタイプのものでもよく、プリント基板３０全体が歪曲可能になるフレキシブルなものであってもよい。
また、プリント基板３０の最表面には、樹脂製の保護層３１が形成されている。なお、図（Ａ）では、金属箔３０ｂのパターン形状を明確に説明するために、保護層３１を、図示していない。 The rigidity of the printed circuit board 30 may be a hard type having a predetermined rigidity, or may be flexible so that the entire printed circuit board 30 can be distorted.
A resin protective layer 31 is formed on the outermost surface of the printed circuit board 30. In FIG. (A), the protective layer 31 is not shown in order to clearly describe the pattern shape of the metal foil 30b.

また、半導体装置１においては、半導体素子２０の主電極（例えば、エミッタ電極）が位置する領域直上のプリント基板３０に、およそ線対称となるように、複数のスルーホール３０ｄが設けられている。そして、このスルーホール３０ｄ内に、薄厚の筒状めっき層（図示しない）が設けられ、スルーホール３０ｄ内に、円筒状のポスト電極３０ｅが筒状めっき層を介し、注入（インプラント）されている。   In the semiconductor device 1, a plurality of through holes 30 d are provided on the printed circuit board 30 immediately above the region where the main electrode (for example, emitter electrode) of the semiconductor element 20 is located so as to be approximately line symmetric. A thin cylindrical plating layer (not shown) is provided in the through hole 30d, and a cylindrical post electrode 30e is injected (implanted) through the cylindrical plating layer in the through hole 30d. .

また、各々のポスト電極３０ｅは、スルーホール３０ｄ内で半田付けされ、プリント基板３０の主面に配設された金属箔３０ｂ，３０ｃと導通された状態にある。プリント基板の両面に金属箔を配設する場合には、このように筒状めっき層を介してポスト電極を注入し、半田付けしておくことで、良好な電気的接続と機械的強度を確保することができる。なお、後述する第２の変形例のように、プリント基板の片面に比較的肉厚の金属箔を形成しポスト電極を注入する場合は、筒状めっき層や半田付けを省略してもよい。   Each post electrode 30e is soldered in the through hole 30d and is electrically connected to the metal foils 30b and 30c disposed on the main surface of the printed circuit board 30. When placing metal foil on both sides of the printed circuit board, injecting post electrodes through the cylindrical plating layer and soldering in this way ensures good electrical connection and mechanical strength. can do. In the case of forming a relatively thick metal foil on one surface of the printed board and injecting the post electrode as in a second modification described later, the cylindrical plating layer and soldering may be omitted.

ここで、ポスト電極３０ｅの配置においては、例えば、半導体素子２０のエミッタ電極の領域直上には、５個を組としたポスト電極３０ｅが列を構成し、それらが線対称となるように、２列に配置されている。そして、このようなポスト電極３０ｅのピッチは、均一に構成されている。また、夫々のポスト電極３０ｅの下端は、半導体素子２０のエミッタ電極に、半田層１２を介して電気的に接続されている。   Here, in the arrangement of the post electrodes 30e, for example, immediately after the emitter electrode region of the semiconductor element 20, a set of five post electrodes 30e constitutes a row, and the two are arranged in line symmetry. Arranged in columns. The pitch of the post electrodes 30e is configured to be uniform. In addition, the lower end of each post electrode 30 e is electrically connected to the emitter electrode of the semiconductor element 20 via the solder layer 12.

また、半導体素子２１のアノード側領域直上には、４個を組としたポスト電極３０ｅが列を構成し、それらが線対称となるように、２列に配置されている。そして、このようなポスト電極３０ｅのピッチは、均一に構成されている。また、夫々のポスト電極３０ｅの下端が半導体素子２１のアノード側に、半田層を介して電気的に接続されている。   Further, immediately after the anode side region of the semiconductor element 21, a set of four post electrodes 30e form a row and are arranged in two rows so that they are line symmetric. The pitch of the post electrodes 30e is configured to be uniform. In addition, the lower end of each post electrode 30e is electrically connected to the anode side of the semiconductor element 21 via a solder layer.

これにより、半導体装置１においては、半導体素子２０のエミッタ電極と、半導体素子２１のアノード側との電気的な接続が、ポスト電極３０ｅ並びに金属箔３０ｂを経由して確保されている。   Thereby, in the semiconductor device 1, electrical connection between the emitter electrode of the semiconductor element 20 and the anode side of the semiconductor element 21 is ensured via the post electrode 30e and the metal foil 30b.

なお、半導体素子２０のコレクタ電極と、半導体素子２１のカソード側との電気的な接続については、金属箔１０ｃ，１０ｄを経由して確保されている。
また、ポスト電極３０ｅの材質は、例えば、銅、アルミニウム（Ａｌ）、錫−銀系の鉛フリーの半田材、または、これらの金属からなる合金を主たる成分で構成されている。また、各々のポスト電極３０ｅの長さは、均一である。 The electrical connection between the collector electrode of the semiconductor element 20 and the cathode side of the semiconductor element 21 is ensured via the metal foils 10c and 10d.
The material of the post electrode 30e is mainly composed of, for example, copper, aluminum (Al), tin-silver based lead-free solder material, or an alloy made of these metals. Further, the length of each post electrode 30e is uniform.

また、上記の例では、半導体素子２０のエミッタ電極に接合させたポスト電極３０ｅの個数を１０個に限定して例示したが、１個の半導体素子２０に接合させるポスト電極３０ｅは、この数に限るものではない。例えば、ポスト電極３０ｅの径を０．３〜０．６ｍｍとした場合、１個のポスト電極３０ｅに、８〜２０Ａの電流が通電可能である。従って、この電流値から半導体素子２０の容量に応じて、半導体素子２０に接合させるポスト電極３０ｅの本数を割り出し、その数において配置すればよい。   In the above example, the number of post electrodes 30e bonded to the emitter electrode of the semiconductor element 20 is limited to ten. However, the number of post electrodes 30e bonded to one semiconductor element 20 is set to this number. It is not limited. For example, when the diameter of the post electrode 30e is 0.3 to 0.6 mm, a current of 8 to 20 A can be applied to one post electrode 30e. Therefore, the number of post electrodes 30e to be joined to the semiconductor element 20 may be determined from the current value according to the capacity of the semiconductor element 20 and arranged in that number.

このような複数のポスト電極３０ｅの配置により、例えば、半導体素子２０においては、主電極間に大電流を通電させても、当該大電流が夫々のポスト電極３０ｅを経由して、主電極に分散・通電することになる。   Due to the arrangement of the plurality of post electrodes 30e, for example, in the semiconductor element 20, even when a large current is passed between the main electrodes, the large current is distributed to the main electrodes via the respective post electrodes 30e.・ Energize.

また、プリント基板３０においては、半導体素子２０のエミッタ電極領域外の上方に、別途、スルーホール３０ｆが設けられ、当該スルーホール３０ｆ内にも、円筒状のポスト電極３０ｇが注入・接合されている。そして、このポスト電極３０ｇは、半導体素子２０の制御電極（例えば、ゲート電極）に、半田層を介して、電気的に接続されている。   Further, in the printed circuit board 30, a through hole 30f is separately provided above the outside of the emitter electrode region of the semiconductor element 20, and a cylindrical post electrode 30g is injected and joined also into the through hole 30f. . The post electrode 30g is electrically connected to a control electrode (for example, a gate electrode) of the semiconductor element 20 via a solder layer.

このように、半導体素子２０の主面に配置された主電極または制御電極、半導体素子２１のアノード側がポスト電極３０ｅ，３０ｇに接合されている。
なお、上述したポスト電極３０ｅ，３０ｇの構造については、棒状とは限らす、その内部を中空にさせたパイプ状にしてもよい。 Thus, the main electrode or control electrode arranged on the main surface of the semiconductor element 20 and the anode side of the semiconductor element 21 are joined to the post electrodes 30e and 30g.
The structure of the post electrodes 30e and 30g described above is not limited to a rod shape, but may be a pipe shape having a hollow inside.

さらに、半導体装置１においては、絶縁基板１０とプリント基板３０の間隙に、アンダーフィル材４０を充填している。これにより、半導体装置１は、絶縁基板１０とプリント基板３０により一体化されている。   Furthermore, in the semiconductor device 1, the underfill material 40 is filled in the gap between the insulating substrate 10 and the printed circuit board 30. Thereby, the semiconductor device 1 is integrated by the insulating substrate 10 and the printed circuit board 30.

また、半導体装置１には、半導体素子２０，２１等を取り囲むように、例えば、ＰＰＳ（ポリ・フェニレン・サルファイド）製の樹脂ケースが備えられている（図示しない）。この樹脂ケースの内面には、素子、回路等の保護を目的として、例えば、シリコーンを主成分とするゲル、またはエポキシ樹脂で構成された封止材が充填されている（図示しない）。   The semiconductor device 1 is provided with a resin case made of, for example, PPS (poly phenylene sulfide) so as to surround the semiconductor elements 20 and 21 (not shown). The inner surface of the resin case is filled with a sealing material made of, for example, a gel containing silicone as a main component or an epoxy resin (not shown) for the purpose of protecting elements, circuits, and the like.

あるいは、樹脂ケース（図示なし）を使用しないで、金属金型（図示なし）を用いて、半導体装置１を取り囲むようにエポキシ樹脂をポッティングあるいはトランスファーモールドして構成しても良い。   Alternatively, without using a resin case (not shown), an epoxy resin may be potted or transfer molded so as to surround the semiconductor device 1 using a metal mold (not shown).

さらに、図１においては、特に、図示されていないが、プリント基板３０には、外部接続用端子としてのリードフレームが複数個、垂直に貫通し、それらと半導体素子２０，２１の各電極との電気的な接続が確保されている。   Further, although not particularly shown in FIG. 1, a plurality of lead frames as external connection terminals penetrate vertically through the printed circuit board 30, and these are connected to the respective electrodes of the semiconductor elements 20 and 21. Electrical connection is ensured.

また、図１においては、特に、図示されていないが、絶縁基板１０より広面積の金属ベース板を、この半導体装置１の基体としてもよい。例えば、金属箔１０ｂの下に半田層を介して、数ミリ厚の金属ベース板を接合させてもよい。また、半導体素子２０，２１上に、放熱体として知られるヒートスプレッタを設置してもよい。   Although not particularly shown in FIG. 1, a metal base plate having a larger area than the insulating substrate 10 may be used as the base of the semiconductor device 1. For example, a metal base plate having a thickness of several millimeters may be bonded under the metal foil 10b via a solder layer. A heat spreader known as a heat radiator may be installed on the semiconductor elements 20 and 21.

次に、半導体装置１の細部の構造についての理解を深めるために、図１よりさらに拡大させた図を用いて、半導体装置１の構造について説明する。なお、以下の図では、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。   Next, in order to deepen the understanding of the detailed structure of the semiconductor device 1, the structure of the semiconductor device 1 will be described with reference to a further enlarged view of FIG. In the following drawings, the same members as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図２は半導体装置の構造を説明する要部断面模式図である。この図では、半導体装置１に配設したポスト電極３０ｅと、ポスト電極３０ｅに接合された半導体素子２０の周辺の拡大図が主に示されている。   FIG. 2 is a schematic cross-sectional view of the relevant part for explaining the structure of the semiconductor device. In this figure, an enlarged view of the periphery of the post electrode 30e disposed in the semiconductor device 1 and the semiconductor element 20 joined to the post electrode 30e is mainly shown.

上述したように、半導体装置１は、金属箔１０ｄ上に、半田層１１を介して半導体素子２０の主電極（コレクタ電極）が接合されている。
また、半導体素子２０の上方には、プリント基板３０が配置され、プリント基板３０内に、複数のスルーホール３０ｄが形成されている。そして、スルーホール３０ｄの内壁には、例えば、銅で構成された筒状めっき層３０ｈが配置されている。 As described above, in the semiconductor device 1, the main electrode (collector electrode) of the semiconductor element 20 is joined to the metal foil 10 d via the solder layer 11.
A printed circuit board 30 is disposed above the semiconductor element 20, and a plurality of through holes 30 d are formed in the printed circuit board 30. A cylindrical plating layer 30h made of, for example, copper is disposed on the inner wall of the through hole 30d.

また、プリント基板３０の上下の主面には、パターン形成された金属箔３０ｂ，３０ｃが配設される。これらの金属箔３０ｂ，３０ｃは、筒状めっき層３０ｈで覆われ、筒状めっき層と電気的に接続されている。   Also, patterned metal foils 30 b and 30 c are disposed on the upper and lower main surfaces of the printed circuit board 30. These metal foils 30b and 30c are covered with a cylindrical plating layer 30h and are electrically connected to the cylindrical plating layer.

また、上述したポスト電極３０ｅは、筒状めっき層３０ｈ内部の中途まで注入され、半田層３０ｉによって、筒状めっき層３０ｈに固設されている。これにより、ポスト電極３０ｅと、金属箔３０ｂ，３０ｃとの電気的接続並びに接合部における機械的強度が確保される。   Further, the post electrode 30e described above is injected halfway into the cylindrical plating layer 30h, and is fixed to the cylindrical plating layer 30h by the solder layer 30i. Thereby, the electrical connection between the post electrode 30e and the metal foils 30b and 30c and the mechanical strength at the joint are ensured.

また、複数配置されたポスト電極３０ｅの下端は、半導体素子２０のもう一つの主電極（エミッタ電極）に、半田層１２を介して電気的に接続されている。これにより、例えば、半導体素子２０の制御電極がオン状態で、半導体素子２０のエミッタ−コレクタ電極間が通電状態になると、金属箔３０ｂ，３０ｃと金属箔１０ｄ間に、夫々のポスト電極３０ｅを介して大電流が通電する。   Further, the lower ends of the plurality of post electrodes 30 e are electrically connected to another main electrode (emitter electrode) of the semiconductor element 20 via the solder layer 12. Thereby, for example, when the control electrode of the semiconductor element 20 is in the ON state and the emitter-collector electrode of the semiconductor element 20 is energized, the respective post electrodes 30e are interposed between the metal foils 30b and 30c and the metal foil 10d. A large current.

なお、半田層１２の側面は、フィレット構造を形成し、ポスト電極３０ｅの下端と、半導体素子２０の主電極との接合を強固なものにしている。
さらに、半導体装置１においては、プリント基板３０と絶縁基板１０との間隙に、アンダーフィル材４０が充填されている。このアンダーフィル材４０は、例えば、エポキシ系樹脂、シアネート系樹脂、シリコン系樹脂のいずれかを主たる成分とし、無機材料で構成されるフィラー材を含有している。フィラー材としては、例えば、窒化ボロン（ＢＮ）、窒化アルミニウム（ＡｌＮ）、窒化シリコン等の高熱伝導率を備えた無機材料を用いる。 Note that the side surface of the solder layer 12 forms a fillet structure, and the bonding between the lower end of the post electrode 30 e and the main electrode of the semiconductor element 20 is strengthened.
Further, in the semiconductor device 1, an underfill material 40 is filled in a gap between the printed circuit board 30 and the insulating substrate 10. The underfill material 40 includes, for example, a filler material composed of an inorganic material, which is mainly composed of an epoxy resin, a cyanate resin, or a silicon resin. As the filler material, for example, an inorganic material having high thermal conductivity such as boron nitride (BN), aluminum nitride (AlN), silicon nitride, or the like is used.

このような半導体装置１の構成によれば、金属ワイヤを必要としない。従って、半導体装置１の外部接続用端子から半導体素子２０，２１の主電極またはアノード側にまで連通する通電路のＬ成分が大きく低減する。   According to such a configuration of the semiconductor device 1, no metal wire is required. Accordingly, the L component of the energization path communicating from the external connection terminal of the semiconductor device 1 to the main electrode or anode side of the semiconductor elements 20 and 21 is greatly reduced.

また、半導体装置１を作動させたときに、半導体素子２０による発熱と冷却により、半導体素子２０近傍の温度の昇温・降温が繰り返されるが、このような状況下においても、半導体素子２０の主電極とポスト電極３０ｅとを接合する半田層１２に過剰な応力が印加されることがない。   Further, when the semiconductor device 1 is operated, the temperature in the vicinity of the semiconductor element 20 is repeatedly raised and lowered due to heat generation and cooling by the semiconductor element 20. Excessive stress is not applied to the solder layer 12 that joins the electrode and the post electrode 30e.

例えば、半導体素子２０近傍においては、ポスト電極３０ｅの形状が細長く、半導体素子２０の主電極とポスト電極３０ｅとの接合面積を小さくしている。このため、ポスト電極３０ｅ自体の線膨張が増加し、温度の高低が繰り返されても、ポスト電極３０ｅが横方向（長さ方向に垂直な方向）に大きく熱膨張・伸縮することがない。従って、半導体装置１の動作時において、過剰な応力が半田層１２に印加されることがない。   For example, in the vicinity of the semiconductor element 20, the shape of the post electrode 30 e is elongated and the junction area between the main electrode of the semiconductor element 20 and the post electrode 30 e is reduced. For this reason, even if the linear expansion of the post electrode 30e itself increases and the temperature is repeated, the post electrode 30e does not greatly expand or contract in the lateral direction (direction perpendicular to the length direction). Accordingly, excessive stress is not applied to the solder layer 12 during the operation of the semiconductor device 1.

さらに、このようなポスト電極３０ｅを半導体素子２０の主電極に、複数本に分けて接合させているので、応力が半田層１２に印加されたとしても、夫々のポスト電極３０ｅ下で均等に分散される。従って、夫々の半田層１２に印加される応力は、分散され、極力低減する。   Furthermore, since such a post electrode 30e is bonded to the main electrode of the semiconductor element 20 in a plurality of pieces, even if stress is applied to the solder layer 12, it is evenly distributed under each post electrode 30e. Is done. Therefore, the stress applied to each solder layer 12 is dispersed and reduced as much as possible.

また、半導体装置１の動作時において、昇温・降温により、プリント基板３０または半導体素子２０，２１が歪曲・変形しても、ポスト電極３０ｅが細長い形状を有していることから、プリント基板３０または半導体素子２０，２１の変形に応じて、ポスト電極３０ｅ自体が撓む（変形）ことができる。その結果、夫々の半田層１２に印加される応力が大きく減少する。   Further, even when the printed circuit board 30 or the semiconductor elements 20 and 21 are distorted or deformed by temperature increase / decrease during the operation of the semiconductor device 1, the post electrode 30e has an elongated shape. Alternatively, the post electrode 30e itself can be bent (deformed) in accordance with the deformation of the semiconductor elements 20 and 21. As a result, the stress applied to each solder layer 12 is greatly reduced.

また、このように、ポスト電極３０ｅを複数本、半導体素子２０，２１の主電極またはアノード側上に分散配置しているので、放熱性が格段に向上する。
例えば、半導体素子２０においては、大電流がエミッタ電極から複数のポスト電極３０ｅにより分散されて流入するので、半導体素子２０内に局部的な温度上昇が生じることがない。また、半導体素子２０が発熱しても、当該熱は、夫々のポスト電極３０ｅを伝導し、プリント基板３０に分散・放熱される。 In addition, since the plurality of post electrodes 30e are distributed on the main electrode or anode side of the semiconductor elements 20 and 21 as described above, the heat dissipation is remarkably improved.
For example, in the semiconductor element 20, since a large current flows from the emitter electrode by being dispersed by the plurality of post electrodes 30 e, a local temperature rise does not occur in the semiconductor element 20. Further, even if the semiconductor element 20 generates heat, the heat is conducted through the respective post electrodes 30 e and dispersed and radiated to the printed circuit board 30.

また、ポスト電極３０ｅと、半導体素子２０，２１の主電極またはアノード側との接合面積が小さい故、半田層１２内にボイドが残存することもない。導電性ポストと半導体素子の接合部の面積が大きいと、半田材内に存在する空孔がリフロー時に当該半田材内に残存し、半田層内にボイドが形成する場合がある。   Further, since the bonding area between the post electrode 30e and the main electrode or anode side of the semiconductor elements 20 and 21 is small, no voids remain in the solder layer 12. When the area of the joint between the conductive post and the semiconductor element is large, voids existing in the solder material may remain in the solder material during reflow, and voids may be formed in the solder layer.

しかし、半導体装置１では、ポスト電極３０ｅと半導体素子２０，２１の主電極、アノード側との接合面積を小さくしている。従って、半田材内に存在する空孔がリフロー時において、半導体素子２０，２１とポスト電極３０ｅとの間隙から逃げ易くなり、半田層１２内に、ボイドが残存することがない。その結果、半導体素子２０，２１の主電極、アノード側とポスト電極３０ｅとの間隙に半田層１２が密に充填されるので、半田層１２の接触不良等が発生することがない。   However, in the semiconductor device 1, the junction area between the post electrode 30 e and the main electrodes and anode sides of the semiconductor elements 20 and 21 is reduced. Therefore, the voids existing in the solder material can easily escape from the gap between the semiconductor elements 20, 21 and the post electrode 30 e during reflow, and voids do not remain in the solder layer 12. As a result, the solder layer 12 is densely filled in the gap between the main electrode and anode side of the semiconductor elements 20 and 21 and the post electrode 30e, so that contact failure of the solder layer 12 does not occur.

さらに、半導体装置１を高い動作周波数において作動させると、半導体素子２０，２１の主電極またはアノード側に接合させた電極表面に表皮効果が発生する場合がある。しかし、半導体装置１は、棒状またはパイプ状のポスト電極３０ｅを複数本、半導体素子２０，２１のエミッタ電極、アノード側上に分散配置し、その全表面積を大きくしている。   Further, when the semiconductor device 1 is operated at a high operating frequency, a skin effect may occur on the surface of the electrode joined to the main electrode or the anode side of the semiconductor elements 20 and 21. However, in the semiconductor device 1, a plurality of rod-like or pipe-like post electrodes 30e are dispersedly arranged on the emitter electrode and anode sides of the semiconductor elements 20 and 21, and the total surface area thereof is increased.

従って、表皮効果が発生しても、当該大電流が複数のポスト電極３０ｅの表面を介し、エミッタ電極から分散されて流入する。
その結果、高い動作周波数においても、半導体素子２０内に局部的な温度上昇が生じず、放熱性が大きく向上する。 Therefore, even if the skin effect occurs, the large current flows in a distributed manner from the emitter electrode through the surfaces of the plurality of post electrodes 30e.
As a result, even at a high operating frequency, a local temperature rise does not occur in the semiconductor element 20, and the heat dissipation is greatly improved.

なお、半導体素子２０，２１の主電極、アノード側と、ポスト電極３０ｅとの接合については、上述した半田接合のほか、超音波接合や圧接等の直接接合により、接合させた構造であってもよい（図示しない）。これにより、半導体素子２０，２１の主電極またはアノード側と、ポスト電極３０ｅとがより強固に接合する。   The main electrodes and anode sides of the semiconductor elements 20 and 21 and the post electrode 30e may be joined by direct joining such as ultrasonic joining or pressure welding in addition to the solder joining described above. Good (not shown). Thereby, the main electrode or anode side of the semiconductor elements 20 and 21 and the post electrode 30e are more firmly joined.

さらに、半導体装置１は、プリント基板３０と絶縁基板１０との間隙がアンダーフィル材４０で封止され、絶縁基板１０とプリント基板３０とが一体となった構造をなしている。これにより、半導体装置１全体の機械的強度が確保される。   Further, the semiconductor device 1 has a structure in which the gap between the printed board 30 and the insulating board 10 is sealed with the underfill material 40 and the insulating board 10 and the printed board 30 are integrated. Thereby, the mechanical strength of the whole semiconductor device 1 is ensured.

また、アンダーフィル材４０内に、高熱伝導率を備えたフィラー材を含有させているので、絶縁基板１０上に、高パワーの半導体素子２０を搭載しても、半導体素子２０からの発熱が充分に放熱され得る。   In addition, since the underfill material 40 contains a filler material having a high thermal conductivity, even if the high-power semiconductor element 20 is mounted on the insulating substrate 10, heat generation from the semiconductor element 20 is sufficient. The heat can be dissipated.

以上の結果から、半導体装置１の信頼性は高く、良好な動作特性を有する。また、半導体装置１のパワーサイクル耐量がより向上する。
次に、半導体素子２０，２１の上方に配置したプリント基板３０の全体構造について、詳細に説明する。 From the above results, the semiconductor device 1 has high reliability and good operating characteristics. In addition, the power cycle tolerance of the semiconductor device 1 is further improved.
Next, the entire structure of the printed circuit board 30 disposed above the semiconductor elements 20 and 21 will be described in detail.

図３はプリント基板の全体構造を説明する要部図である。ここで、図（Ａ）は、プリント基板の要部裏面図である。即ち、図（Ａ）では、図１に示す絶縁基板１０側から眺めたプリント基板の主面が示されている。また、図（Ｂ）は、プリント基板の要部断面図であり、図（Ａ）のＡ−Ｂの位置における断面図が示されている。   FIG. 3 is a main part diagram for explaining the entire structure of the printed circuit board. Here, FIG. (A) is a principal part rear view of a printed circuit board. That is, FIG. 1A shows the main surface of the printed circuit board viewed from the insulating substrate 10 side shown in FIG. Moreover, FIG. (B) is principal part sectional drawing of a printed circuit board, and sectional drawing in the position of AB of FIG. (A) is shown.

図示するプリント基板３０は、一例として、インバータ回路を構成する６組のＩＧＢＴとＦＷＤの並列接続回路を１パッケージに格納する半導体装置（６ｉｎ１構造）に対応した構造のものが示されている。   As an example, the printed circuit board 30 shown in the figure has a structure corresponding to a semiconductor device (6 in 1 structure) that stores six sets of IGBT and FWD parallel connection circuits constituting an inverter circuit in one package.

上述したように、プリント基板３０を構成する樹脂層３０ａのいずれかの主面には、複数の金属箔３０ｃ，３０ｊがパターン形成されている。さらに、樹脂層３０ａ並びに金属箔３０ｃ，３０ｊ上には、保護層３１が形成されている。なお、図（Ａ）では、金属箔３０ｃ，３０ｊのパターン形状を明確に示すために、プリント基板３０の最表面に形成させた保護層３１は図示していない。   As described above, a plurality of metal foils 30 c and 30 j are patterned on any main surface of the resin layer 30 a constituting the printed circuit board 30. Further, a protective layer 31 is formed on the resin layer 30a and the metal foils 30c and 30j. In FIG. 2A, the protective layer 31 formed on the outermost surface of the printed circuit board 30 is not shown in order to clearly show the pattern shapes of the metal foils 30c and 30j.

このような金属箔３０ｃ，３０ｊは、その一部が半導体素子２０のエミッタ電極並びに半導体素子２１のアノード側の領域上に位置するように配設されている。そして、当該分に、ポスト電極３０ｅを複数配置する。   Such metal foils 30 c and 30 j are arranged so that a part thereof is located on the emitter electrode of the semiconductor element 20 and the region on the anode side of the semiconductor element 21. Then, a plurality of post electrodes 30e are arranged for that amount.

例えば、半導体素子２０のエミッタ電極並びに半導体素子２１のアノード側の領域直上に位置する金属箔３０ｃ，３０ｊ内には、複数のポスト電極３０ｅが線対称となるように配置されている。   For example, in the metal foils 30c and 30j located immediately above the emitter electrode of the semiconductor element 20 and the anode side region of the semiconductor element 21, a plurality of post electrodes 30e are arranged in line symmetry.

具体的には、半導体素子２０のエミッタ電極領域上の金属箔３０ｃ，３０ｊには、５個を組とし、２組のポスト電極３０ｅが線対称に２列になって配置している。従って、半導体素子２０のエミッタ電極領域上の金属箔３０ｃ，３０ｊには、合計１０個のポスト電極３０ｅが配置されている。   Specifically, the metal foils 30c and 30j on the emitter electrode region of the semiconductor element 20 are arranged in groups of five, and two sets of post electrodes 30e are arranged in two rows in line symmetry. Accordingly, a total of ten post electrodes 30 e are arranged on the metal foils 30 c and 30 j on the emitter electrode region of the semiconductor element 20.

また、半導体素子２１のアノード側領域上の金属箔３０ｃ，３０ｊには、４個を組とし、２組のポスト電極が線対称に２列になって配置している。従って、半導体素子２１のアノード側領域上の金属箔３０ｃ，３０ｊには、合計８個のポスト電極３０ｅが配置されている。   The metal foils 30c and 30j on the anode side region of the semiconductor element 21 are arranged in groups of four, and two sets of post electrodes are arranged in two rows in line symmetry. Accordingly, a total of eight post electrodes 30 e are arranged on the metal foils 30 c and 30 j on the anode side region of the semiconductor element 21.

なお、同じ列内に配置されたポスト電極３０ｅのピッチは、均一である。
また、上記の例では、ポスト電極３０ｅの配置数について、特定の数値を例示したが、半導体素子２０，２１それぞれ１個あたりに接合されるポスト電極３０ｅの個数は、上述の如く、この数に限定されるものではない。 Note that the pitch of the post electrodes 30e arranged in the same row is uniform.
Further, in the above example, specific numerical values are exemplified for the number of post electrodes 30e arranged, but the number of post electrodes 30e bonded to each one of the semiconductor elements 20 and 21 is as described above. It is not limited.

さらに、プリント基板３０には、上記の金属箔３０ｃ，３０ｊのほか、線幅の狭い金属箔３０ｋ，３０ｌがパターン形成され、その一部が半導体素子２０の制御電極（例えば、ゲート電極）の領域上に位置するように配設されている。また、半導体素子２０の制御電極の領域上に位置する金属箔３０ｋ，３０ｌ内には、ポスト電極３０ｇが配置されている。   Furthermore, in addition to the metal foils 30c and 30j described above, the metal foils 30k and 30l having a narrow line width are formed in a pattern on the printed board 30, and a part of the pattern is a region of a control electrode (for example, a gate electrode) of the semiconductor element 20 It arrange | positions so that it may be located on. Further, a post electrode 30g is disposed in the metal foils 30k and 30l located on the control electrode region of the semiconductor element 20.

また、この図に示すように、半導体素子２０，２１搭載領域直上以外のプリント基板３０の広い領域に、金属箔３０ｊから、金属箔３０ｊａ，３０ｊｂ，３０ｊｃを延出させている。上述したように、金属箔３０ｊは、半導体素子２０，２１のエミッタ電極またはアノード側に導通している。   Further, as shown in this figure, the metal foils 30ja, 30jb, and 30jc are extended from the metal foil 30j to a wide area of the printed circuit board 30 other than immediately above the semiconductor element 20 and 21 mounting area. As described above, the metal foil 30j is electrically connected to the emitter electrode or the anode side of the semiconductor elements 20 and 21.

プリント基板３０内に、このような金属箔３０ｊａ，３０ｊｂ，３０ｊｃが存在すると、電磁シールドが促進され、半導体装置１の動作時におけるノイズ（例えば、半導体素子２０のスイッチングにより発せられる放射ノイズ等）を低減させることができる。即ち、金属箔３０ｊａ，３０ｊｂ，３０ｊｃは、電磁シールド用金属箔として機能する。   When such metal foils 30ja, 30jb, and 30jc are present in the printed circuit board 30, electromagnetic shielding is promoted, and noise during operation of the semiconductor device 1 (for example, radiation noise generated by switching of the semiconductor element 20). Can be reduced. That is, the metal foils 30ja, 30jb, and 30jc function as metal foils for electromagnetic shielding.

例えば、金属箔３０ｊａ，３０ｊｂ，３０ｊｃの部分が存在しないプリント基板に比べ、金属箔３０ｊａ，３０ｊｂ，３０ｊｃをパターン形成させたプリント基板３０を半導体装置１に搭載した場合、当該放射ノイズが所定の周波数帯域内で５ｄＢ低減している。   For example, when the printed circuit board 30 on which the metal foils 30ja, 30jb, and 30jc are patterned is mounted on the semiconductor device 1 as compared with a printed circuit board that does not include the metal foils 30ja, 30jb, and 30jc, the radiation noise has a predetermined frequency It is reduced by 5 dB in the band.

なお、金属箔３０ｊａ，３０ｊｂ，３０ｊｃについては、プリント基板３０の裏面だけではなく、主面側に選択的に配置させてもよい。
また、金属箔３０ｃ，３０ｊａ，３０ｊｂ，３０ｊｃ，３０ｋ，３０ｌを形成させた領域以外においては、複数の貫通孔３２が形成されている。これらの貫通孔３２は、図２に示すアンダーフィル材４０を、絶縁基板１０とプリント基板３０の間隙に流入させるための注入口である。このような注入口をプリント基板３０に複数個設けることにより、プリント基板３０と絶縁基板１０との間隙に、ペースト状のアンダーフィル材を円滑に流入させることができる。これにより、当該間隙に、流入させたアンダーフィル材を硬化させた後、アンダーフィル材４０の内部にボイド等が残存することなく、アンダーフィル材４０を絶縁基板１０とプリント基板３０との間隙に密に充填させることができる。 Note that the metal foils 30ja, 30jb, and 30jc may be selectively disposed not only on the back surface of the printed board 30 but also on the main surface side.
Further, a plurality of through holes 32 are formed outside the region where the metal foils 30c, 30ja, 30jb, 30jc, 30k, 30l are formed. These through holes 32 are injection ports for allowing the underfill material 40 shown in FIG. 2 to flow into the gap between the insulating substrate 10 and the printed circuit board 30. By providing a plurality of such injection ports in the printed circuit board 30, the paste-like underfill material can smoothly flow into the gap between the printed circuit board 30 and the insulating substrate 10. As a result, after the underfill material that has flowed into the gap is cured, the underfill material 40 is placed in the gap between the insulating substrate 10 and the printed board 30 without any voids remaining inside the underfill material 40. It can be filled tightly.

次に、プリント基板の上面側の構造について説明する。
図４はプリント基板の表面側の構造を説明する要部図である。また、この図では、金属箔３０ｂ，３０ｍのパターン形状を明確に示すために、プリント基板３０の最表面に形成させた保護層３１は図示していない。 Next, the structure on the upper surface side of the printed circuit board will be described.
FIG. 4 is a main part view for explaining the structure of the surface side of the printed circuit board. Further, in this drawing, the protective layer 31 formed on the outermost surface of the printed board 30 is not shown in order to clearly show the pattern shapes of the metal foils 30b and 30m.

プリント基板３０の上面側の構造は、図３に示したプリント基板３０の裏面側の構造に対応するように、金属箔３０ｂ，３０ｍ、貫通孔３２が配置されている。
また、ポスト電極３０ｅを注入している、夫々のスルーホール３０ｄ内には、半田層３０ｉが埋設されている。 Metal foils 30b and 30m and through holes 32 are arranged so that the structure on the upper surface side of the printed circuit board 30 corresponds to the structure on the back surface side of the printed circuit board 30 shown in FIG.
A solder layer 30i is buried in each through hole 30d into which the post electrode 30e is injected.

ここで、このプリント基板３０においては、図示するように、金属箔３０ｂ，３０ｍ以外の領域に、ＩＣ回路部３３、コンデンサ部３４、抵抗部３５を設けている。
このようなＩＣ回路部３３、コンデンサ部３４、抵抗部３５をプリント基板３０の主面に配置することにより、半導体装置１内に、温度センサー回路や過電圧・過電流保護回路等が組み込まれた、小型・薄型サイズのインテリジェントパワーモジュールが実現する。 Here, in this printed circuit board 30, as shown in the figure, an IC circuit section 33, a capacitor section 34, and a resistance section 35 are provided in a region other than the metal foils 30b and 30m.
By disposing such an IC circuit unit 33, capacitor unit 34, and resistor unit 35 on the main surface of the printed circuit board 30, a temperature sensor circuit, an overvoltage / overcurrent protection circuit, and the like are incorporated in the semiconductor device 1. A compact and thin intelligent power module is realized.

次に、半導体装置１の製造方法について説明する。ここで、半導体装置１は、２つの製造方法により作製される。
最初に、第１の製造方法について説明する。 Next, a method for manufacturing the semiconductor device 1 will be described. Here, the semiconductor device 1 is manufactured by two manufacturing methods.
First, the first manufacturing method will be described.

＜第１の製造方法＞
図５は半導体装置の製造方法の一工程を説明する要部断面模式図である。
先ず、この図に示すように、半導体装置１の基体となる絶縁基板１０を準備する。具体的には、絶縁板１０ａの下面側には、金属箔１０ｂをＤＣＢ法により接合し、絶縁板１０ａの上面側には、パターニングされた、少なくとも一つの金属箔１０ｃ，１０ｄ，１０ｅをＤＣＢ法により接合させておく。なお、金属箔１０ｃが複数ある場合、絶縁基板１０の上方から見た、それらのパターンは同じである。金属箔１０ｄ、１０ｅについても同様である。そして、金属箔１０ｃと金属箔１０ｄのいずれかと金属箔１０ｅとは導通している。 <First manufacturing method>
FIG. 5 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.
First, as shown in this figure, an insulating substrate 10 which is a base of the semiconductor device 1 is prepared. Specifically, the metal foil 10b is bonded to the lower surface side of the insulating plate 10a by the DCB method, and the patterned at least one metal foil 10c, 10d, 10e is applied to the upper surface side of the insulating plate 10a by the DCB method. It is made to join by. In addition, when there are a plurality of metal foils 10c, their patterns are the same as viewed from above the insulating substrate 10. The same applies to the metal foils 10d and 10e. And either metal foil 10c or metal foil 10d and metal foil 10e are electrically connected.

続いて、金属箔１０ｃ，１０ｄ，１０ｅ上に、ペースト状の半田材１１ａを選択的に印刷する。なお、半田材１１ａの材質は、例えば、錫−銀系の鉛フリーで構成されている。また、半田材１１ａにおいては、ペースト状ではなく、シート状のものを金属箔１０ｃ，１０ｄ上に載置してもよい。   Subsequently, a paste-like solder material 11a is selectively printed on the metal foils 10c, 10d, and 10e. Note that the solder material 11a is made of, for example, tin-silver-based lead-free. In addition, the solder material 11a may be placed on the metal foils 10c and 10d instead of a paste.

図６は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、半導体素子２０の裏面電極（例えば、コレクタ電極）側が半田材１１ａと接触するように、半田材１１ａ上に、半導体素子２０を載置する。そして、半導体素子２０の上面側に配設された主電極（例えば、エミッタ電極）上にペースト状の半田材１２ａを選択的に印刷する。また、制御電極（例えば、ゲート電極）上にも、ペースト状の半田材１２ａを選択的に印刷する（不図示）。なお、半田材１２ａの材質は、例えば、錫−銀系の鉛フリーで構成されている。また、半田材１２ａにおいては、ペースト状ではなく、シート状のものを半導体素子２０上に載置してもよい。 FIG. 6 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.
Next, the semiconductor element 20 is mounted on the solder material 11a so that the back electrode (for example, collector electrode) side of the semiconductor element 20 is in contact with the solder material 11a. Then, a paste-like solder material 12 a is selectively printed on a main electrode (for example, an emitter electrode) disposed on the upper surface side of the semiconductor element 20. Also, a paste-like solder material 12a is selectively printed on a control electrode (for example, a gate electrode) (not shown). In addition, the material of the solder material 12a is comprised by the tin-silver type lead free, for example. In addition, the solder material 12a may be placed on the semiconductor element 20 instead of a paste.

図７は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、半導体素子２０等を搭載した絶縁基板１０をカーボン製の下冶具５０内に載置する。そして、上述したプリント基板３０を、絶縁基板１０に対向するように配置させる。 FIG. 7 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.
Next, the insulating substrate 10 on which the semiconductor element 20 or the like is mounted is placed in the carbon lower jig 50. Then, the above-described printed circuit board 30 is disposed so as to face the insulating substrate 10.

具体的には、プリント基板３０のポスト電極３０ｅが突出している主面を絶縁基板１０に対向させ、ポスト電極３０ｅの下端が半田材１２ａを介して、半導体素子２０の主電極または制御電極（不図示）と接触するように配置する。   Specifically, the main surface from which the post electrode 30e of the printed circuit board 30 protrudes is opposed to the insulating substrate 10, and the lower end of the post electrode 30e is connected to the main electrode or control electrode (non-conductive) of the semiconductor element 20 via the solder material 12a. Arranged so as to be in contact with the figure.

また、プリント基板３０には、外部接続用端子用のリードフレームを貫通させるための貫通孔３６が所定の位置に、少なくとも一つ設けられている。また、貫通孔３６近傍の樹脂層３０ａには、金属箔３７が配設されている。そして、この貫通孔３６の上端縁にも、ペースト状の半田材１３ａを選択的に配置しておく。なお、半田材１３ａの材質は、例えば、錫−銀系の鉛フリー半田で構成されている。また、半田材１３ａにおいては、ペースト状ではなく、シート状のものを当該上端縁に載置してもよい。   The printed circuit board 30 is provided with at least one through hole 36 at a predetermined position for allowing the lead frame for the external connection terminal to pass therethrough. A metal foil 37 is disposed on the resin layer 30a in the vicinity of the through hole 36. Then, a paste-like solder material 13 a is also selectively disposed on the upper edge of the through hole 36. The material of the solder material 13a is made of, for example, tin-silver based lead-free solder. Moreover, in the solder material 13a, you may place a sheet-like thing on the said upper end edge instead of a paste form.

ここで、絶縁基板１０並びにプリント基板３０の外周端は、下冶具５０により固定されている。従って、絶縁基板１０並びにプリント基板３０の下冶具５０への載置により、複数のポスト電極３０ｅの下端の位置は固定される。   Here, the outer peripheral ends of the insulating substrate 10 and the printed circuit board 30 are fixed by the lower jig 50. Therefore, the positions of the lower ends of the plurality of post electrodes 30 e are fixed by placing the insulating substrate 10 and the printed board 30 on the lower jig 50.

なお、プリント基板３０を絶縁基板１０に対向させ、プリント基板３０を絶縁基板１０上に配置した後に、下冶具５０内に、絶縁基板１０並びにプリント基板３０を一括して載置してもよい。   Note that the insulating substrate 10 and the printed circuit board 30 may be placed together in the lower jig 50 after the printed circuit board 30 faces the insulating substrate 10 and the printed circuit board 30 is disposed on the insulating substrate 10.

図８は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、下冶具５０に、カーボン製の上冶具５１を嵌合させる。そして、外部接続用端子用のリードフレーム６０を上冶具５１に設けられた貫通孔３８に挿入し、さらに、リードフレーム６０をプリント基板３０の貫通孔３６を通過させ、リードフレーム６０の一端を金属箔１０ｅ上に配置した半田材１１ａ上に接触させる。 FIG. 8 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.
Next, the upper jig 51 made of carbon is fitted into the lower jig 50. Then, the lead frame 60 for external connection terminals is inserted into the through hole 38 provided in the upper jig 51, and the lead frame 60 is further passed through the through hole 36 of the printed circuit board 30, and one end of the lead frame 60 is made of metal. It is made to contact on the solder material 11a arrange | positioned on the foil 10e.

続いて、上冶具５１並びに下冶具５０によって挟持された絶縁基板１０、プリント基板３０等を、上冶具５１並びに下冶具５０と共に、加熱炉内に設置し（図示しない。）、半田材１１ａ，１２ａ，１３ａを加熱溶融して半田接合を行う。即ち、リフロー処理を行う。   Subsequently, the insulating substrate 10, the printed circuit board 30 and the like sandwiched between the upper jig 51 and the lower jig 50 are placed in a heating furnace (not shown) together with the upper jig 51 and the lower jig 50, and the solder materials 11a and 12a. , 13a is heated and melted to perform solder joining. That is, reflow processing is performed.

図９は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、上冶具５１並びに下冶具５０から、絶縁基板１０、プリント基板３０等を取り出す。 FIG. 9 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.
Next, the insulating substrate 10 and the printed circuit board 30 are taken out from the upper jig 51 and the lower jig 50.

この状態で、半導体素子２０と金属箔１０ｃ，１０ｄとの間、ポスト電極３０ｅと半導体素子２０の主電極並びに制御電極（不図示）との間、リードフレーム６０と金属箔１０ｅとの間には、半田層１１，１２，１３が形成され、それぞれが電気的に接続される。   In this state, between the semiconductor element 20 and the metal foils 10c and 10d, between the post electrode 30e and the main electrode and control electrode (not shown) of the semiconductor element 20, and between the lead frame 60 and the metal foil 10e. The solder layers 11, 12, and 13 are formed and electrically connected to each other.

続いて、絶縁基板１０とプリント基板３０との間隙に、ペースト状のアンダーフィル材を流入する。ペースト状のアンダーフィル材は、貫通孔３２から流入させてもよいし、絶縁基板１０とプリント基板３０の端部の間隙から流入させてもよい。また、貫通孔３２から、ペースト状のアンダーフィル材内の気泡を抜くようにしてもよい。続いて、アンダーフィル材を硬化させ、絶縁基板１０とプリント基板３０との間隙をアンダーフィル材４０で封止する。貫通孔３２はプリント基板３０の金属箔３０ｃ等を除く任意の領域に形成されうる。このような貫通孔３２の配置はプリント基板の面積を有効活用するものである。   Subsequently, a paste-like underfill material flows into the gap between the insulating substrate 10 and the printed circuit board 30. The paste-like underfill material may flow from the through hole 32 or may flow from the gap between the end portions of the insulating substrate 10 and the printed circuit board 30. Further, bubbles in the paste-like underfill material may be removed from the through holes 32. Subsequently, the underfill material is cured, and the gap between the insulating substrate 10 and the printed circuit board 30 is sealed with the underfill material 40. The through-hole 32 can be formed in any region except for the metal foil 30c and the like of the printed board 30. Such an arrangement of the through holes 32 effectively utilizes the area of the printed circuit board.

また、ポスト電極３０ｅの周辺の狭い空間にアンダーフィル材４０が注入されやすいよう、金属箔３０ｃ等の領域の、複数のポスト電極３０ｅの間に貫通孔を設けてもよい。また、アンダーフィル材４０を注入した後、絶縁基板１０等を減圧下に置くことでポスト電極３０ｅ周辺の狭い部分にもアンダーフィル材を隙間無く、注入することができる。   Further, through holes may be provided between the plurality of post electrodes 30e in the region such as the metal foil 30c so that the underfill material 40 is easily injected into a narrow space around the post electrode 30e. In addition, after the underfill material 40 is injected, the underfill material can be injected without a gap into a narrow portion around the post electrode 30e by placing the insulating substrate 10 or the like under reduced pressure.

さらに、この後においては、アンダーフィル材４０によって、一体となった絶縁基板１０とプリント基板３０とを樹脂ケースによりパッケージングする。
図１０は半導体装置の製造方法の一工程を説明する要部断面模式図である。 Further, after that, the integrated insulating substrate 10 and the printed circuit board 30 are packaged by the resin case with the underfill material 40.
FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one process of the method for manufacturing a semiconductor device.

例えば、ＰＰＳ製の樹脂ケース７０内に、アンダーフィル材４０によって、一体となった絶縁基板１０とプリント基板３０とを収容し、この樹脂ケース７０の内面に、例えば、シリコーンを主成分とするゲル、またはエポキシ樹脂で構成された封止材４１を充填・固化させる。   For example, the integrated insulating substrate 10 and the printed circuit board 30 are accommodated in the resin case 70 made of PPS by the underfill material 40, and, for example, a gel mainly composed of silicone is formed on the inner surface of the resin case 70. Alternatively, the sealing material 41 made of epoxy resin is filled and solidified.

これにより、当該樹脂ケース７０によって、絶縁基板１０、半導体素子２０，２１並びにプリント基板３０等がパッケージングされた半導体モジュール２が完成する。
このような製造方法によれば、半田材１１ａ，１２ａ，１３ａのリフロー処理が１回行われ、半導体素子２０と金属箔１０ｃ，１０ｄ、ポスト電極３０ｅと半導体素子２０の主電極並びに制御電極（図示しない。）、リードフレーム６０の一端と金属箔１０ｅが、半田層１１，１２，１３を介して接合される。従って、半導体装置の製造工程の短縮化を大きく図ることができる。 Thereby, the semiconductor module 2 in which the insulating substrate 10, the semiconductor elements 20, 21 and the printed circuit board 30 are packaged by the resin case 70 is completed.
According to such a manufacturing method, the solder material 11a, 12a, 13a is reflowed once, and the semiconductor element 20, the metal foils 10c, 10d, the post electrode 30e, the main electrode of the semiconductor element 20, and the control electrode (illustrated). Not)), one end of the lead frame 60 and the metal foil 10e are joined via the solder layers 11, 12, and 13. Therefore, the manufacturing process of the semiconductor device can be greatly shortened.

特に、本実施の形態の製造方法では、図８に示すように、プリント基板３０並びに絶縁基板１０の外周端を下冶具５０により固定し、半導体素子２０の主電極並びに制御電極上に位置させるポスト電極３０ｅを固定しながら、半田材１１ａ，１２ａ，１３ａのリフローを行っている。   In particular, in the manufacturing method of the present embodiment, as shown in FIG. 8, the outer peripheral ends of the printed circuit board 30 and the insulating substrate 10 are fixed by the lower jig 50 and positioned on the main electrode and the control electrode of the semiconductor element 20. The solder material 11a, 12a, 13a is reflowed while fixing the electrode 30e.

このとき、上述のごとく、半導体素子２０の主電極上に位置するポスト電極３０ｅは、列を構成し、線対称となるように複数個配設されている。従って、リフローによって、夫々のポスト電極３０ｅ下に位置する半田材１２ａが溶解しても、夫々のポスト電極３０ｅの位置に均等に、半田材１２ａが凝集・固化する。その結果、セルフアライメント（自己整合）効果が促進し、半田付け後の半導体素子２０の金属箔１０ｃ，１０ｄに対する位置ずれが確実に防止される。また、リードフレーム６０の金属箔１０ｅに対する位置ずれも確実に防止される。   At this time, as described above, a plurality of post electrodes 30e positioned on the main electrode of the semiconductor element 20 constitute a row and are arranged in a line-symmetric manner. Therefore, even if the solder material 12a located under each post electrode 30e is melted by reflow, the solder material 12a is uniformly aggregated and solidified at the position of each post electrode 30e. As a result, the self-alignment effect is promoted, and the misalignment of the semiconductor element 20 after soldering with respect to the metal foils 10c and 10d is surely prevented. Further, the positional deviation of the lead frame 60 with respect to the metal foil 10e can be reliably prevented.

次に、第２の製造方法について説明する。
＜第２の製造方法＞
図１１は半導体装置の製造方法の一工程を説明する要部断面模式図である。 Next, the second manufacturing method will be described.
<Second production method>
FIG. 11 is a schematic cross-sectional view of the relevant part for explaining one step of the method for manufacturing the semiconductor device.

先ず、この図に示すように、下冶具５２内の所定の位置に、半導体素子２０を載置する。この載置により、下冶具５２内に半導体素子２０の位置が固定される。
続いて、半導体素子２０の上面側に配設された主電極（例えば、エミッタ電極）上にペースト状の半田材１２ａを選択的に印刷する。また、制御電極（例えば、ゲート電極）上にも、ペースト状の半田材１２ａを選択的に印刷する（不図示）。 First, as shown in this figure, the semiconductor element 20 is placed at a predetermined position in the lower jig 52. By this placement, the position of the semiconductor element 20 is fixed in the lower jig 52.
Subsequently, a paste-like solder material 12a is selectively printed on a main electrode (for example, an emitter electrode) disposed on the upper surface side of the semiconductor element 20. Also, a paste-like solder material 12a is selectively printed on a control electrode (for example, a gate electrode) (not shown).

続いて、上述したプリント基板３０を、半導体素子２０に対向するように配置させる。
具体的には、プリント基板３０のポスト電極３０ｅが突出している主面を半導体素子２０に対向させ、ポスト電極３０ｅの下端が半田材１２ａを介して、半導体素子２０の主電極または制御電極（不図示）と接触するように配置する。 Subsequently, the above-described printed circuit board 30 is disposed so as to face the semiconductor element 20.
Specifically, the main surface of the printed circuit board 30 on which the post electrode 30e protrudes is opposed to the semiconductor element 20, and the lower end of the post electrode 30e is connected to the main electrode or control electrode (non-conductive) of the semiconductor element 20 via the solder material 12a. Arranged so as to be in contact with the figure.

これにより、半導体素子２０並びにプリント基板３０の外周端は、下冶具５２により固定される。従って、半導体素子２０並びにプリント基板３０の下冶具５２への載置により、複数のポスト電極３０ｅの下端の位置は固定される。   Thereby, the outer peripheral ends of the semiconductor element 20 and the printed circuit board 30 are fixed by the lower jig 52. Therefore, the positions of the lower ends of the plurality of post electrodes 30 e are fixed by placing the semiconductor element 20 and the printed board 30 on the lower jig 52.

そして、下冶具５２によって固定された半導体素子２０、プリント基板３０を、下冶具５２と共に、加熱炉内に設置し（図示しない。）、半田材１２ａを加熱溶融して半田接合し、リフロー処理を行う。   Then, the semiconductor element 20 and the printed circuit board 30 fixed by the lower jig 52 are placed in a heating furnace (not shown) together with the lower jig 52 (not shown), the solder material 12a is heated and melted and solder-bonded, and reflow processing is performed. Do.

図１２は半導体装置の製造方法の一工程を説明する要部断面模式図である。
この図では、リフロー後、下冶具５２から取り出した半導体素子２０、プリント基板３０の状態が示されている。 FIG. 12 is a schematic cross-sectional view of an essential part for explaining one process of a method for manufacturing a semiconductor device.
In this figure, the state of the semiconductor element 20 and the printed circuit board 30 taken out from the lower jig 52 after reflow is shown.

リフローによって、ポスト電極３０ｅと半導体素子２０の主電極並びに制御電極（不図示）との間には、半田層１２が形成され、電気的に接合される。
図１３は半導体装置の製造方法の一工程を説明する要部断面模式図である。 By reflow, the solder layer 12 is formed between the post electrode 30e, the main electrode of the semiconductor element 20 and the control electrode (not shown), and is electrically joined.
FIG. 13 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device.

次に、半導体装置１の基体となる絶縁基板１０を準備する。具体的には、絶縁板１０ａの下面側には、金属箔１０ｂをＤＣＢ法により接合し、絶縁板１０ａの上面側には、パターニングされた、少なくとも一つの金属箔１０ｃ，１０ｄ，１０ｅをＤＣＢ法により接合させておく。なお、金属箔１０ｃが複数ある場合、絶縁基板１０の上方から見た、それらのパターンは同じである。金属箔１０ｄ、１０ｅについても同様である。そして、金属箔１０ｃと金属箔１０ｄのいずれかと金属箔１０ｅとは導通している。   Next, an insulating substrate 10 that serves as a base of the semiconductor device 1 is prepared. Specifically, the metal foil 10b is bonded to the lower surface side of the insulating plate 10a by the DCB method, and the patterned at least one metal foil 10c, 10d, 10e is applied to the upper surface side of the insulating plate 10a by the DCB method. It is made to join by. In addition, when there are a plurality of metal foils 10c, their patterns are the same as viewed from above the insulating substrate 10. The same applies to the metal foils 10d and 10e. And either metal foil 10c or metal foil 10d and metal foil 10e are electrically connected.

続いて、金属箔１０ｃ，１０ｄ，１０ｅ上に、ペースト状の半田材１１ａを選択的に印刷する。なお、半田材１１ａの材質は、例えば、錫−銀系の鉛フリーで構成されている。また、半田材１１ａにおいては、ペースト状ではなく、シート状のものを金属箔１０ｃ，１０ｄ上に載置してもよい。   Subsequently, a paste-like solder material 11a is selectively printed on the metal foils 10c, 10d, and 10e. Note that the solder material 11a is made of, for example, tin-silver-based lead-free. In addition, the solder material 11a may be placed on the metal foils 10c and 10d instead of a paste.

そして、絶縁基板１０を下冶具５３内に載置する。
図１４は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、下冶具５３内に載置した絶縁基板１０に対向するように、半導体素子２０をポスト電極３０ｅに接合させたプリント基板３０を配置させる。このとき、半導体素子２０と半田材１１ａとが接触する。また、下冶具５３により、絶縁基板１０、半導体素子２０をポスト電極３０ｅに接合させたプリント基板３０の外周端が固定される。 Then, the insulating substrate 10 is placed in the lower jig 53.
FIG. 14 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device.
Next, the printed circuit board 30 in which the semiconductor element 20 is bonded to the post electrode 30e is disposed so as to face the insulating substrate 10 placed in the lower jig 53. At this time, the semiconductor element 20 and the solder material 11a come into contact with each other. Further, the lower jig 53 fixes the outer peripheral edge of the printed circuit board 30 in which the insulating substrate 10 and the semiconductor element 20 are bonded to the post electrode 30e.

そして、プリント基板３０の貫通孔３６の上端縁に、半田材１３ａを塗布する。
図１５は半導体装置の製造方法の一工程を説明する要部断面模式図である。
次に、下冶具５３に、カーボン製の上冶具５４を嵌合させる。そして、外部接続用端子用のリードフレーム６０を上冶具５４に設けられた貫通孔３８に挿入し、さらに、リードフレーム６０をプリント基板３０の貫通孔３６を通過させ、リードフレーム６０の一端を金属箔１０ｅ上に配置した半田材１１ａ上に接触させる。 Then, a solder material 13 a is applied to the upper edge of the through hole 36 of the printed circuit board 30.
FIG. 15 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device.
Next, the upper jig 54 made of carbon is fitted into the lower jig 53. Then, the lead frame 60 for external connection terminals is inserted into the through hole 38 provided in the upper jig 54, and the lead frame 60 is further passed through the through hole 36 of the printed circuit board 30, and one end of the lead frame 60 is made of metal. It is made to contact on the solder material 11a arrange | positioned on the foil 10e.

続いて、上冶具５４並びに下冶具５３によって挟持された絶縁基板１０、プリント基板３０等を、上冶具５４並びに下冶具５３と共に、加熱炉内に設置し（図示しない。）、半田材１１ａ，１３ａのリフローを行う。   Subsequently, the insulating substrate 10, the printed circuit board 30 and the like sandwiched between the upper jig 54 and the lower jig 53 are installed in a heating furnace (not shown) together with the upper jig 54 and the lower jig 53, and the solder materials 11a and 13a. Reflow

そして、この後においては、上冶具５４並びに下冶具５３から、絶縁基板１０、プリント基板３０等を取り出し、絶縁基板１０とプリント基板３０との間隙に、貫通孔３２からペースト状のアンダーフィル材を流入し、アンダーフィル材を硬化させ、絶縁基板１０とプリント基板３０との間隙をアンダーフィル材４０で封止する。   Thereafter, the insulating substrate 10, the printed board 30 and the like are taken out from the upper jig 54 and the lower jig 53, and a paste-like underfill material is put into the gap between the insulating board 10 and the printed board 30 from the through hole 32. The underfill material is cured, and the gap between the insulating substrate 10 and the printed circuit board 30 is sealed with the underfill material 40.

さらに、この後においては、アンダーフィル材４０によって、一体となった絶縁基板１０とプリント基板３０とを樹脂ケースによりパッケージングする。
そして、ＰＰＳ製の樹脂ケース７０内に、アンダーフィル材４０によって、一体となった絶縁基板１０とプリント基板３０とを収容し、この樹脂ケース７０の内面に、例えば、シリコーンを主成分とするゲル、またはエポキシ樹脂で構成された封止材４１を充填・固化させる。 Further, after that, the integrated insulating substrate 10 and the printed circuit board 30 are packaged by the resin case with the underfill material 40.
The integrated insulating substrate 10 and the printed circuit board 30 are accommodated in the resin case 70 made of PPS by the underfill material 40, and, for example, a gel mainly composed of silicone is formed on the inner surface of the resin case 70. Alternatively, the sealing material 41 made of epoxy resin is filled and solidified.

これにより、図１０に示す半導体モジュール２と同様の構成の半導体モジュールが完成する。
このような製造方法によれば、半田材１１ａ，１２ａ，１３ａのリフロー処理が２回行われ、半導体素子２０と金属箔１０ｃ，１０ｄ、ポスト電極３０ｅと半導体素子２０の主電極並びに制御電極（図示しない。）、リードフレーム６０の一端と金属箔１０ｅが、半田層１１，１２，１３を介して接合される。 Thereby, a semiconductor module having the same configuration as that of the semiconductor module 2 shown in FIG. 10 is completed.
According to such a manufacturing method, the reflow processing of the solder materials 11a, 12a, and 13a is performed twice, and the semiconductor element 20 and the metal foils 10c and 10d, the post electrode 30e, the main electrode and the control electrode of the semiconductor element 20 (illustrated) Not)), one end of the lead frame 60 and the metal foil 10e are joined via the solder layers 11, 12, and 13.

特に、本実施の形態の製造方法では、図１１に示すように、半導体素子２０並びにプリント基板３０の外周端を下冶具５２により固定し、半導体素子２０の主電極並びに制御電極上に位置させるポスト電極３０ｅを確実に固定しながら、半田材１２ａのリフローを行っている。従って、リフローによって、夫々のポスト電極３０ｅ下に位置する半田材１２ａが溶解しても、リフロー時に発生する半導体素子２０の金属箔１０ｃ，１０ｄに対する位置ずれが発生することはない。   In particular, in the manufacturing method of the present embodiment, as shown in FIG. 11, the outer peripheral ends of the semiconductor element 20 and the printed circuit board 30 are fixed by the lower jig 52, and the post is positioned on the main electrode and the control electrode of the semiconductor element 20. The solder material 12a is reflowed while the electrode 30e is securely fixed. Therefore, even if the solder material 12a located under each post electrode 30e is melted by reflow, the semiconductor element 20 is not displaced relative to the metal foils 10c and 10d during reflow.

また、図１５に示すように、絶縁基板１０並びにプリント基板３０の外周端を下冶具５３並びに上冶具５４により固定し、半導体素子２０の主電極（コレクタ電極）と金属箔１０ｃ，１０ｄとの位置、または、リードフレーム６０と金属箔１０ｅとの位置を確実に固定しながら、半田材１１ａ，１３ａのリフローを行っている。従って、リフロー時に発生する半導体素子２０の金属箔１０ｃ，１０ｄに対する位置ずれ、リードフレーム６０の金属箔１０ｅに対する位置ずれが確実に防止される。   Further, as shown in FIG. 15, the outer peripheral ends of the insulating substrate 10 and the printed circuit board 30 are fixed by the lower jig 53 and the upper jig 54, and the positions of the main electrode (collector electrode) of the semiconductor element 20 and the metal foils 10c and 10d are fixed. Alternatively, the solder materials 11a and 13a are reflowed while the positions of the lead frame 60 and the metal foil 10e are securely fixed. Therefore, the positional deviation of the semiconductor element 20 with respect to the metal foils 10c and 10d and the positional deviation of the lead frame 60 with respect to the metal foil 10e, which are generated at the time of reflow, are reliably prevented.

なお、ポスト電極３０ｅ，３０ｇと半導体素子２０の主電極または制御電極、あるいは、ポスト電極３０ｅと半導体素子２１のアノード側とを電気的に接続する方法として、半田接合に代えて、金属間の直接接合を用いてもよい。かかる接合の方法は、超音波接合、圧接等の方法である。   In addition, as a method of electrically connecting the post electrodes 30e and 30g and the main electrode or control electrode of the semiconductor element 20, or the post electrode 30e and the anode side of the semiconductor element 21, a direct connection between metals is used instead of solder bonding. Bonding may be used. Such a bonding method is a method such as ultrasonic bonding or pressure welding.

超音波接合の場合は、例えば、周波数２０ＫＨｚ、荷重４０ｋｇｆ、時間０．３ｓｅｃで、ポスト電極３０ｅ，３０ｇを半導体素子２０、２１上へ接合することができる。このとき、半導体素子２０、２１の表面電極に形成されているアルミニウム電極膜の厚さは５〜２０μｍとする。あるいは、超音波接合の場合に、予め、半導体素子２０，２１のアルミニウム電極膜上に、銅めっきを施してもよい。   In the case of ultrasonic bonding, for example, the post electrodes 30e and 30g can be bonded onto the semiconductor elements 20 and 21 at a frequency of 20 KHz, a load of 40 kgf, and a time of 0.3 sec. At this time, the thickness of the aluminum electrode film formed on the surface electrodes of the semiconductor elements 20 and 21 is 5 to 20 μm. Alternatively, in the case of ultrasonic bonding, copper plating may be performed on the aluminum electrode films of the semiconductor elements 20 and 21 in advance.

圧接の場合は、半導体素子２０，２１の表面電極と、ポスト電極３０ｅとの接合表面の粗さを１００ｎｍ程度までＣＭＰ（化学的機械的研磨）装置で加工し、その後、加工した面を不活性雰囲気内で活性化、清浄させ、１０ｎｍ以下の粗さ面とする。そして、半導体素子２０，２１と、ポスト電極３０ｅとの接合面とを重ね合わせ、圧力をかけて両者間に金属結合等を形成する。なお、表面状態によっては、熱処理を施してもよい。   In the case of pressure welding, the roughness of the bonding surface between the surface electrodes of the semiconductor elements 20 and 21 and the post electrode 30e is processed to about 100 nm with a CMP (Chemical Mechanical Polishing) apparatus, and then the processed surface is inactive. It is activated and cleaned in an atmosphere to obtain a rough surface of 10 nm or less. Then, the semiconductor elements 20 and 21 and the joint surface of the post electrode 30e are overlapped and a metal bond or the like is formed between them by applying pressure. Note that heat treatment may be performed depending on the surface state.

これらの方法は半導体素子２０の他の主電極と金属箔１０ｃ、１０ｄとの接合にも用いることができる。
次に、半導体装置１の構造についての変形例について例示する。 These methods can also be used for joining the other main electrode of the semiconductor element 20 to the metal foils 10c and 10d.
Next, a modified example of the structure of the semiconductor device 1 will be illustrated.

＜第１の変形例＞
図１６は半導体装置の構造の変形例を説明する要部断面模式図である。
図示するように、この実施の形態では、半導体素子２０の主電極であるエミッタ電極２０ａの表面粗さを調節し、エミッタ電極２０ａ表面に、このような所定の粗さを形成させることにより、ポスト電極３０ｅとエミッタ電極２０ａ間の距離をより短縮させている。 <First Modification>
FIG. 16 is a schematic cross-sectional view of the relevant part for explaining a modification of the structure of the semiconductor device.
As shown in the figure, in this embodiment, the surface roughness of the emitter electrode 20a, which is the main electrode of the semiconductor element 20, is adjusted, and such a predetermined roughness is formed on the surface of the emitter electrode 20a. The distance between the electrode 30e and the emitter electrode 20a is further shortened.

これにより、半田層１２の厚さをより薄くさせることができ、半導体素子２０とプリント基板３０間の熱伝導が向上する。その結果、半導体素子２０の放熱性が向上する。
また、半田層１２の厚さがより薄くなることから、電気抵抗が低減する。さらに、エミッタ電極２０ａの表面構造によりアンカー効果が促進し、半田層１２とエミッタ電極２０ａとが強固に接合する。 Thereby, the thickness of the solder layer 12 can be further reduced, and the heat conduction between the semiconductor element 20 and the printed board 30 is improved. As a result, the heat dissipation of the semiconductor element 20 is improved.
Moreover, since the thickness of the solder layer 12 becomes thinner, the electrical resistance is reduced. Furthermore, the anchor effect is promoted by the surface structure of the emitter electrode 20a, and the solder layer 12 and the emitter electrode 20a are firmly bonded.

なお、ポスト電極３０ｅの下端においても、このような粗さを形成させてもよい。これにより、半田層１２の厚さをさらに薄くさせることができ、半導体素子２０とプリント基板３０間の熱伝導がより向上する。その結果、半導体素子２０の放熱性がより向上する。   Such roughness may also be formed at the lower end of the post electrode 30e. Thereby, the thickness of the solder layer 12 can be further reduced, and the heat conduction between the semiconductor element 20 and the printed board 30 is further improved. As a result, the heat dissipation of the semiconductor element 20 is further improved.

＜第２の変形例＞
図１７は半導体装置の構造の変形例を説明する要部断面模式図である。
図示するように、この実施の形態では、半導体素子（例えば、ＩＧＢＴ素子、パワーＭＯＳＦＥＴ素子等）２０のエミッタ電極にポスト電極３０ｅを介して導通する平板状の金属箔３０ｂａと、半導体素子２０のコレクタ電極に、ポスト電極１０ｃａ並びに金属箔１０ｃを介して導通する平板状の金属箔３０ｃａとが、プリント基板３０内において、対向するように配置させている。即ち、金属箔３０ｂａの下の位置に、金属箔３０ｃａが重複するように、配置させている。そして、金属箔３０ｂａに導通するリードフレーム６１、金属箔３０ｃａに導通するリードフレーム６２をプリント基板３０に貫入・設置する。 <Second Modification>
FIG. 17 is a schematic cross-sectional view of the relevant part for explaining a modification of the structure of the semiconductor device.
As shown in the figure, in this embodiment, a flat metal foil 30ba that is electrically connected to an emitter electrode of a semiconductor element (for example, an IGBT element, a power MOSFET element, etc.) 20 via a post electrode 30e, and a collector of the semiconductor element 20 The electrode is disposed so that the post electrode 10 ca and the flat metal foil 30 ca conducted through the metal foil 10 c are opposed to each other in the printed circuit board 30. That is, it arrange | positions so that metal foil 30ca may overlap in the position under metal foil 30ba. Then, the lead frame 61 that conducts to the metal foil 30ba and the lead frame 62 that conducts to the metal foil 30ca are inserted into and installed in the printed circuit board 30.

このような構造によれば、例えば、リードフレーム６１が正極、リードフレーム６２が負極とした場合、金属箔３０ｂａから放射される磁界と金属箔３０ｃａから放射される磁界とが打ち消し合い、寄生インダクタを低減させることができる。これにより、半導体素子２０に印加されるサージ電圧が低下し、半導体素子２０を安定して作動させることができる。   According to such a structure, for example, when the lead frame 61 is a positive electrode and the lead frame 62 is a negative electrode, the magnetic field radiated from the metal foil 30ba and the magnetic field radiated from the metal foil 30ca cancel each other, and the parasitic inductor is Can be reduced. Thereby, the surge voltage applied to the semiconductor element 20 is reduced, and the semiconductor element 20 can be stably operated.

なお、本実施の形態の変形例においては、半導体素子２０に代えて、半導体素子（ＦＷＤ素子）２１を用いてもよい。
また、金属箔３０ｂａと金属箔３０ｃａとの配置については、立体的な撚り型構造としてもよい。その構造を第３の変形例として、図１８に図示する。 In the modification of the present embodiment, a semiconductor element (FWD element) 21 may be used instead of the semiconductor element 20.
Further, the arrangement of the metal foil 30ba and the metal foil 30ca may be a three-dimensional twisted structure. This structure is shown in FIG. 18 as a third modification.

＜第３の変形例＞
図１８は半導体装置の構造の変形例を説明する要部模式図である。
図示するように、この実施の形態では、金属箔３０ｂａと金属箔３０ｃａとの配置を立体的な撚り型構造としている。ここで、図（Ａ）においては、金属箔３０ｂａと金属箔３０ｃａのみの配置が示され、図（Ｂ）においては、図（Ａ）のＡ−Ｂ間の位置のプリント基板３０の構造が示されている。但し、図（Ｂ）においては、金属箔３０ｃａの図（Ａ）における断面部分のみが図示されている。 <Third Modification>
FIG. 18 is a main part schematic diagram for explaining a modification of the structure of the semiconductor device.
As illustrated, in this embodiment, the arrangement of the metal foil 30ba and the metal foil 30ca is a three-dimensional twisted structure. Here, FIG. (A) shows the arrangement of only the metal foil 30ba and the metal foil 30ca, and FIG. (B) shows the structure of the printed circuit board 30 at the position between A and B in FIG. (A). Has been. However, in the figure (B), only the cross-sectional part in the figure (A) of the metal foil 30ca is shown.

例えば、金属箔３０ｂａにおいては、樹脂層３０ａを間に挟み、金属箔３０ｃａと互いに交差するように、立体的に配置され、すべての金属箔３０ｂａがポスト電極３０ｎを介して、一体的に電気的に連通している。また、詳細な図示はしていないが、金属箔３０ｃａにおいても同様の構造を有している。   For example, the metal foil 30ba is three-dimensionally arranged so that the resin layer 30a is sandwiched therebetween and intersects with the metal foil 30ca, and all the metal foils 30ba are electrically integrated via the post electrodes 30n. Communicating with Although not shown in detail, the metal foil 30ca has a similar structure.

このような構造によれば、金属箔３０ｂａと金属箔３０ｃａとが撚り型構造をなし、金属箔３０ｂａから放射される磁界と金属箔３０ｃａから放射される磁界とが打ち消し合い、寄生インダクタを低減させることができる。特に、撚り型構造により、磁界の閉じ込め効果が促進し、効率よく磁界が打ち消し合う。これにより、半導体素子２０に印加されるサージ電圧がより低下し、半導体素子２０を安定して作動させることができる。   According to such a structure, the metal foil 30ba and the metal foil 30ca form a twisted structure, the magnetic field radiated from the metal foil 30ba and the magnetic field radiated from the metal foil 30ca cancel each other, and the parasitic inductor is reduced. be able to. In particular, the twisted structure promotes a magnetic field confinement effect and efficiently cancels the magnetic field. Thereby, the surge voltage applied to the semiconductor element 20 is further reduced, and the semiconductor element 20 can be stably operated.

また、プリント基板３０に配設した金属箔３０ｂ，３０ｃ，３０ｊ，３０ｊａ，３０ｊｂ，３０ｊｃ，３０ｍ，３０ｂａ，３０ｃａについては、保護層３１の剥離を防止するために、アンカーを形成させてもよい。その構造を金属箔３０ｂ，３０ｃを例に、第４の変形例として、図１９に図示する。   Further, anchors may be formed on the metal foils 30b, 30c, 30j, 30ja, 30jb, 30jc, 30m, 30ba, and 30ca disposed on the printed circuit board 30 in order to prevent the protective layer 31 from being peeled off. The structure is shown in FIG. 19 as a fourth modification, taking the metal foils 30b and 30c as an example.

＜第４の変形例＞
図１９は半導体装置の構造の変形例を説明する要部模式図である。ここで、図（Ａ）においては、プリント基板３０の要部上面模式図が示され、図（Ｂ）においては、プリント基板３０の要部断面模式図が示されている。なお、図（Ａ）では、金属箔３０ｂのパターン形状を明確に表すために、保護層３１を図示していない。 <Fourth Modification>
FIG. 19 is a main part schematic diagram for explaining a modification of the structure of the semiconductor device. Here, in FIG. 1A, a schematic top view of the main part of the printed circuit board 30 is shown, and in FIG. 1B, a schematic cross-sectional view of the main part of the printed circuit board 30 is shown. In FIG. (A), the protective layer 31 is not shown in order to clearly represent the pattern shape of the metal foil 30b.

図示するように、この実施の形態では、金属箔３０ｂに複数の孔部３０ｂｂを設けている。そして、金属箔３０ｂ上に保護層３１を形成している。
このような構造によれば、孔部３０ｂｂ内に保護層３１が回り込み、孔部３０ｂｂによるアンカー効果により、保護層３１の金属箔３０ｂからの剥離を抑制することができる。 As illustrated, in this embodiment, a plurality of hole portions 30bb are provided in the metal foil 30b. A protective layer 31 is formed on the metal foil 30b.
According to such a structure, the protective layer 31 goes around in the hole 30bb, and peeling of the protective layer 31 from the metal foil 30b can be suppressed by the anchor effect by the hole 30bb.

なお、孔部３０ｂｂを上から眺めた形状は、矩形状に限らず、矩形状以外の多角形状、円形状等であってもよい。
また、図には、一例として、金属箔３０ｂ表面から樹脂層３０ａまで貫通する貫通孔を示したが、特に貫通させない構造であってもよい。例えば、断面が凹状の孔部３０ｂｂであってもよい。 Note that the shape of the hole 30bb viewed from above is not limited to a rectangular shape, and may be a polygonal shape other than the rectangular shape, a circular shape, or the like.
Further, in the drawing, as an example, a through-hole penetrating from the surface of the metal foil 30b to the resin layer 30a is shown, but a structure that does not particularly penetrate may be used. For example, the hole 30bb having a concave cross section may be used.

半導体装置の構造を説明する要部模式図である。It is a principal part schematic diagram explaining the structure of a semiconductor device. 半導体装置の構造を説明する要部断面模式図である。It is a principal part cross-sectional schematic diagram explaining the structure of a semiconductor device. プリント基板の全体構造を説明する要部図である。It is a principal part figure explaining the whole structure of a printed circuit board. プリント基板の表面側の構造を説明する要部図である。It is a principal part figure explaining the structure of the surface side of a printed circuit board. 半導体装置の製造方法の一工程を説明する要部断面模式図である（その１）。FIG. 3 is a schematic cross-sectional view of a relevant part for explaining one step in the method for manufacturing a semiconductor device (part 1); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その２）。It is a principal part cross-sectional schematic diagram explaining 1 process of the manufacturing method of a semiconductor device (the 2). 半導体装置の製造方法の一工程を説明する要部断面模式図である（その３）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device (part 3); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その４）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device (part 4); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その５）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device (part 5); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その６）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device (part 6); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その７）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method of manufacturing a semiconductor device (part 7); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その８）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method for manufacturing a semiconductor device (part 8); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その９）。FIG. 9 is a schematic cross-sectional view of the relevant part for explaining one step in the method of manufacturing a semiconductor device (No. 9). 半導体装置の製造方法の一工程を説明する要部断面模式図である（その１０）。FIG. 10 is a schematic cross-sectional view of the relevant part for explaining one step in the method of manufacturing a semiconductor device (part 10); 半導体装置の製造方法の一工程を説明する要部断面模式図である（その１１）。It is a principal part cross-sectional schematic diagram explaining 1 process of the manufacturing method of a semiconductor device (the 11). 半導体装置の構造の変形例を説明する要部断面模式図である（その１）。FIG. 6 is a schematic cross-sectional view of a relevant part for explaining a modification of the structure of the semiconductor device (part 1); 半導体装置の構造の変形例を説明する要部断面模式図である（その２）。FIG. 10 is a schematic cross-sectional view of a relevant part for explaining a modification of the structure of the semiconductor device (part 2); 半導体装置の構造の変形例を説明する要部模式図である（その１）。It is a principal part schematic diagram explaining the modification of the structure of a semiconductor device (the 1). 半導体装置の構造の変形例を説明する要部模式図である（その２）。FIG. 10 is a schematic diagram of a main part for explaining a modification of the structure of the semiconductor device (part 2); パッケージ型タイプの半導体装置の要部模式図である。It is a principal part schematic diagram of a package type semiconductor device. 金属ワイヤレス構造の半導体装置の模式図である。It is a schematic diagram of the semiconductor device of a metal wireless structure.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体モジュール
１０ 絶縁基板
１０ａ 絶縁板
１０ｂ，１０ｃ，１０ｄ，１０ｅ，３０ｂ，３０ｃ，３０ｂａ，３０ｃａ，３０ｊ，３０ｊａ，３０ｊｂ，３０ｊｃ，３０ｋ，３０ｌ，３０ｍ，３７ 金属箔
１０ｃａ，３０ｅ，３０ｇ，３０ｎ ポスト電極
１１，１２，１３，３０ｉ 半田層
１１ａ，１２ａ，１３ａ 半田材
２０ａ エミッタ電極
２０，２１ 半導体素子
３０ プリント基板
３０ａ 樹脂層
３０ｄ，３０ｆ スルーホール
３０ｈ 筒状めっき層
３０ｂｂ 孔部
３１ 保護層
３２，３６，３８ 貫通孔
３３ ＩＣ回路部
３４ コンデンサ部
３５ 抵抗部
４０ アンダーフィル材
４１ 封止材
５０，５２，５３ 下冶具
５１，５４ 上冶具
６０，６１，６２ リードフレーム
７０ 樹脂ケース DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor module 10 Insulating substrate 10a Insulating plate 10b, 10c, 10d, 10e, 30b, 30c, 30ba, 30ca, 30j, 30ja, 30jb, 30jc, 30k, 30l, 30m, 37 Metal foil 10ca, 30e, 30g , 30n Post electrode 11, 12, 13, 30i Solder layer 11a, 12a, 13a Solder material 20a Emitter electrode 20, 21 Semiconductor element 30 Printed circuit board 30a Resin layer 30d, 30f Through hole 30h Cylindrical plated layer 30bb Hole 31 Protective layer 32, 36, 38 Through hole 33 IC circuit part 34 Capacitor part 35 Resistor part 40 Underfill material 41 Sealing material 50, 52, 53 Lower jig 51, 54 Upper jig 60, 61, 62 Lead frame 70 Resin case

Claims (20)

絶縁板と、
前記絶縁板の第１の主面に形成された金属箔と、
前記絶縁板の第２の主面に形成された、少なくとも一つの別の金属箔と、
前記別の金属箔上に接合された少なくとも一つの半導体素子と、
前記半導体素子が配置された前記絶縁板の前記主面に対向するように配置されたプリント基板と、
前記プリント基板の第１の主面に形成された金属箔と前記プリント基板の第２の主面に形成された別の金属箔の少なくとも一つと前記半導体素子の主電極の少なくとも一つとを電気的に接続する複数のポスト電極と、
を備えたことを特徴とする半導体装置。 An insulating plate;
A metal foil formed on the first main surface of the insulating plate;
At least one other metal foil formed on the second main surface of the insulating plate;
At least one semiconductor element bonded on said another metal foil;
A printed circuit board disposed to face the main surface of the insulating plate on which the semiconductor element is disposed;
Electrically connecting at least one of a metal foil formed on the first main surface of the printed circuit board, another metal foil formed on the second main surface of the printed circuit board, and at least one of the main electrodes of the semiconductor element. A plurality of post electrodes connected to the
A semiconductor device comprising: 前記絶縁板と前記プリント基板の間隙にアンダーフィル材が充填されていることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein an underfill material is filled in a gap between the insulating plate and the printed board. 前記半導体素子の主電極表面に粗さが設けられていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein roughness is provided on a surface of the main electrode of the semiconductor element. 前記プリント基板に、前記アンダーフィル材を前記絶縁板と前記プリント基板の間隙に流入するための貫通孔が複数個設けられていることを特徴とする請求項２記載の半導体装置。   3. The semiconductor device according to claim 2, wherein a plurality of through holes are provided in the printed board for allowing the underfill material to flow into a gap between the insulating plate and the printed board. 前記プリント基板の前記第１または前記第２の主面に、電磁シールド用金属箔が選択的に配置されていることを特徴とする請求項１，２，４記載の半導体装置。   5. The semiconductor device according to claim 1, wherein a metal foil for electromagnetic shielding is selectively disposed on the first or second main surface of the printed circuit board. 前記電磁シールド用金属箔が前記半導体素子の主電極に導通していることを特徴とする請求項５記載の半導体装置。   The semiconductor device according to claim 5, wherein the electromagnetic shielding metal foil is electrically connected to a main electrode of the semiconductor element. 前記プリント基板の前記第１の主面と前記第２の主面とに、前記半導体素子の正極に導通する金属箔と負極に導通する別の金属箔とが夫々選択的に配置され、前記正極に導通する金属箔並びに前記負極に導通する別の金属箔とが、前記プリント基板内において対向するように配置されていることを特徴とする請求項１，２，４，５記載の半導体装置。   A metal foil conducting to the positive electrode of the semiconductor element and another metal foil conducting to the negative electrode are selectively disposed on the first main surface and the second main surface of the printed circuit board, respectively, and the positive electrode 6. The semiconductor device according to claim 1, wherein a metal foil that is electrically connected to said negative electrode and another metal foil that is electrically conductive to said negative electrode are disposed so as to face each other in said printed circuit board. 前記プリント基板の前記第１の主面と前記第２の主面とに、前記半導体素子の正極に導通する金属箔と負極に導通する別の金属箔とが夫々選択的に配置され、前記正極に導通する金属箔並びに前記負極に導通する別の金属箔とにより、撚り型構造をなしていることを特徴とする請求項１，２，４，５記載の半導体装置。   A metal foil conducting to the positive electrode of the semiconductor element and another metal foil conducting to the negative electrode are selectively disposed on the first main surface and the second main surface of the printed circuit board, respectively, and the positive electrode 6. A semiconductor device according to claim 1, wherein the metal foil is electrically connected to said negative electrode and another metal foil is electrically connected to said negative electrode. 前記プリント基板に、前記半導体素子の温度センサー回路、過電圧保護回路、過電流保護回路の少なくとも一つが搭載されていることを特徴とする請求項１，２，４，５，７記載の半導体装置。   8. The semiconductor device according to claim 1, wherein at least one of a temperature sensor circuit, an overvoltage protection circuit, and an overcurrent protection circuit for the semiconductor element is mounted on the printed circuit board. 前記金属箔または前記別の金属箔の主面に、少なくとも一つの孔部が設けられていることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein at least one hole is provided in a main surface of the metal foil or the another metal foil. 絶縁板と、前記絶縁板の第１の主面に形成された第１の金属箔と、前記絶縁板の第２の主面に形成された、少なくとも一つの第２の金属箔と、を備えた絶縁基板を準備する工程と、
前記第２の金属箔上に半導体素子の第１の主電極側が接触するように前記半導体素子を載置する工程と、
前記半導体素子の第２の主電極上に、プリント基板の第１の主面に選択的に配置された第３の金属箔と前記プリント基板の第２の主面に選択的に配置された第４の金属箔の少なくとも一つに導通する複数のポスト電極の下端が対向するように、前記プリント基板と前記絶縁基板とを配置する工程と、
前記第２の金属箔及び前記第１の主電極並びに前記ポスト電極及び前記第２の主電極を電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 An insulating plate, a first metal foil formed on a first main surface of the insulating plate, and at least one second metal foil formed on a second main surface of the insulating plate. A step of preparing an insulating substrate;
Placing the semiconductor element on the second metal foil such that the first main electrode side of the semiconductor element is in contact;
A third metal foil selectively disposed on the first main surface of the printed circuit board and a second metal surface selectively disposed on the second main surface of the printed circuit board on the second main electrode of the semiconductor element. Disposing the printed circuit board and the insulating substrate such that lower ends of a plurality of post electrodes that are electrically connected to at least one of the metal foils of 4 are opposed to each other;
Electrically connecting the second metal foil and the first main electrode and the post electrode and the second main electrode;
A method for manufacturing a semiconductor device, comprising: 前記第２の金属箔及び前記第１の主電極並びに前記ポスト電極及び前記第２の主電極を電気的に接続すると共に、前記プリント基板に貫入させた外部接続用端子を前記絶縁板の前記第２の主面に形成された、前記第２の金属箔に電気的に接続することを特徴とする請求項１１記載の半導体装置の製造方法。   The second metal foil, the first main electrode, the post electrode, and the second main electrode are electrically connected, and an external connection terminal penetrating the printed board is connected to the first of the insulating plate. 12. The method of manufacturing a semiconductor device according to claim 11, wherein the semiconductor device is electrically connected to the second metal foil formed on the main surface of 2. 前記接続を半田付けにて行うこと特徴とする請求項１１または１２記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 11, wherein the connection is performed by soldering. 前記接続を直接接合にて行うことを特徴とする請求項１１または１２記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 11, wherein the connection is performed by direct bonding. 前記接続の後に、前記絶縁基板と前記プリント基板の間隙にアンダーフィル材を充填することを特徴とする請求項１１または１２記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 11, wherein an underfill material is filled in a gap between the insulating substrate and the printed circuit board after the connection. プリント基板の第１の主面に選択的に配置された第１の金属箔と前記プリント基板の第２の主面に選択的に配置された第２の金属箔の少なくとも一つに導通する複数のポスト電極の下端が半導体素子の第１の主電極に対向するように、前記プリント基板と前記半導体素子とを配置する工程と、
前記ポスト電極の下端と前記第１の主電極とを電気的に接続する工程と、
絶縁板と、前記絶縁板の第１の主面に形成された第３の金属箔と、前記絶縁板の第２の主面に形成された、少なくとも一つの第４の金属箔と、を備えた絶縁基板を準備する工程と、
前記第４の金属箔上に前記半導体素子の第２の主電極側が接触するように前記半導体素子を載置する工程と、
前記第４の金属箔及び前記第２の主電極とを電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 A plurality of conductors conducting to at least one of the first metal foil selectively disposed on the first main surface of the printed circuit board and the second metal foil selectively disposed on the second main surface of the printed circuit board. Disposing the printed circuit board and the semiconductor element such that the lower end of the post electrode of the semiconductor element faces the first main electrode of the semiconductor element;
Electrically connecting a lower end of the post electrode and the first main electrode;
An insulating plate, a third metal foil formed on the first main surface of the insulating plate, and at least one fourth metal foil formed on the second main surface of the insulating plate. A step of preparing an insulating substrate;
Placing the semiconductor element on the fourth metal foil such that the second main electrode side of the semiconductor element is in contact;
Electrically connecting the fourth metal foil and the second main electrode;
A method for manufacturing a semiconductor device, comprising: 前記第４の金属箔及び前記第２の主電極を電気的に接続すると共に、前記プリント基板に貫入させた外部接続用端子を前記絶縁板の前記第２の主面に形成された、前記第４の金属箔に電気的に接続することを特徴とする請求項１６記載の半導体装置の製造方法。   The fourth metal foil and the second main electrode are electrically connected, and an external connection terminal penetrating the printed board is formed on the second main surface of the insulating plate. The method of manufacturing a semiconductor device according to claim 16, wherein the semiconductor device is electrically connected to the metal foil. 前記接続を半田付けにて行うこと特徴とする請求項１６または１７記載の半導体装置の製造方法。   18. The method of manufacturing a semiconductor device according to claim 16, wherein the connection is performed by soldering. 前記接続を直接接合にて行うことを特徴とする請求項１６または１７記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 16, wherein the connection is performed by direct bonding. 前記第４の金属箔及び前記第２の主電極を電気的に接続すると共に、前記プリント基板に貫入させた前記外部接続用端子を前記絶縁板の前記第２の主面に形成された、前記第４の金属箔に電気的に接続した後に、前記絶縁基板と前記プリント基板の間隙にアンダーフィル材を充填することを特徴とする請求項１６または１７記載の半導体装置の製造方法。   The fourth metal foil and the second main electrode are electrically connected, and the external connection terminal penetrated into the printed board is formed on the second main surface of the insulating plate, 18. The method of manufacturing a semiconductor device according to claim 16, wherein an underfill material is filled in a gap between the insulating substrate and the printed board after being electrically connected to the fourth metal foil.
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