JP6083109B2 - Semiconductor device - Google Patents

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Description

この発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

インバータ装置や、無停電電源装置、工作機械、産業用ロボットなどでは、その本体と独立した半導体装置（汎用モジュール）が使用されている。このように本体と独立した半導体装置として、例えば、所定の厚みを有した金属ベース板上にパワー半導体素子を搭載し、半導体素子の電極とリードフレームとを金属ワイヤによって接続したパッケージ型半導体装置が提案されている（例えば、下記特許文献１参照。）。   Inverter devices, uninterruptible power supply devices, machine tools, industrial robots, and the like, semiconductor devices (general-purpose modules) independent of the main body are used. Thus, as a semiconductor device independent of the main body, for example, a package type semiconductor device in which a power semiconductor element is mounted on a metal base plate having a predetermined thickness, and the electrode of the semiconductor element and a lead frame are connected by a metal wire. It has been proposed (see, for example, Patent Document 1 below).

このパッケージ型半導体装置の構造について、図１１を参照して説明する。図１１は、従来のパッケージ型半導体装置の要部を模式的に示す図である。図１１に示すように、半導体装置１００は、金属ベース板１０１を基体とし、金属ベース板１０１上に、絶縁基板のおもて面に金属箔１０４を設けた配線基板１０３と、半導体素子１０６が形成された半導体チップ（以下、単に半導体素子とする）１０６と、樹脂ケース１０７と、複数のリードフレーム１０８〜１１０と、複数の金属ワイヤ１１１〜１１３と、を備えている。   The structure of this package type semiconductor device will be described with reference to FIG. FIG. 11 is a diagram schematically showing a main part of a conventional package type semiconductor device. As shown in FIG. 11, a semiconductor device 100 includes a wiring substrate 103 having a metal base plate 101 as a base, a metal foil 104 provided on the front surface of the insulating substrate on the metal base plate 101, and a semiconductor element 106. A formed semiconductor chip (hereinafter simply referred to as a semiconductor element) 106, a resin case 107, a plurality of lead frames 108 to 110, and a plurality of metal wires 111 to 113 are provided.

金属ベース板１０１のおもて面は、半田層（不図示）を介して、配線基板１０３の裏面に設けられた金属接合層１０２と接合している。配線基板１０３の金属箔１０４には、半田層１０５を介して半導体素子１０６の裏面全面が接合されている。半導体素子１０６は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や金属−酸化物−半導体構造を有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。   The front surface of the metal base plate 101 is bonded to the metal bonding layer 102 provided on the back surface of the wiring substrate 103 via a solder layer (not shown). The entire back surface of the semiconductor element 106 is bonded to the metal foil 104 of the wiring substrate 103 via the solder layer 105. The semiconductor element 106 is, for example, an insulated gate bipolar transistor (IGBT) or an insulated gate field effect transistor (MOSFET: Metal-Oxide-Semiconductor Field Effect Transistor) having a metal-oxide-semiconductor structure. .

金属ベース板１０１の周縁には、半導体素子１０６を覆うように成形された樹脂ケース１０７が接着されている。樹脂ケース１０７は、金属ベース板１０１の周縁に接着される側部１０７ａと、この側部１０７ａの金属ベース板１０１に接着される端部に対して反対側の端部（以下、上端部とする）に連結された蓋１０７ｂとからなる。蓋１０７ｂは、金属ベース板１０１のおもて面側の上方に配置される。金属ベース板１０１の側部１０７ａには、リードフレーム１０８，１０９，１１０が内設されている。リードフレーム１０８，１０９，１１０の一方の端部は、金属ベース板１０１の側部１０７ａの上端部から樹脂ケース１０７の外部に突出している。   A resin case 107 molded so as to cover the semiconductor element 106 is bonded to the periphery of the metal base plate 101. The resin case 107 includes a side portion 107a bonded to the periphery of the metal base plate 101, and an end portion opposite to the end portion of the side portion 107a bonded to the metal base plate 101 (hereinafter referred to as an upper end portion). ) To the lid 107b. The lid 107b is disposed above the front surface side of the metal base plate 101. Lead frames 108, 109, and 110 are provided in the side portion 107 a of the metal base plate 101. One end portion of each of the lead frames 108, 109, and 110 protrudes from the upper end portion of the side portion 107 a of the metal base plate 101 to the outside of the resin case 107.

リードフレーム１０８の他方の端部は、金属ワイヤ１１１を介して、半導体素子１０６のおもて面に設けられた図示省略する主電極（例えば、エミッタ電極、以下、おもて面電極とする）と電気的に接続されている。リードフレーム１０９の他方の端部は、金属ワイヤ１１２を介して、半導体素子１０６のおもて面に設けられた図示省略する制御電極（例えば、ゲート電極）と電気的に接続されている。リードフレーム１１０の他方の端部は、金属ワイヤ１１３を介して、半導体素子１０６の裏面に設けられた図示省略する主電極（例えば、コレクタ電極、以下、裏面電極とする）と導通する金属箔１０４に電気的に接続されている。   The other end of the lead frame 108 is a main electrode (not shown) provided on the front surface of the semiconductor element 106 via a metal wire 111 (for example, an emitter electrode, hereinafter referred to as a front surface electrode). And are electrically connected. The other end of the lead frame 109 is electrically connected through a metal wire 112 to a control electrode (for example, a gate electrode) (not shown) provided on the front surface of the semiconductor element 106. The other end of the lead frame 110 is electrically connected to a main electrode (not shown) (for example, a collector electrode, hereinafter referred to as a back electrode) provided on the back surface of the semiconductor element 106 via a metal wire 113. Is electrically connected.

樹脂ケース１０７内には、金属ワイヤ１１１〜１１３どうしの接触を防止したり、樹脂ケース１０７外部から浸入する水分、湿気および塵などから半導体素子１０６を保護するために、シリコーン系材料で構成された封止材１１４が充填されている。また、金属ベース板１０１の裏面は、グリースを介して冷却フィン（図示省略しない）と接合している。半導体装置１００では、半導体素子１０６のおもて面電極、制御電極および裏面電極とリードフレーム１０８〜１１０とが、複数の金属ワイヤ１１１〜１１３を用いたワイヤボンディングによりそれぞれ接続されている。   The resin case 107 is made of a silicone material in order to prevent the metal wires 111 to 113 from contacting each other and to protect the semiconductor element 106 from moisture, moisture, dust and the like entering from the outside of the resin case 107. The sealing material 114 is filled. Further, the back surface of the metal base plate 101 is joined to cooling fins (not shown) via grease. In the semiconductor device 100, the front electrode, the control electrode, the back electrode, and the lead frames 108 to 110 of the semiconductor element 106 are connected to each other by wire bonding using a plurality of metal wires 111 to 113, respectively.

また、金属ワイヤを用いずに、半導体素子の各電極を半導体装置の外部に引き出したパッケージ型半導体装置として、パワー半導体素子の裏面電極を絶縁基板の導体パターンに接続固定し、絶縁基板に対向する位置に配置される配線基板の絶縁基板に対向する面に形成された配線パターンとパワー半導体素子の上面電極とを導電性ポストによって接続する装置が提案されている（例えば、下記特許文献２参照。）。   Further, as a package type semiconductor device in which each electrode of the semiconductor element is drawn out of the semiconductor device without using a metal wire, the back electrode of the power semiconductor element is connected and fixed to the conductor pattern of the insulating substrate, and is opposed to the insulating substrate. An apparatus has been proposed in which a wiring pattern formed on a surface of a wiring board arranged at a position facing an insulating substrate and an upper electrode of a power semiconductor element are connected by a conductive post (see, for example, Patent Document 2 below). ).

下記特許文献２に示す金属ワイヤを用いずに作製（製造）された半導体装置（以下、金属ワイヤレスの半導体装置とする）について、図１２を参照して説明する。図１２は、従来のパッケージ型半導体装置の別の一例の要部を模式的に示す図である。図１２に示すように、半導体装置２００は、金属ベース板２０１と、絶縁基板のおもて面に金属箔２０３ａ〜２０３ｄからなる回路パターンを形成した配線基板２０２と、半導体素子２０５と、プリント基板２１０と、複数の導電性部材（以下、導電性ポストとする）２１２ａ，２１２ｂと、を備えている。   A semiconductor device manufactured (manufactured) without using a metal wire shown in Patent Document 2 (hereinafter referred to as a metal wireless semiconductor device) will be described with reference to FIG. FIG. 12 is a diagram schematically showing a main part of another example of a conventional package type semiconductor device. As shown in FIG. 12, a semiconductor device 200 includes a metal base plate 201, a wiring substrate 202 having a circuit pattern made of metal foils 203a to 203d on the front surface of an insulating substrate, a semiconductor element 205, and a printed circuit board. 210 and a plurality of conductive members (hereinafter referred to as conductive posts) 212a and 212b.

金属ベース板２０１のおもて面は、半田層（不図示）を介して、配線基板２０２の裏面に設けられた金属接合層（不図示）と接合している。配線基板２０２の金属箔２０３ａは、半田層２０４ａを介して、外部装置との接続に用いられる外部接続用端子２０９と接合している。また、配線基板２０２の複数の金属箔２０３ｄには、トランス２０６、コンデンサ２０７および抵抗２０８を構成する各半導体素子がそれぞれ半田層２０４ｄを介して接合されている。   The front surface of the metal base plate 201 is bonded to a metal bonding layer (not shown) provided on the back surface of the wiring board 202 via a solder layer (not shown). The metal foil 203a of the wiring board 202 is joined to an external connection terminal 209 used for connection to an external device via a solder layer 204a. Further, the semiconductor elements constituting the transformer 206, the capacitor 207, and the resistor 208 are joined to the plurality of metal foils 203d of the wiring board 202 via the solder layers 204d.

配線基板２０２の金属箔２０３ｂには、半田層２０４ｂを介して半導体素子２０５の裏面全面が接合されている。半導体素子２０５の裏面電極は、金属箔２０３ｂと導通している。半導体素子２０５のおもて面には、半田層２０４ｅを介して導電性ポスト２１２ａの一方の端部が接合されている。半導体素子２０５のおもて面電極および制御電極は、それぞれに接合された導電性ポスト２１２ａと導通している。他の導電性ポスト２１２ｂの一方の端部は、半田層２０４ｃを介して配線基板２０２の金属箔２０３ｃと接合している。   The entire back surface of the semiconductor element 205 is bonded to the metal foil 203b of the wiring board 202 via the solder layer 204b. The back electrode of the semiconductor element 205 is electrically connected to the metal foil 203b. One end of the conductive post 212a is joined to the front surface of the semiconductor element 205 via a solder layer 204e. The front surface electrode and the control electrode of the semiconductor element 205 are electrically connected to the conductive post 212a bonded thereto. One end of the other conductive post 212b is bonded to the metal foil 203c of the wiring board 202 via the solder layer 204c.

半導体素子２０５上には、配線基板２０２のおもて面と対向するようにプリント基板２１０が配置されている。また、プリント基板２１０の、半導体素子２０５に対向する面に対して反対側の面には導体パターン２１１が形成されている。そして、導電性ポスト２１２ａ，２１２ｂの他方の端部は、それぞれ、プリント基板２１０に設けられた各スルーホール２１０ａを貫通し、プリント基板２１０の所定の位置に形成された導体パターン２１１に接続されている。プリント基板２１０と配線基板２０２との間には封止材２２０が充填されている。   On the semiconductor element 205, a printed circuit board 210 is disposed so as to face the front surface of the wiring board 202. A conductive pattern 211 is formed on the surface of the printed circuit board 210 opposite to the surface facing the semiconductor element 205. The other end of each of the conductive posts 212a and 212b passes through each through hole 210a provided in the printed circuit board 210 and is connected to a conductor pattern 211 formed at a predetermined position on the printed circuit board 210. Yes. A sealing material 220 is filled between the printed board 210 and the wiring board 202.

このように、半導体装置２００は、金属ワイヤを用いずに、導電性ポスト２１２ａ，２１２ｂによって半導体素子２０５の各電極を半導体装置２００の外部に引き出した構造となっている。また、半導体装置２００は、金属ベース板２０１とプリント基板２１０との間に半導体素子２０５等を配置し、金属ベース板２０１とプリント基板２１０との間を樹脂で封止し一体化させた構造となっている。   Thus, the semiconductor device 200 has a structure in which each electrode of the semiconductor element 205 is drawn out of the semiconductor device 200 by the conductive posts 212a and 212b without using a metal wire. The semiconductor device 200 has a structure in which a semiconductor element 205 or the like is disposed between the metal base plate 201 and the printed board 210, and the metal base plate 201 and the printed board 210 are sealed and integrated with a resin. It has become.

また、金属ワイヤレスの別の半導体装置として、次の装置が提案されている。絶縁板の第１の主面に金属箔が形成され、絶縁板の第２の主面に、少なくとも一つの別の金属箔が形成される。また、別の金属箔上に接合された少なくとも一つの半導体素子と、半導体素子が配置された絶縁板の主面に対向するようにプリント基板が配置される。そして、プリント基板の第１の主面に形成された金属箔またはプリント基板の第２の主面に形成された別の金属箔と、半導体素子の主電極とが複数のポスト電極により電気的に接続される（例えば、下記特許文献３参照。）。   As another metal wireless semiconductor device, the following device has been proposed. A metal foil is formed on the first main surface of the insulating plate, and at least one other metal foil is formed on the second main surface of the insulating plate. In addition, the printed circuit board is disposed so as to face at least one semiconductor element bonded on another metal foil and the main surface of the insulating plate on which the semiconductor element is disposed. The metal foil formed on the first main surface of the printed circuit board or another metal foil formed on the second main surface of the printed circuit board and the main electrode of the semiconductor element are electrically connected by a plurality of post electrodes. (For example, refer to Patent Document 3 below.)

下記特許文献３に示す金属ワイヤレスの半導体装置について、図１３を参照して説明する。図１３は、従来のパッケージ型半導体装置の別の一例の要部を模式的に示す図である。図１３に示すように、半導体装置３００は、金属ベース板３０１と、絶縁基板のおもて面にＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）法によって複数の金属箔３０３ａ，３０３ｂを形成した配線基板３０２と、半導体素子３０５ａ，３０５ｂと、プリント基板３１０と、複数の導電性部材（以下、ポスト電極とする）３１０ｅと、を備えている。   A metal wireless semiconductor device disclosed in Patent Document 3 described below will be described with reference to FIG. FIG. 13 is a diagram schematically showing a main part of another example of a conventional package type semiconductor device. As shown in FIG. 13, a semiconductor device 300 includes a metal base plate 301, a wiring substrate 302 in which a plurality of metal foils 303 a and 303 b are formed on the front surface of an insulating substrate by a DCB (Direct Copper Bonding) method, Elements 305a and 305b, a printed circuit board 310, and a plurality of conductive members (hereinafter referred to as post electrodes) 310e are provided.

金属ベース板３０１のおもて面は、半田層（不図示）を介して、配線基板３０２の裏面に設けられた金属接合層（不図示）と接合している。配線基板３０２の金属箔３０３ａ，３０３ｂには、それぞれ半田層３０４ａ，３０４ｂを介して半導体素子３０５ａ，３０５ｂの裏面全面が接合されている。半導体素子３０５ａの裏面電極（例えば、コレクタ電極）は、配線基板３０２の金属箔３０３ａと導通している。半導体素子３０５ｂの裏面電極（例えば、カソード電極）は、配線基板３０２の金属箔３０３ｂと導通している。   The front surface of the metal base plate 301 is bonded to a metal bonding layer (not shown) provided on the back surface of the wiring board 302 via a solder layer (not shown). The entire back surfaces of the semiconductor elements 305a and 305b are bonded to the metal foils 303a and 303b of the wiring board 302 via solder layers 304a and 304b, respectively. The back electrode (for example, collector electrode) of the semiconductor element 305 a is electrically connected to the metal foil 303 a of the wiring substrate 302. A back electrode (for example, a cathode electrode) of the semiconductor element 305 b is electrically connected to the metal foil 303 b of the wiring substrate 302.

半導体素子３０５ａ，３０５ｂ上には、配線基板３０２のおもて面と対向するように、多層構造をなすインプラントプリント基板（以下、プリント基板とする）３１０が配置されている。プリント基板３１０は、樹脂層３１１と、樹脂層３１１の両面にそれぞれ選択的にパターン形成された金属箔３１２−１，３１２−２と、金属箔３１２−１，３１２−２を覆うように樹脂層３１１の両面に形成された保護層３１３と、で構成されている。   On the semiconductor elements 305a and 305b, an implant printed circuit board (hereinafter referred to as a printed circuit board) 310 having a multilayer structure is disposed so as to face the front surface of the wiring board 302. The printed circuit board 310 has a resin layer 311, metal foils 312-1 and 312-2 selectively patterned on both surfaces of the resin layer 311, and resin layers so as to cover the metal foils 312-1 and 312-2. And a protective layer 313 formed on both surfaces of 311.

プリント基板３１０には、半導体素子３０５ａのおもて面電極（例えば、エミッタ電極）に対応する位置に複数のスルーホール３１４ａが設けられている。スルーホール３１４ａの側壁全面はめっきで覆われており、スルーホール３１４ａ内には筒状のめっき層が形成されている。そして、スルーホール３１４ａ内には、めっき層を介して銅が注入（インプラント）されてなる円筒状のポスト電極３１５ａが設けられている。ポスト電極３１５ａは、半導体素子３０５ａのおもて面電極の直上に配置される。   The printed circuit board 310 is provided with a plurality of through holes 314a at positions corresponding to the front surface electrodes (for example, emitter electrodes) of the semiconductor element 305a. The entire side wall of the through hole 314a is covered with plating, and a cylindrical plating layer is formed in the through hole 314a. A cylindrical post electrode 315a formed by implanting (implanting) copper through a plating layer is provided in the through hole 314a. The post electrode 315a is disposed immediately above the front surface electrode of the semiconductor element 305a.

各スルーホール３１４ａ内に配置されたポスト電極３１５ａは、すべて均一な長さを有する。また、各ポスト電極３１５ａは、良好な電気的接続と機械的強度を確保する目的でスルーホール３１４ａの側壁に半田付けされており、樹脂層３１１と保護層３１３とに挟まれた金属箔３１２−１，３１２−２と導通されている。そして、各ポスト電極３１５ａの、半導体素子３０５ａ側の端部は、半田層３０６ａを介して半導体素子３０５ａのおもて面電極に電気的に接続されている。   The post electrodes 315a disposed in each through hole 314a all have a uniform length. Each post electrode 315a is soldered to the side wall of the through hole 314a for the purpose of ensuring good electrical connection and mechanical strength, and the metal foil 312− sandwiched between the resin layer 311 and the protective layer 313. 1, 312-2. The end of each post electrode 315a on the semiconductor element 305a side is electrically connected to the front surface electrode of the semiconductor element 305a via the solder layer 306a.

プリント基板３１０には、半導体素子３０５ｂのおもて面電極（例えば、アノード電極）に対応する位置に複数のスルーホール３１４ｂが設けられている。各スルーホール３１４ｂ内には、半導体素子３０５ａ側のスルーホール３１４ａと同様に、それぞれめっき層を介してポスト電極３１５ｂが設けられている。ポスト電極３１５ｂは、半導体素子３０５ａ側のポスト電極３１５ａと同様の構成を有する。そして、ポスト電極３１５ｂは、半導体素子３０５ｂのおもて面電極の直上に配置される。各ポスト電極３１５ｂの、半導体素子３０５ｂ側の端部は、半田層３０６ｂを介して半導体素子３０５ｂのおもて面電極に電気的に接続されている。   The printed board 310 is provided with a plurality of through holes 314b at positions corresponding to the front surface electrodes (for example, anode electrodes) of the semiconductor element 305b. In each through hole 314b, a post electrode 315b is provided via a plating layer, similarly to the through hole 314a on the semiconductor element 305a side. The post electrode 315b has the same configuration as the post electrode 315a on the semiconductor element 305a side. The post electrode 315b is disposed immediately above the front surface electrode of the semiconductor element 305b. The end of each post electrode 315b on the semiconductor element 305b side is electrically connected to the front surface electrode of the semiconductor element 305b via the solder layer 306b.

このように、半導体装置３００では、半導体素子３０５ａのおもて面電極と、半導体素子３０５ｂのおもて面電極とが、ポスト電極３１５ａ，３１５ｂおよびプリント基板３１０の金属箔３１２−１，３１２−２を介して電気的に接続されている。半導体素子３０５ａの裏面電極（例えば、コレクタ電極）と、半導体素子３０５ｂの裏面電極（例えば、カソード電極）とは、配線基板３０２の金属箔３０３ａ，３０３ｂを介して電気的に接続される。配線基板３０２のおもて面側を覆うケース３７０の内は、封止材３２０が充填されている。   Thus, in the semiconductor device 300, the front surface electrode of the semiconductor element 305a and the front surface electrode of the semiconductor element 305b are formed of the post electrodes 315a and 315b and the metal foils 312-1 and 312- 2 are electrically connected. A back electrode (for example, a collector electrode) of the semiconductor element 305 a and a back electrode (for example, a cathode electrode) of the semiconductor element 305 b are electrically connected through metal foils 303 a and 303 b of the wiring substrate 302. A sealing material 320 is filled in the case 370 that covers the front surface side of the wiring board 302.

上述した各パッケージ型半導体装置は、おもて面にエミッタ電極などの主電極およびゲート電極などの制御電極を備え、裏面にコレクタ電極などの主電極を備えた半導体素子を実装している。そして、これらのパッケージ型半導体装置では、半導体素子のおもて面電極の接合方法は異なっているが、半導体素子の裏面電極の接合方法はいずれの装置も基本的に同様であり、半田層を介して半導体素子の裏面を配線基板の金属箔に接合する方法が用いられている。   Each of the package type semiconductor devices described above includes a semiconductor element having a main electrode such as an emitter electrode and a control electrode such as a gate electrode on the front surface and a main electrode such as a collector electrode on the back surface. In these package type semiconductor devices, the bonding method of the front electrode of the semiconductor element is different, but the bonding method of the back electrode of the semiconductor element is basically the same in all devices, and the solder layer is A method of joining the back surface of the semiconductor element to the metal foil of the wiring board is used.

一方、汎用モジュールとして用いられる別の半導体素子として、エミッタ電極などのおもて面電極およびゲート電極などの制御電極を、おもて面と裏面との両面にそれぞれ備えた半導体素子が提案されている（例えば、下記特許文献４参照）。下記特許文献４に示す半導体素子について、図１４を参照して説明する。図１４は、従来の半導体素子の構成を示す斜視図である。   On the other hand, as another semiconductor element used as a general-purpose module, a semiconductor element having a control electrode such as a front surface electrode and a gate electrode such as an emitter electrode on both the front surface and the back surface has been proposed. (For example, see Patent Document 4 below). A semiconductor element shown in Patent Document 4 below will be described with reference to FIG. FIG. 14 is a perspective view showing a configuration of a conventional semiconductor element.

図１４に示すように、半導体素子４００は、半導体基板の一方の主面側の第１素子領域４１１と他方の主面側の第２素子領域４１２との間に、ｎ型領域４０１とｐ型領域４０２とが交互に繰り返し接合されてなる並列ｐｎ層４０３を備える。第１素子領域４１１には、第１ｐベース領域４０５−１、第１ｎ+ソース領域４０６−１、第１ゲート電極４０７−１および第１ソース電極４０８−１などで構成された第１半導体素子が設けられている。第１ｐベース領域４０５−１は、第１ｐベース領域４０５−１と並列ｐｎ層４０３との間に設けられた第１ｎ-高抵抗領域４０４−１によって、並列ｐｎ層４０３のｐ型領域４０２と分離されている。 As shown in FIG. 14, a semiconductor element 400 includes an n-type region 401 and a p-type region between a first element region 411 on one main surface side of a semiconductor substrate and a second element region 412 on the other main surface side. The parallel pn layer 403 formed by alternately and repeatedly joining the regions 402 is provided. The first element region 411 includes a first semiconductor element including a first p base region 405-1, a first n + source region 406-1, a first gate electrode 407-1, a first source electrode 408-1, and the like. Is provided. The first p base region 405-1 is separated from the p-type region 402 of the parallel pn layer 403 by a first n − high resistance region 404-1 provided between the first p base region 405-1 and the parallel pn layer 403. Has been.

第２素子領域４１２には、第２ｐベース領域４０５−２、第２ｎ+ソース領域４０６−２、第２ゲート電極４０７−２および第２ソース電極４０８−２などで構成された第２半導体素子が設けられている。第２ｐベース領域４０５−２は、第２ｐベース領域４０５−２と並列ｐｎ層４０３との間に設けられた第２ｎ-高抵抗領域４０４−２によって並列ｐｎ層４０３のｐ型領域４０２と分離されている。第１ベース領域４０５−１と、第２ｐベース領域４０５−２とは、少なくとも並列ｐｎ層４０３のｎ型領域４０１および第１，２ｎ-高抵抗領域４０４−１，４０４−２によって互いに分離されている。 The second element region 412 includes a second semiconductor element including a second p base region 405-2, a second n + source region 406-2, a second gate electrode 407-2, a second source electrode 408-2, and the like. Is provided. The second p base region 405-2 is separated from the p-type region 402 of the parallel pn layer 403 by a second n − high resistance region 404-2 provided between the second p base region 405-2 and the parallel pn layer 403. ing. The first base region 405-1 and the second p base region 405-2 are separated from each other by at least the n-type region 401 of the parallel pn layer 403 and the first and second n − high resistance regions 404-1, 404-2. Yes.

特開２００３−２８９１３０号公報JP 2003-289130 A 特開２００４−２２８４０３号公報JP 2004-228403 A 特開２００９−６４８５２号公報JP 2009-64852 A 特開２００２−２６３２０号公報Japanese Patent Laid-Open No. 2002-26320

しかしながら、上述した特許文献４に示す半導体素子４００の両主面には、それぞれ、第１ゲート電極４０７−１および第１ソース電極４０８−１と、第２ゲート電極４０７−２および第２ソース電極４０８−２とが設けられている。このため、上述した特許文献１〜３に示す従来の実装方法では、半導体素子４００の各電極とパッケージ半導体装置を構成する各部材との位置合わせが困難であり、半導体素子４００を実装することが難しいという問題が生じる。   However, the first gate electrode 407-1 and the first source electrode 408-1, the second gate electrode 407-2, and the second source electrode are formed on both main surfaces of the semiconductor element 400 shown in Patent Document 4 described above, respectively. 408-2. For this reason, in the conventional mounting methods shown in Patent Documents 1 to 3 described above, it is difficult to align each electrode of the semiconductor element 400 and each member constituting the package semiconductor device, and the semiconductor element 400 can be mounted. The problem of difficulty arises.

この発明は、上述した従来技術による問題点を解消するため、両主面それぞれに制御電極および主電極を備えた半導体素子を位置精度よく実装することができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、良好な電気的接続を確保することができる半導体装置を提供することを目的とする。   An object of the present invention is to provide a semiconductor device capable of mounting a semiconductor element having a control electrode and a main electrode on each of both main surfaces with high positional accuracy, in order to eliminate the above-described problems caused by the prior art. . Another object of the present invention is to provide a semiconductor device capable of ensuring good electrical connection in order to solve the above-described problems caused by the prior art.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、絶縁基板と、前記絶縁基板に互いに離して設けられた複数の金属層と、主電流が流れる主電極および主電流を制御する制御電極が同一の主面に設けられ、前記主電極と前記制御電極とにそれぞれ異なる前記金属層が接合されて前記絶縁基板に実装された半導体素子と、を備える。前記半導体素子は、両主面にそれぞれ前記主電極および前記制御電極を有する。前記絶縁基板は、前記半導体素子の両主面側にそれぞれ配置されている。複数の前記金属層の配置は、それぞれ、前記絶縁基板上の、前記半導体素子の両主面の前記主電極および前記制御電極に対向する位置に予め設定されている。複数の前記金属層は、リードフレームによりそれぞれ異なる外部接続用端子に接続されていることを特徴とする。 To solve the above problems and achieve an object of the present invention, such a semiconductor device in the present invention, an insulating substrate, a plurality of metal layers provided in away from each other on the insulating substrate, Lord main current flows And a control element for controlling a main current provided on the same main surface, and a semiconductor element mounted on the insulating substrate by bonding different metal layers to the main electrode and the control electrode . The semiconductor element has the main electrode and the control electrode on both main surfaces, respectively. The insulating substrates are respectively disposed on both main surface sides of the semiconductor element. The arrangement of the plurality of metal layers is set in advance at positions on the insulating substrate facing the main electrode and the control electrode on both main surfaces of the semiconductor element. The plurality of metal layers are connected to different external connection terminals by lead frames .

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、絶縁基板と、複数の金属層と、半導体素子と、複数のボンディングワイヤと、を備える。複数の前記金属層は、前記絶縁基板に互いに離して設けられている。前記半導体素子は、主電流が流れる主電極および主電流を制御する制御電極を両主面それぞれに有し、一方の主面の前記主電極と前記制御電極とにそれぞれ異なる前記金属層が接合されて前記絶縁基板に実装されている。複数の前記ボンディングワイヤは、前記半導体素子の他方の主面の前記主電極および前記制御電極にそれぞれ接続されている。複数の前記金属層の配置は、それぞれ、前記絶縁基板上の、前記半導体素子の一方の主面の前記主電極および前記制御電極に対向する位置に予め設定されている。複数の前記金属層は、リードフレームによりそれぞれ異なる外部接続用端子に接続されていることを特徴とする。In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention includes an insulating substrate, a plurality of metal layers, a semiconductor element, and a plurality of bonding wires. The plurality of metal layers are provided apart from each other on the insulating substrate. The semiconductor element has a main electrode through which a main current flows and a control electrode for controlling the main current on both main surfaces, and the metal layers different from each other are bonded to the main electrode and the control electrode on one main surface. And mounted on the insulating substrate. The plurality of bonding wires are respectively connected to the main electrode and the control electrode on the other main surface of the semiconductor element. The arrangement of the plurality of metal layers is set in advance at a position on the insulating substrate facing the main electrode and the control electrode on one main surface of the semiconductor element. The plurality of metal layers are connected to different external connection terminals by lead frames.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面の前記主電極および前記制御電極はそれぞれ半田層を介して前記金属層に接合されている。前記各ボンディングワイヤの、前記半導体素子の他方の主面の前記主電極および前記制御電極との各接合部は、それぞれ、前記金属層に接合する前記各半田層と、前記半導体素子の主面に垂直な方向に前記半導体素子を挟んで隣り合うことを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、絶縁基板と、複数の金属層と、半導体素子と、複数のボンディングワイヤと、プリント基板と、複数の金属箔と、複数の導電性部材と、を備える。複数の前記金属層は、前記絶縁基板に互いに離して設けられている。前記半導体素子は、主電流が流れる主電極および主電流を制御する制御電極を両主面それぞれに有し、一方の主面の前記主電極と前記制御電極とにそれぞれ異なる前記金属層が接合されて前記絶縁基板に実装されている。前記プリント基板は、前記半導体素子の他方の主面側に配置されている。複数の前記金属箔は、前記プリント基板に互いに離して設けられている。複数の前記導電性部材は、前記半導体素子と前記プリント基板との間に配置されて前記金属箔に接合され、前記半導体素子の他方の主面の前記主電極および前記制御電極をそれぞれ異なる前記金属箔に電気的に接続する。複数の前記金属層の配置は、それぞれ、前記絶縁基板上の、前記半導体素子の一方の主面の前記主電極および前記制御電極に対向する位置に予め設定されている。複数の前記金属箔の配置は、それぞれ、前記プリント基板上の、前記半導体素子の他方の主面の前記主電極および前記制御電極に対向する位置に予め設定されている。複数の前記金属層は、リードフレームによりそれぞれ異なる外部接続用端子に接続されていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the main electrode and the control electrode of one main surface of front Symbol semiconductor element is bonded to the metal layer, respectively, via a solder layer. Wherein the bonding wires, the bonding portion between the main electrode and the control electrode of the other main surface of the semiconductor element, respectively, and each of the solder layer for bonding to the metal layer, the main surface of the semiconductor element The semiconductor elements are adjacent to each other in a vertical direction. In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention includes an insulating substrate, a plurality of metal layers, a semiconductor element, a plurality of bonding wires, a printed circuit board, A plurality of metal foils and a plurality of conductive members are provided. The plurality of metal layers are provided apart from each other on the insulating substrate. The semiconductor element has a main electrode through which a main current flows and a control electrode for controlling the main current on both main surfaces, and the metal layers different from each other are bonded to the main electrode and the control electrode on one main surface. And mounted on the insulating substrate. The printed circuit board is disposed on the other main surface side of the semiconductor element. The plurality of metal foils are provided apart from each other on the printed circuit board. The plurality of conductive members are disposed between the semiconductor element and the printed circuit board and bonded to the metal foil, and the main electrode and the control electrode on the other main surface of the semiconductor element are different from each other in the metal. Electrically connect to the foil. The arrangement of the plurality of metal layers is set in advance at a position on the insulating substrate facing the main electrode and the control electrode on one main surface of the semiconductor element. The arrangement of the plurality of metal foils is set in advance on the printed circuit board at a position facing the main electrode and the control electrode on the other main surface of the semiconductor element. The plurality of metal layers are connected to different external connection terminals by lead frames.

また、この発明にかかる半導体装置は、上述した発明において、前記金属層は、前記半導体素子側に突出し前記主電極に接合された凸部、または前記半導体素子側に突出し前記制御電極に接合された凸部のいずれかの凸部を少なくとも有し、前記凸部の前記半導体素子に対向する面の表面積は、当該凸部に接合された前記主電極または前記制御電極の前記金属層に対向する面の表面積よりも小さいことを特徴とする。   Further, in the semiconductor device according to the present invention, in the above-described invention, the metal layer protrudes toward the semiconductor element and is bonded to the main electrode, or protrudes toward the semiconductor element and is bonded to the control electrode. The surface of the surface that has at least one of the convex portions and faces the semiconductor element of the convex portion is the surface that faces the metal layer of the main electrode or the control electrode joined to the convex portion. It is characterized by being smaller than the surface area.

また、この発明にかかる半導体装置は、上述した発明において、前記金属層は、前記主電極が接合された領域を囲む凹部、または前記制御電極が接合された領域を囲む凹部のいずれかの凹部を少なくとも有し、前記凹部に囲まれた領域の前記半導体素子に対向する面の表面積は、当該凹部に囲まれた領域に接合された前記主電極または前記制御電極の前記金属層に対向する面の表面積よりも小さいことを特徴とする。   Further, in the semiconductor device according to the present invention, in the above-described invention, the metal layer has either a recess surrounding the region where the main electrode is bonded or a recess surrounding the region where the control electrode is bonded. The surface area of the surface facing the semiconductor element in the region surrounded by the recess is at least the surface of the surface facing the metal layer of the main electrode or the control electrode joined to the region surrounded by the recess. It is characterized by being smaller than the surface area.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面の前記主電極および前記制御電極を前記金属層に接合する各半田層がそれぞれ当該主電極および当該制御電極を覆う面積の少なくとも一方の面積は、前記半導体素子の他方の主面の前記主電極および前記制御電極と前記ボンディングワイヤとの接合面積よりも大きいことを特徴とする。   In the semiconductor device according to the present invention, the solder layer for joining the main electrode and the control electrode on one main surface of the semiconductor element to the metal layer is the main electrode and the control electrode, respectively. At least one of the areas covering the semiconductor element is larger than a bonding area of the main electrode, the control electrode, and the bonding wire on the other main surface of the semiconductor element.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面の前記主電極および前記制御電極の少なくとも一方の電極には半田バンプが形成され、前記半田バンプが形成された電極と前記金属層とが前記半田バンプを介して接合されており、前記半田バンプの直径は、前記半田バンプが形成された電極と前記半導体素子の主面に垂直な方向に前記半導体素子を挟んで隣り合う前記半導体素子の他方の主面の前記主電極または前記制御電極と前記ボンディングワイヤとの接合長よりも長いことを特徴とする。   In the semiconductor device according to the present invention, in the above-described invention, a solder bump is formed on at least one of the main electrode and the control electrode on one main surface of the semiconductor element, and the solder bump is formed. The electrode and the metal layer are bonded via the solder bump, and the diameter of the solder bump is such that the semiconductor element is oriented in a direction perpendicular to the electrode on which the solder bump is formed and the main surface of the semiconductor element. It is characterized in that it is longer than the bonding length between the main electrode or the control electrode on the other main surface of the semiconductor elements adjacent to each other and the bonding wire.

また、この発明にかかる半導体装置は、上述した発明において、前記主電極および前記制御電極の少なくとも一方の電極には前記半田バンプが形成され、前記半田バンプが形成された電極と前記金属層とが半田バンプを介して接合されていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the at least one electrode of the main electrode and the control electrode and the solder bump is formed, the electrode to which the solder bump is formed and the metal layer It is characterized by being joined via solder bumps.

また、この発明にかかる半導体装置は、上述した発明において、前記半田バンプの高さは、前記半田バンプが形成された電極を前記金属層に接合する半田層の厚さと等しいまたはそれよりも高いことを特徴とする。   In the semiconductor device according to the present invention, the height of the solder bump is equal to or higher than the thickness of the solder layer that joins the electrode on which the solder bump is formed to the metal layer. It is characterized by.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面および他方の主面それぞれに、前記半導体素子を挟んで前記半導体素子の主面に垂直な方向に隣り合うように前記主電極および前記制御電極が設けられており、前記半導体素子の一方の主面の前記主電極および前記制御電極はそれぞれ前記金属層に半田付けされ、前記半導体素子の他方の主面の前記主電極および前記制御電極にはそれぞれ半田付け以外の接続方法で他部材が接続されており、前記金属層に半田付けされた前記主電極および前記制御電極の、前記半導体素子の主面に平行な面の表面積は、それぞれ、前記他部材が接続された前記主電極および前記制御電極の、前記半導体素子の主面に平行な面の表面積と等しいまたはそれよりも小さいことを特徴とする。   In the semiconductor device according to the present invention, the one main surface and the other main surface of the semiconductor element are adjacent to each other in a direction perpendicular to the main surface of the semiconductor element with the semiconductor element interposed therebetween. The main electrode and the control electrode are provided, and the main electrode and the control electrode on one main surface of the semiconductor element are respectively soldered to the metal layer, and the other main surface of the semiconductor element is Other members are connected to the main electrode and the control electrode by a connection method other than soldering, and the main electrode and the control electrode soldered to the metal layer are parallel to the main surface of the semiconductor element. The surface area of each surface is equal to or smaller than the surface area of the surface parallel to the main surface of the semiconductor element of the main electrode and the control electrode to which the other member is connected. It is characterized in.

また、この発明にかかる半導体装置は、上述した発明において、前記外部接続用端子は、前記半導体素子の主面に垂直な方向に引き出されていることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the external connection terminal is drawn out in a direction perpendicular to the main surface of the semiconductor element.

また、この発明にかかる半導体装置は、上述した発明において、前記外部接続用端子は、前記半導体素子の主面に水平な方向に引き出されていることを特徴とする。   The semiconductor device according to the present invention is characterized in that, in the above-described invention, the external connection terminal is drawn out in a direction horizontal to a main surface of the semiconductor element.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面側の前記絶縁基板の、前記半導体素子側に対して反対側に配置され、当該絶縁基板の、前記半導体素子側の面に対して反対側の面に接合された金属ベース板と、前記半導体素子の他方の主面側を覆うケースと、をさらに備え、前記金属ベース板の前記絶縁基板側に対して反対側は、前記ケースの外部に露出されていることを特徴とする。   Moreover, the semiconductor device according to the present invention is the semiconductor device according to the above-described invention, wherein the semiconductor substrate is disposed on the opposite side of the insulating substrate on one main surface side of the semiconductor element with respect to the semiconductor element side. A metal base plate bonded to the surface opposite to the element side surface, and a case covering the other main surface side of the semiconductor element, and further to the insulating substrate side of the metal base plate The opposite side is exposed to the outside of the case.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の一方の主面側および他方の主面側の前記絶縁基板の、前記半導体素子側に対して反対側にそれぞれ配置され、当該絶縁基板の、前記半導体素子側の面に対して反対側の面に接合された金属ベース板と、前記半導体素子の側面側を覆うケースと、をさらに備え、前記金属ベース板の前記絶縁基板側に対して反対側は、前記ケースの外部に露出されていることを特徴とする。   Further, the semiconductor device according to the present invention is arranged on the opposite side of the semiconductor element side of the insulating substrate on one main surface side and the other main surface side of the semiconductor element in the above-described invention, A metal base plate bonded to a surface of the insulating substrate opposite to the surface on the semiconductor element side; and a case covering a side surface of the semiconductor element; and the insulating substrate of the metal base plate The side opposite to the side is exposed to the outside of the case.

また、この発明にかかる半導体装置は、上述した発明において、前記ケースの内側の前
記半導体素子が実装された領域は、ゲル状の封止材または加熱硬化型樹脂を主成分とする
封止材が充填されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の両主面の前記主電極どうしおよび前記制御電極どうしは面対称に配置されている。前記半導体素子の両主面の前記主電極および前記制御電極はそれぞれ対向する前記金属層に半田層を介して接合されていることを特徴とする。 In the semiconductor device according to the present invention, in the above-described invention, the region where the semiconductor element inside the case is mounted is a gel-like sealing material or a sealing material mainly composed of a thermosetting resin. It is filled. In the semiconductor device according to the present invention, in the above-described invention, the main electrodes and the control electrodes on both main surfaces of the semiconductor element are arranged in plane symmetry. The main electrode and the control electrode on both main surfaces of the semiconductor element are bonded to the opposing metal layers via solder layers, respectively.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体素子と、第１，２プリント基板と、複数の第１導電性部材と、複数の第２導電性部材と、を備える。前記半導体素子は、一方の主面および前記一方の主面に対向する他方の主面を有し、前記一方の主面および他方の主面それぞれに、主電流が流れる主電極および主電流を制御する制御電極を備える。前記第１プリント基板は、前記一方の主面側に配置され、金属箔が選択的に設けられている。前記第２プリント基板は、前記他方の主面側に配置され、金属箔が選択的に設けられている。複数の前記第１導電性部材は、前記半導体素子と前記第１プリント基板との間に配置され、前記主電極および前記制御電極と、当該主電極および当該制御電極に対向する前記第１プリント基板の金属箔とをそれぞれ電気的に接続する。複数の前記第２導電性部材は、前記半導体素子と前記第２プリント基板との間に配置され、前記主電極および前記制御電極と、当該主電極および当該制御電極に対向する前記第２プリント基板の金属箔とをそれぞれ電気的に接続する。前記第１プリント基板の金属箔の配置は、前記第１プリント基板上の、前記半導体素子の前記一方の主面の前記主電極および前記制御電極に対向する位置に予め設定されている。前記第２プリント基板の金属箔の配置は、前記第２プリント基板上の、前記半導体素子の前記他方の主面の前記主電極および前記制御電極に対向する位置に予め設定されていることを特徴とする。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention includes a semiconductor element, first and second printed boards, a plurality of first conductive members, and a plurality of first conductive members. 2 conductive members. The semiconductor element has one main surface and the other main surface opposite to the one main surface, and controls the main electrode and the main current through which the main current flows respectively on the one main surface and the other main surface. Ru a control electrode for. The first printed circuit board is disposed on the one main surface side, and a metal foil is selectively provided. The second printed circuit board is disposed on the other main surface side, and a metal foil is selectively provided. The plurality of the first conductive member, wherein the placed between the semiconductor element and the first printed circuit board, the main electrode and the control electrode and the first printed facing to the main electrode and the control electrode The metal foil of the substrate is electrically connected to each other . The plurality of second conductive members are disposed between the semiconductor element and the second printed circuit board, and are opposed to the main electrode and the control electrode, and the main electrode and the control electrode. The metal foils are electrically connected to each other. The arrangement of the metal foil of the first printed circuit board is set in advance on the first printed circuit board at a position facing the main electrode and the control electrode on the one main surface of the semiconductor element. The arrangement of the metal foil of the second printed circuit board is set in advance on the second printed circuit board at a position facing the main electrode and the control electrode on the other main surface of the semiconductor element. And

また、この発明にかかる半導体装置は、上述した発明において、前記第１プリント基板の金属箔は、前記第１プリント基板の同一主面に互いに離れて設けられた第１の金属箔と第２の金属箔とからなり、前記第１の金属箔および前記第２の金属箔には、それぞれ異なる前記第１導電性部材が電気的に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２プリント基板の金属箔は、前記第２プリント基板の同一主面に互いに離れて設けられた第３の金属箔と第４の金属箔とからなり、前記第３の金属箔および前記第４の金属箔には、それぞれ異なる前記第２導電性部材が電気的に接続されていることを特徴とする。 In the semiconductor device according to the present invention, the metal foil of the first printed board is the first metal foil and the second metal foil provided apart from each other on the same main surface of the first printed board. The first conductive member is electrically connected to the first metal foil and the second metal foil, respectively. In the semiconductor device according to the present invention, in the above-described invention, the metal foil of the second printed circuit board includes a third metal foil and a fourth metal foil that are provided apart from each other on the same main surface of the second printed circuit board. The second conductive member is different from the third metal foil and the fourth metal foil. The second conductive member is electrically connected to the third metal foil and the fourth metal foil.

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電性部材および前記第２導電性部材は、それぞれ、前記第１プリント基板および前記第２プリント基板に半田付けされていることを特徴とする。 In the semiconductor device according to the present invention, in the above-described invention, the first conductive member and the second conductive member are soldered to the first printed board and the second printed board, respectively. It is characterized by.

また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の前記一方の主面の前記主電極および前記制御電極は、それぞれ異なる前記第１導電性部材に半田付けされている。また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子の前記他方の主面の前記主電極および前記制御電極は、それぞれ異なる前記第２導電性部材に半田付けされていることを特徴とする。 In the semiconductor device according to the present invention, in the above-described invention, the main electrode and the control electrode on the one main surface of the semiconductor element are soldered to different first conductive members. In the semiconductor device according to the present invention, in the above-described invention, the main electrode and the control electrode on the other main surface of the semiconductor element are soldered to different second conductive members. Features.

また、この発明にかかる半導体装置は、上述した発明において、一方の端部および前記一方の端部の反対側の他方の端部を有する外部接続用端子をさらに備える。前記外部接続用端子の前記一方の端部が前記半導体素子の前記一方の主面側に設けられた前記第１プリント基板の金属箔に電気的に接続されている。前記外部接続用端子の前記他方の端部が前記半導体素子の前記他方の主面側に設けられた前記第２プリント基板を貫通することを特徴とする。 The semiconductor device according to the present invention further includes an external connection terminal having one end and the other end opposite to the one end in the above-described invention . Said external said one end portion of the connection terminal is electrically connected to the gold Shokuhaku of the first printed circuit board which is provided on the one main surface of the semiconductor element. Wherein the other end of the external connection terminal is characterized and Turkey to penetrate the second printed circuit board provided on the other main surface side of the semiconductor element.

また、この発明にかかる半導体装置は、上述した発明において、前記第１プリント基板および前記第２プリント基板の間に挟まれた前記半導体素子が実装された領域は、ゲル状の封止材または加熱硬化型樹脂を主成分とする封止材が充填されていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, a region where the semiconductor element is mounted sandwiched between the first printed circuit board and the second printed circuit board, a gel-like sealant or heating It is characterized by being filled with a sealing material mainly composed of a curable resin.

また、この発明にかかる半導体装置は、上述した発明において、複数の前記金属層の前記半導体素子が接合される側の各面のそれぞれ、または、前記絶縁基板の前記半導体素子が接合される側の面の複数個所に設けられた、前記半導体素子と前記金属層とを所定の位置に合わせるための複数の位置決め冶具をさらに備えることを特徴とする。   Further, in the semiconductor device according to the present invention, in the above-described invention, each of the surfaces of the plurality of metal layers on the side where the semiconductor elements are bonded, or on the side where the semiconductor elements of the insulating substrate are bonded. It further comprises a plurality of positioning jigs provided at a plurality of positions on the surface for aligning the semiconductor element and the metal layer at predetermined positions.

また、この発明にかかる半導体装置は、上述した発明において、複数の前記位置決め冶具どうしは、前記半導体素子の実装領域の間隔をおいて設けられ、それぞれ前記半導体素子と接触することを特徴とする。   Further, the semiconductor device according to the present invention is characterized in that, in the above-described invention, the plurality of positioning jigs are provided at intervals of a mounting region of the semiconductor element, and each contact with the semiconductor element.

上述した発明によれば、両主面それぞれに制御電極および主電極を備えた半導体素子の少なくとも片方の主面側に、制御電極および主電極に対向するように第１，２の金属層を選択的に設けた絶縁基板を配置することで、半導体素子の両主面それぞれの制御電極および主電極と、これらの電極をそれぞれパッケージ型半導体装置の外部に引き出す外部接続用端子とを接続するための位置合わせを容易に行うことができる。また、上述した発明によれば、位置決め冶具を設けることにより、半導体素子を絶縁基板に実装するだけで半導体素子と金属層との位置合わせを行うことができる。   According to the above-described invention, the first and second metal layers are selected to face the control electrode and the main electrode on at least one main surface side of the semiconductor element having the control electrode and the main electrode on both main surfaces. In order to connect the control electrode and the main electrode on each of the two main surfaces of the semiconductor element, and the external connection terminals for drawing these electrodes to the outside of the package type semiconductor device Positioning can be performed easily. Moreover, according to the above-described invention, by providing the positioning jig, the semiconductor element and the metal layer can be aligned only by mounting the semiconductor element on the insulating substrate.

また、上述した発明によれば、両主面それぞれに制御電極および主電極を備えた半導体素子の少なくとも一方の主面側に、制御電極および主電極に対向するように導電性部材を配置したプリント基板を配置することで、半導体素子の両主面それぞれの制御電極および主電極と、これらの電極をそれぞれパッケージ型半導体装置の外部に引き出す外部接続用端子とを接続するための位置合わせを容易に行うことができる。また、上述した発明によれば、位置決め冶具を設けることにより、半導体素子をプリント基板に実装するだけで半導体素子と金属層との位置合わせを行うことができる。   Further, according to the above-described invention, a print in which a conductive member is disposed on at least one main surface side of a semiconductor element provided with a control electrode and a main electrode on both main surfaces so as to face the control electrode and the main electrode. By arranging the substrate, it is easy to align the control electrodes and the main electrodes on both main surfaces of the semiconductor element, and the external connection terminals that lead these electrodes to the outside of the package type semiconductor device. It can be carried out. Further, according to the above-described invention, by providing the positioning jig, the semiconductor element and the metal layer can be aligned only by mounting the semiconductor element on the printed board.

本発明にかかる半導体装置によれば、両主面それぞれに制御電極および主電極を備えた半導体素子を位置精度よく実装することができるという効果を奏する。また、本発明にかかる半導体装置によれば、良好な電気的接続を確保することができるという効果を奏する。   According to the semiconductor device of the present invention, there is an effect that it is possible to mount a semiconductor element including a control electrode and a main electrode on each of both main surfaces with high positional accuracy. Moreover, according to the semiconductor device concerning this invention, there exists an effect that favorable electrical connection can be ensured.

実施の形態１にかかる半導体装置の構成を模式的に示す断面図である。1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a first embodiment. 実施の形態１にかかる半導体装置を構成する部材の一部を模式的に示す平面図である。2 is a plan view schematically showing part of members constituting the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置に実装される半導体素子の構成を模式的に示す平面図である。2 is a plan view schematically showing a configuration of a semiconductor element mounted on the semiconductor device according to the first embodiment; FIG. 実施の形態１にかかる半導体装置に実装される半導体素子の構成の別の一例を模式的に示す平面図である。FIG. 6 is a plan view schematically showing another example of the configuration of the semiconductor element mounted on the semiconductor device according to the first embodiment. 実施の形態２にかかる半導体装置の構成を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a second embodiment. 実施の形態３にかかる半導体装置の構成を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a third embodiment. 実施の形態４にかかる半導体装置の構成を模式的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a fourth embodiment. 実施の形態５にかかる半導体装置の構成を模式的に示す断面図である。FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a fifth embodiment. 実施の形態６にかかる半導体装置の構成を模式的に示す断面図である。FIG. 9 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a sixth embodiment. 実施の形態７にかかる半導体装置の構成を模式的に示す断面図である。FIG. 10 is a cross-sectional view schematically showing a configuration of a semiconductor device according to a seventh embodiment. 従来のパッケージ型半導体装置の要部を模式的に示す図である。It is a figure which shows typically the principal part of the conventional package type semiconductor device. 従来のパッケージ型半導体装置の別の一例の要部を模式的に示す図である。It is a figure which shows typically the principal part of another example of the conventional package type semiconductor device. 従来のパッケージ型半導体装置の別の一例の要部を模式的に示す図である。It is a figure which shows typically the principal part of another example of the conventional package type semiconductor device. 従来の半導体素子の構成を示す斜視図である。It is a perspective view which shows the structure of the conventional semiconductor element.

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region where it is not attached. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を模式的に示す断面図である。図１に示す実施の形態１にかかる半導体装置は、両主面それぞれに制御電極（不図示）および主電極（不図示）を設けた半導体素子６を実装したパッケージ型半導体装置である。図１に示すように、実施の形態１にかかる半導体装置は、半導体素子６の一方の主面側および他方の主面側にそれぞれ配置された２枚の金属ベース板１，１１を備える。半導体素子６が形成された半導体チップ（以下、単に半導体素子６とする）は、２枚の金属ベース板１，１１に挟まれている。 (Embodiment 1)
FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the first embodiment. The semiconductor device according to the first embodiment shown in FIG. 1 is a package type semiconductor device in which a semiconductor element 6 provided with a control electrode (not shown) and a main electrode (not shown) on both main surfaces is mounted. As shown in FIG. 1, the semiconductor device according to the first embodiment includes two metal base plates 1 and 11 arranged on one main surface side and the other main surface side of a semiconductor element 6. A semiconductor chip on which the semiconductor element 6 is formed (hereinafter simply referred to as the semiconductor element 6) is sandwiched between two metal base plates 1 and 11.

半導体素子６は、例えば、双方向ＳＪ−ＭＯＳＦＥＴ（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ − Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、双方向ＩＧＢＴなどである。制御電極とは、主電流を制御する電極であり、例えばゲート電極である。主電極とは、主電流が流れる電極であり、例えばソース電極やエミッタ電極、またはドレイン電極やコレクタ電極である。制御電極および主電極の平面レイアウトについては後述する。   The semiconductor element 6 is, for example, a bidirectional SJ-MOSFET (Super Junction-Metal / Oxide / Semiconductor Field Effect Transistor) or a bidirectional IGBT. The control electrode is an electrode that controls the main current, for example, a gate electrode. The main electrode is an electrode through which a main current flows, for example, a source electrode or an emitter electrode, or a drain electrode or a collector electrode. The planar layout of the control electrode and main electrode will be described later.

まず、半導体素子６の一方の主面側の構成について説明する。半導体素子６の一方の主面側に配置された金属ベース板１の半導体素子６側の面には、金属接合層２を介して絶縁基板３が接合されている。絶縁基板３は、例えば、ダイレクトボンディング法（例えばＤＣＢ法）によって接着剤を用いずに金属接合層２に貼り合わされている。絶縁基板３は、例えば、酸化アルミニウム（アルミナ：Ａｌ2Ｏ3）焼結体や、窒化シリコン（ＳｉＮ）等のセラミック（登録商標）材料でできている。 First, the configuration of one main surface side of the semiconductor element 6 will be described. An insulating substrate 3 is bonded to a surface of the metal base plate 1 disposed on one main surface side of the semiconductor element 6 on the semiconductor element 6 side through a metal bonding layer 2. The insulating substrate 3 is bonded to the metal bonding layer 2 without using an adhesive by, for example, a direct bonding method (for example, DCB method). The insulating substrate 3 is made of, for example, an aluminum oxide (alumina: Al 2 O 3 ) sintered body or a ceramic (registered trademark) material such as silicon nitride (SiN).

絶縁基板３の半導体素子６側の面には、複数の金属層が互いに離れて設けられている。具体的には、絶縁基板３の半導体素子６側の面には、第１，２の金属層４ａ，４ｂが互いに離れて設けられている。第１，２の金属層４ａ，４ｂは、例えば、ダイレクトボンディング法によって接着剤を用いずに絶縁基板３に貼り合わされている。また、第１，２の金属層４ａ，４ｂは、それぞれ半導体素子６の制御電極および主電極に対応する位置に配置されている。例えば、第１，２の金属層４ａ，４ｂに対する半導体素子６の位置を合わせることで、第１，２の金属層４ａ，４ｂと制御電極および主電極との位置が合わせられる。   A plurality of metal layers are provided apart from each other on the surface of the insulating substrate 3 on the semiconductor element 6 side. Specifically, first and second metal layers 4a and 4b are provided on the surface of the insulating substrate 3 on the semiconductor element 6 side so as to be separated from each other. The first and second metal layers 4a and 4b are bonded to the insulating substrate 3 by using, for example, a direct bonding method without using an adhesive. The first and second metal layers 4a and 4b are disposed at positions corresponding to the control electrode and the main electrode of the semiconductor element 6, respectively. For example, by aligning the position of the semiconductor element 6 with respect to the first and second metal layers 4a and 4b, the first and second metal layers 4a and 4b can be aligned with the control electrode and the main electrode.

具体的には、第１の金属層（制御電極用）４ａは、半導体素子６の一方の主面に設けられた制御電極に対向し、第１の半田層５ａを介して当該制御電極に接合されている。第１の金属層４ａの、制御電極と接合される領域（以下、制御電極接合領域とする）４ａ−１が制御電極に対向していればよく、第１の金属層４ａの半導体素子６側の面の、制御電極接合領域４ａ−１以外の領域は、半導体素子６に対向していなくてもよい。   Specifically, the first metal layer (for control electrode) 4a faces the control electrode provided on one main surface of the semiconductor element 6, and is joined to the control electrode via the first solder layer 5a. Has been. The region of the first metal layer 4a bonded to the control electrode (hereinafter referred to as the control electrode bonding region) 4a-1 only has to face the control electrode, and the first metal layer 4a on the semiconductor element 6 side. The area other than the control electrode bonding area 4 a-1 on this surface may not face the semiconductor element 6.

第１の金属層４ａには、凹部４ａ−２が選択的に設けられている。第１の金属層４ａの凹部４ａ−２に囲まれた領域が、制御電極接合領域４ａ−１である。制御電極接合領域４ａ−１は、凹部４ａ−２に囲まれ半導体素子６側に突出した凸部となっている。制御電極接合領域４ａ−１の、半導体素子６に対向する面の表面積（以下、単に制御電極接合領域４ａ−１の表面積とする）は、制御電極の、第１の金属層４ａに対向する面の表面積（以下、単に制御電極の表面積とする）よりも小さい。すなわち、制御電極接合領域４ａ−１の、半導体素子６に対向する面の全面が、制御電極に接合されている。   The first metal layer 4a is selectively provided with a recess 4a-2. A region surrounded by the recess 4a-2 of the first metal layer 4a is a control electrode bonding region 4a-1. The control electrode bonding region 4a-1 is a convex portion that is surrounded by the concave portion 4a-2 and protrudes toward the semiconductor element 6 side. The surface area of the surface of the control electrode bonding region 4a-1 facing the semiconductor element 6 (hereinafter simply referred to as the surface area of the control electrode bonding region 4a-1) is the surface of the control electrode facing the first metal layer 4a. Is smaller than the surface area (hereinafter simply referred to as the surface area of the control electrode). That is, the entire surface of the control electrode bonding region 4a-1 facing the semiconductor element 6 is bonded to the control electrode.

第１の金属層４ａに凹部４ａ−２が設けられ、かつ制御電極接合領域４ａ−１の表面積が制御電極の表面積よりも小さいことにより、制御電極接合領域４ａ−１に制御電極を接合する第１の半田層５ａが制御電極接合領域４ａ−１から外側にはみ出した場合であっても、はみ出した第１の半田層５ａが凹部４ａ−２に流れ込む。このため、制御電極接合領域４ａ−１から外側にはみ出した第１の半田層５ａによる耐圧不良等の問題を回避することができる。   The concave portion 4a-2 is provided in the first metal layer 4a, and the surface area of the control electrode bonding region 4a-1 is smaller than the surface area of the control electrode, whereby the control electrode is bonded to the control electrode bonding region 4a-1. Even when one solder layer 5a protrudes outward from the control electrode bonding region 4a-1, the protruding first solder layer 5a flows into the recess 4a-2. For this reason, it is possible to avoid problems such as a breakdown voltage failure due to the first solder layer 5a protruding outward from the control electrode bonding region 4a-1.

第２の金属層（主電極用）４ｂは、半導体素子６の一方の主面に設けられた主電極に対向し、第２の半田層５ｂを介して当該主電極に接合されている。第２の金属層４ｂの、主電極と接合される領域（以下、主電極接合領域とする）４ｂ−１が主電極に対向していればよく、第２の金属層４ｂの半導体素子６側の面の、主電極接合領域４ｂ−１以外の領域は、半導体素子６に対向していなくてもよい。第２の金属層４ｂには、凹部４ｂ−２が選択的に設けられている。凹部４ｂ−２に囲まれた領域が、主電極接合領域４ｂ−１である。   The second metal layer (for main electrode) 4b faces the main electrode provided on one main surface of the semiconductor element 6, and is joined to the main electrode via the second solder layer 5b. It is only necessary that a region (hereinafter referred to as a main electrode bonding region) 4b-1 of the second metal layer 4b that is bonded to the main electrode is opposed to the main electrode, and the semiconductor element 6 side of the second metal layer 4b. The region other than the main electrode bonding region 4 b-1 on the surface of this surface may not face the semiconductor element 6. The second metal layer 4b is selectively provided with a recess 4b-2. A region surrounded by the recess 4b-2 is the main electrode bonding region 4b-1.

主電極接合領域４ｂ−１は、凹部４ｂ−２に囲まれ半導体素子６側に突出した凸部となっている。主電極接合領域４ｂ−１の、半導体素子６に対向する面の表面積（以下、単に主電極接合領域４ｂ−１の表面積とする）は、主電極の、第２の金属層４ｂに対向する面の表面積（以下、単に主電極の表面積とする）よりも小さい。すなわち、主電極接合領域４ｂ−１の、半導体素子６に対向する面の全面が、主電極に接合されている。   The main electrode bonding region 4b-1 is a convex portion that is surrounded by the concave portion 4b-2 and protrudes toward the semiconductor element 6 side. The surface area of the main electrode bonding region 4b-1 facing the semiconductor element 6 (hereinafter simply referred to as the surface area of the main electrode bonding region 4b-1) is the surface of the main electrode facing the second metal layer 4b. Is smaller than the surface area (hereinafter simply referred to as the surface area of the main electrode). That is, the entire surface of the main electrode bonding region 4b-1 facing the semiconductor element 6 is bonded to the main electrode.

第２の金属層４ｂに主電極接合領域４ｂ−１および凹部４ｂ−２が設けられていることによって得られる効果は、第１の金属層４ａに制御電極接合領域４ａ−１および凹部４ａ−２が設けられていることによって得られる効果と同様である。第１，２の金属層４ａ，４ｂは、例えば、銅（Ｃｕ）を主成分とする金属でできている。第１，２の半田層５ａ，５ｂは、例えば、錫（Ｓｎ）−銀（Ａｇ）系の鉛（Ｐｂ）をほぼ含まない（鉛フリー）半田を用いてもよい。   The effect obtained by providing the main electrode bonding region 4b-1 and the recess 4b-2 in the second metal layer 4b is that the control electrode bonding region 4a-1 and the recess 4a-2 are formed in the first metal layer 4a. This is the same as the effect obtained by providing. The first and second metal layers 4a and 4b are made of, for example, a metal whose main component is copper (Cu). The first and second solder layers 5a and 5b may use, for example, solder that does not substantially contain tin (Sn) -silver (Ag) -based lead (Pb) (lead-free).

次に、半導体素子６の他方の主面側の構成について説明する。半導体素子６の他方の主面側に配置された金属ベース板１１の半導体素子６側の面には、半導体素子６の一方の主面側の金属ベース板１と同様に、金属接合層１２を介して絶縁基板１３が接合されている。絶縁基板１３の半導体素子６側の面には、半導体素子６の一方の主面側の絶縁基板３と同様に、第１，２の金属層１４ａ，１４ｂが選択的に設けられている。絶縁基板１３は、例えば、半導体素子６の一方の主面側の絶縁基板３と同様の材料でできている。   Next, the configuration of the other main surface side of the semiconductor element 6 will be described. As with the metal base plate 1 on one main surface side of the semiconductor element 6, a metal bonding layer 12 is formed on the surface of the metal base plate 11 disposed on the other main surface side of the semiconductor element 6. Insulating substrate 13 is joined via. Similar to the insulating substrate 3 on one main surface side of the semiconductor element 6, first and second metal layers 14 a and 14 b are selectively provided on the surface of the insulating substrate 13 on the semiconductor element 6 side. The insulating substrate 13 is made of the same material as that of the insulating substrate 3 on one main surface side of the semiconductor element 6, for example.

第１の金属層（制御電極用）１４ａは、半導体素子６の他方の主面に設けられた制御電極に対向し、第１の半田層１５ａを介して当該制御電極に接合されている。第１の金属層１４ａには、半導体素子６の一方の主面側の第１の金属層４ａと同様に、制御電極接合領域１４ａ−１および凹部１４ａ−２が設けられている。第１の金属層１４ａに設けられた制御電極接合領域１４ａ−１および凹部１４ａ−２は、半導体素子６の一方の主面側の第１の金属層４ａに設けられた制御電極接合領域４ａ−１および凹部４ａ−２と同様の構成を有する。   The first metal layer (for control electrode) 14a faces the control electrode provided on the other main surface of the semiconductor element 6 and is joined to the control electrode via the first solder layer 15a. Similar to the first metal layer 4a on one main surface side of the semiconductor element 6, the first metal layer 14a is provided with a control electrode bonding region 14a-1 and a recess 14a-2. The control electrode bonding region 14a-1 and the recess 14a-2 provided in the first metal layer 14a are connected to the control electrode bonding region 4a- provided in the first metal layer 4a on one main surface side of the semiconductor element 6. 1 and the recess 4a-2.

第２の金属層（主電極用）１４ｂは、半導体素子６の他方の主面に設けられた主電極（例えば、エミッタ電極）に対向し、第１の半田層１５ｂを介して当該主電極に接合されている。第２の金属層１４ｂには、半導体素子６の一方の主面側の第２の金属層４ｂと同様に、主電極接合領域１４ｂ−１および凹部１４ｂ−２が設けられている。第２の金属層１４ｂに設けられた主電極接合領域１４ｂ−１および凹部１４ｂ−２は、半導体素子６の一方の主面側の第２の金属層４ｂに設けられた主電極接合領域４ｂ−１および凹部４ｂ−２と同様の構成を有する。   The second metal layer (for main electrode) 14b is opposed to the main electrode (for example, emitter electrode) provided on the other main surface of the semiconductor element 6, and is connected to the main electrode via the first solder layer 15b. It is joined. Similar to the second metal layer 4b on one main surface side of the semiconductor element 6, the second metal layer 14b is provided with a main electrode bonding region 14b-1 and a recess 14b-2. The main electrode bonding region 14b-1 and the recess 14b-2 provided in the second metal layer 14b are the main electrode bonding region 4b- provided in the second metal layer 4b on one main surface side of the semiconductor element 6. 1 and the recess 4b-2.

すなわち、半導体素子６の他方の主面側に配置された金属ベース板１１、金属接合層１２、絶縁基板１３および第１，２の金属層１４ａ，１４ｂは、半導体素子６を基準にして、半導体素子６の他方の主面側に配置された金属ベース板１、金属接合層２、絶縁基板３および第１，２の金属層４ａ，４ｂと対称的に設けられている。また、半導体素子６の両主面の主電極および制御電極の少なくとも一方の電極には、半田バンプ（不図示）が形成されている。そして、半田バンプが形成された主電極と第２の金属層４ｂ，１４ｂ、または、半田バンプが形成された制御電極と第１の金属層４ａ，１４ａとは半田バンプを介して接合されている。   That is, the metal base plate 11, the metal bonding layer 12, the insulating substrate 13, and the first and second metal layers 14 a and 14 b disposed on the other main surface side of the semiconductor element 6 are formed on the basis of the semiconductor element 6. The metal base plate 1, the metal bonding layer 2, the insulating substrate 3, and the first and second metal layers 4 a and 4 b disposed on the other main surface side of the element 6 are provided symmetrically. Solder bumps (not shown) are formed on at least one of the main electrode and the control electrode on both main surfaces of the semiconductor element 6. The main electrode on which the solder bumps are formed and the second metal layers 4b and 14b, or the control electrode on which the solder bumps are formed and the first metal layers 4a and 14a are joined via the solder bumps. .

制御電極に形成された半田バンプの高さは、制御電極を第１の金属層４ａ，１４ａに接合する第１の半田層５ａ，１５ａの厚さよりも高い、または第１の半田層５ａ，１５ａの厚さとほぼ等しい。主電極に形成された半田バンプの高さは、主電極を第２の金属層４ｂ，１４ｂに接合する第２の半田層５ｂ，１５ｂの厚さよりも高い、または第２の半田層５ｂ，１５ｂの厚さとほぼ等しい。第１の半田層５ａ，１５ａおよび第２の半田層５ｂ，１５ｂとして、例えば半田シートを用いてもよい。このように半田バンプの高さを設定することで、接合面積（制御電極接合領域４ａ−１，１４ａ−１、主電極接合領域４ｂ−１，１４ｂ−１）が小さい制御電極および主電極の、第１の半田層５ａ，１５ａおよび第２の半田層５ｂ，１５ｂによる接合を確実に行うことができる。第１の金属層４ａ，４ｂと半導体素子の制御電極および主電極との半田による接合は、半田シートや半田バンプなど適切な方法をそれぞれ適用すればよい。後述するように半導体素子６の各主面にそれぞれ複数の制御電極が設けられている場合、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う少なくとも１組の制御電極が、上述した制御電極の表面積と半田バンプの高さまたは直径との関係を有していてもよい。   The height of the solder bump formed on the control electrode is higher than the thickness of the first solder layers 5a and 15a that join the control electrode to the first metal layers 4a and 14a, or the first solder layers 5a and 15a. Is almost equal to the thickness of The height of the solder bump formed on the main electrode is higher than the thickness of the second solder layers 5b and 15b that join the main electrode to the second metal layers 4b and 14b, or the second solder layers 5b and 15b. Is almost equal to the thickness of For example, solder sheets may be used as the first solder layers 5a and 15a and the second solder layers 5b and 15b. By setting the height of the solder bumps in this way, the control electrode and the main electrode having a small bonding area (control electrode bonding regions 4a-1, 14a-1, main electrode bonding regions 4b-1, 14b-1) can be obtained. Bonding by the first solder layers 5a and 15a and the second solder layers 5b and 15b can be reliably performed. For the joining of the first metal layers 4a and 4b to the control electrode and the main electrode of the semiconductor element by solder, an appropriate method such as a solder sheet or a solder bump may be applied. As will be described later, when a plurality of control electrodes are provided on each main surface of the semiconductor element 6, at least one set of control electrodes adjacent to each other with the semiconductor element 6 sandwiched in a direction perpendicular to the main surface of the semiconductor element 6. The above-described relationship between the surface area of the control electrode and the height or diameter of the solder bump may be provided.

樹脂ケース１６は、半導体素子６の側面（半導体素子６の主面に垂直な面）側を覆う。具体的には、樹脂ケース１６は、半導体素子６の一方の主面側の金属ベース板１の周縁に接着された第１の樹脂ケース１６ａと、半導体素子６の他方の主面側の金属ベース板１１の周縁に接着された第２の樹脂ケース１６ｂとで構成され、例えば、コの字状の断面形状を有する。第１の樹脂ケース１６ａは、例えば、半導体素子６の主面に平行に配置された底面部１６ａ−１と、底面部１６ａ−１に連結され、半導体素子６の主面に垂直に配置された側壁部１６ａ−２と、からなるＬ字状の断面形状を有する。   The resin case 16 covers the side surface (surface perpendicular to the main surface of the semiconductor element 6) side of the semiconductor element 6. Specifically, the resin case 16 includes a first resin case 16 a bonded to the periphery of the metal base plate 1 on one main surface side of the semiconductor element 6, and a metal base on the other main surface side of the semiconductor element 6. The second resin case 16b bonded to the periphery of the plate 11 has, for example, a U-shaped cross-sectional shape. For example, the first resin case 16a is connected to the bottom surface portion 16a-1 disposed in parallel to the main surface of the semiconductor element 6 and the bottom surface portion 16a-1, and is disposed perpendicular to the main surface of the semiconductor element 6. And an L-shaped cross-sectional shape including the side wall portion 16a-2.

具体的には、底面部１６ａ−１の一方の端部は、半導体素子６の一方の主面側の金属ベース板１の周縁に接着されている。底面部１６ａ−１の他方の端部は、側壁部１６ａ−２の一方の端部に連結されている。これにより、第１の樹脂ケース１６ａは、Ｌ字状の断面形状をなす。側壁部１６ａ−２の他方の端部は、第２の樹脂ケース１６ｂの一端と嵌め合わされている。第２の樹脂ケース１６ｂの他方の端部は、半導体素子６の他方の主面側の金属ベース板１１の周縁に接着されている。第２の樹脂ケース１６ｂは、例えば、半導体素子６の主面に平行に配置されている。   Specifically, one end portion of the bottom surface portion 16 a-1 is bonded to the periphery of the metal base plate 1 on the one main surface side of the semiconductor element 6. The other end portion of the bottom surface portion 16a-1 is connected to one end portion of the side wall portion 16a-2. Thereby, the first resin case 16a has an L-shaped cross-sectional shape. The other end of the side wall 16a-2 is fitted with one end of the second resin case 16b. The other end of the second resin case 16 b is bonded to the periphery of the metal base plate 11 on the other main surface side of the semiconductor element 6. For example, the second resin case 16 b is disposed in parallel to the main surface of the semiconductor element 6.

このように樹脂ケース１６によって半導体素子６の側面側のみを覆うことにより、半導体素子６の一方の主面側および他方の主面側に配置された２つの金属ベース板１，１１の半導体素子６側の面に対して反対側の面が、樹脂ケース１６の外部に露出される。このため、金属ベース板１，１１の樹脂ケース１６の外部に露出した側の面にそれぞれ冷却フィルを接合することができ、半導体素子６の一方の主面側および他方の主面側の両主面側から半導体素子６を冷却することができる。これにより、半導体装置の放熱性を向上させることができる。   Thus, by covering only the side surface side of the semiconductor element 6 with the resin case 16, the semiconductor element 6 of the two metal base plates 1, 11 disposed on one main surface side and the other main surface side of the semiconductor element 6. The surface opposite to the surface on the side is exposed to the outside of the resin case 16. For this reason, the cooling fill can be bonded to the surfaces of the metal base plates 1 and 11 exposed to the outside of the resin case 16, and both main surfaces on one main surface side and the other main surface side of the semiconductor element 6 can be joined. The semiconductor element 6 can be cooled from the surface side. Thereby, the heat dissipation of the semiconductor device can be improved.

第１の樹脂ケース１６ａの内部には、半導体素子６の一方の主面の制御電極および主電極をそれぞれ樹脂ケース１６の外部に引き出す外部接続用端子８ａ，８ｂが埋め込まれている。外部接続用端子（制御電極用）８ａの一方の端部は、樹脂ケース１６内に露出しており、ボンディングワイヤ１０によって半導体素子６の一方の主面側の第１の金属層（制御電極用）４ａと接続されている。   Embedded in the first resin case 16 a are external connection terminals 8 a and 8 b that respectively lead out the control electrode and main electrode on one main surface of the semiconductor element 6 to the outside of the resin case 16. One end of the external connection terminal (for control electrode) 8 a is exposed in the resin case 16, and a first metal layer (for control electrode) on one main surface side of the semiconductor element 6 by the bonding wire 10. ) 4a.

外部接続用端子（主電極用）８ｂの一方の端部は、樹脂ケース１６内に露出しており、ボンディングワイヤ１０によって半導体素子６の一方の主面側の第２の金属層（主電極用）４ｂと接続されている。外部接続用端子８ａ，８ｂの他方の端部は、それぞれ、側壁部１６ａ−２の内部を半導体素子６の主面に垂直な方向に貫通し、例えば、半導体素子６の他方の主面側から樹脂ケース１６の外部に突出している。   One end of the external connection terminal (for main electrode) 8 b is exposed in the resin case 16, and a second metal layer (for main electrode) on one main surface side of the semiconductor element 6 by the bonding wire 10. ) 4b. The other end of each of the external connection terminals 8a and 8b penetrates the inside of the side wall 16a-2 in a direction perpendicular to the main surface of the semiconductor element 6, for example, from the other main surface side of the semiconductor element 6. Projecting to the outside of the resin case 16.

第２の樹脂ケース１６ｂの内部には、半導体素子６の他方の主面の制御電極および主電極を樹脂ケース１６の外部に引き出す外部接続用端子９ａ，９ｂが埋め込まれている。外部接続用端子（制御電極用）９ａの一方の端部は、樹脂ケース１６内に露出しており、ボンディングワイヤ１０によって半導体素子６の他方の主面側の第１の金属層（制御電極用）１４ａと接続されている。   Embedded in the second resin case 16 b are external connection terminals 9 a and 9 b that lead out the control electrode and main electrode of the other main surface of the semiconductor element 6 to the outside of the resin case 16. One end of the external connection terminal (for control electrode) 9 a is exposed in the resin case 16, and the first metal layer (for control electrode) on the other main surface side of the semiconductor element 6 by the bonding wire 10. ) 14a.

外部接続用端子（主電極用）９ｂの一方の端部は、樹脂ケース１６内に露出しており、ボンディングワイヤ１０によって半導体素子６の他方の主面側の第２の金属層（主電極用）１４ｂと接続されている。外部接続用端子９ａ，９ｂの他方の端部は、それぞれ、第２の樹脂ケース１６ｂの内部を半導体素子６の主面に垂直な方向に貫通し、例えば半導体素子６の他方の主面側から樹脂ケース１６の外部に突出している。   One end of the external connection terminal (for main electrode) 9 b is exposed in the resin case 16, and the second metal layer (for main electrode) on the other main surface side of the semiconductor element 6 by the bonding wire 10. ) 14b. The other end of each of the external connection terminals 9a and 9b penetrates the inside of the second resin case 16b in a direction perpendicular to the main surface of the semiconductor element 6, for example, from the other main surface side of the semiconductor element 6 Projecting to the outside of the resin case 16.

これにより、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂにそれぞれ接合された制御電極および主電極を樹脂ケース１６の外部に引き出すことができる。樹脂ケース１６内の半導体素子６が実装された領域、すなわち樹脂ケース１６と金属ベース板１，１１とで囲まれた領域（以下、半導体装置内とする）２０は、ゲル状の封止材または加熱硬化型樹脂を主成分とするアンダーフィル材などの封止材が充填されている。   Thereby, the control electrode and the main electrode respectively joined to the first metal layer 4a, the second metal layer 4b, the first metal layer 14a and the second metal layer 14b can be drawn out of the resin case 16. it can. A region in the resin case 16 where the semiconductor element 6 is mounted, that is, a region surrounded by the resin case 16 and the metal base plates 1 and 11 (hereinafter referred to as a semiconductor device) 20 is a gel-like sealing material or A sealing material such as an underfill material mainly composed of a thermosetting resin is filled.

図１では、外部接続用端子（制御電極用）８ａ，９ａと外部接続用端子（主電極用）８ｂ，９ｂとが、第１の樹脂ケース１６ａの側壁部１６ａ−２の、半導体装置内２０に実装された半導体素子６を挟んで対向する部分に設けられているが、これに限らず種々変更可能である。例えば、第１の金属層４ａ，１４ａや第２の金属層４ｂ，１４ｂなど樹脂ケース１６内に引き回すことによって、外部接続用端子を自由に配置することが可能である。   In FIG. 1, the external connection terminals (for control electrodes) 8a and 9a and the external connection terminals (for main electrodes) 8b and 9b are connected to the inside 20 of the side wall portion 16a-2 of the first resin case 16a. However, the present invention is not limited to this and can be variously modified. For example, the external connection terminals can be freely arranged by being routed into the resin case 16 such as the first metal layers 4a and 14a and the second metal layers 4b and 14b.

また、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを所定の位置に嵌め合せることによって、半導体素子６の他方の主面の制御電極および主電極と、第１，２の金属層１４ａ，１４ｂとの位置合わせを行ってもよい。具体的には、まず、第１の樹脂ケース１６ａに接着された金属ベース板１に、金属接合層２、絶縁基板３、第１，２の金属層４ａ，４ｂ、第１，２の半田層５ａ，５ｂおよび半導体素子６をこの順に接合する。このときの、第１，２の金属層４ａ，４ｂと半導体素子６の一方の主面の制御電極および主電極との位置合わせ方法については後述する。また、第２の樹脂ケース１６ｂに接着された金属ベース板１１に、金属接合層１２、絶縁基板１３および第１，２金属層１４ａ，１４ｂをこの順に接合する。   Further, by fitting the first resin case 16a and the second resin case 16b at predetermined positions, the control electrode and the main electrode on the other main surface of the semiconductor element 6 and the first and second metal layers 14a. , 14b may be aligned. Specifically, first, the metal base plate 1 bonded to the first resin case 16a, the metal bonding layer 2, the insulating substrate 3, the first and second metal layers 4a and 4b, and the first and second solder layers. 5a and 5b and the semiconductor element 6 are joined in this order. A method of aligning the first and second metal layers 4a and 4b with the control electrode and the main electrode on one main surface of the semiconductor element 6 will be described later. Further, the metal bonding layer 12, the insulating substrate 13, and the first and second metal layers 14a and 14b are bonded in this order to the metal base plate 11 bonded to the second resin case 16b.

そして、金属ベース板１の最表面に配置された半導体素子６の他方の主面の制御電極および主電極と、金属ベース板１１の最表面に配置された第１，２の金属層１４ａ，１４ｂとを、第１，２の半田層１５ａ，１５ｂを介して接合する。このとき、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを嵌め合せる位置は、予め半導体素子６の他方の主面の制御電極および主電極と第１，２の金属層１４ａ，１４ｂとの位置が合うように設定されている。したがって、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを嵌め合せることにより、半導体素子６の他方の主面の制御電極および主電極と第１，２の金属層１４ａ，１４ｂとの位置が合わせられる。   The control electrode and main electrode on the other main surface of the semiconductor element 6 disposed on the outermost surface of the metal base plate 1 and the first and second metal layers 14 a and 14 b disposed on the outermost surface of the metal base plate 11. Are joined via the first and second solder layers 15a and 15b. At this time, the positions where the first resin case 16a and the second resin case 16b are fitted together are the control electrode and main electrode on the other main surface of the semiconductor element 6 and the first and second metal layers 14a and 14b in advance. Is set to match the position of Therefore, by fitting the first resin case 16a and the second resin case 16b, the position of the control electrode and the main electrode on the other main surface of the semiconductor element 6 and the first and second metal layers 14a and 14b. Are matched.

また、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを所定の位置に嵌め合せることによって、半導体素子６の一方の主面の制御電極および主電極と第１，２の金属層４ａ，４ｂとの位置合わせを行ってもよい。具体的には、まず、第１の樹脂ケース１６ａに接着された金属ベース板１に、金属接合層２、絶縁基板３および第１，２の金属層４ａ，４ｂをこの順に接合する。また、第２の樹脂ケース１６ｂに接着された金属ベース板１１に、金属接合層１２、絶縁基板１３、第１，２の金属層１４ａ，１４ｂ、第１，２の半田層１５ａ，１５ｂおよび半導体素子６をこの順に接合する。このときの、第１，２の金属層１４ａ，１４ｂと半導体素子６の他方の主面の制御電極および主電極との位置合わせ方法については後述する。   Further, by fitting the first resin case 16a and the second resin case 16b at predetermined positions, the control electrode and main electrode on one main surface of the semiconductor element 6 and the first and second metal layers 4a, You may perform alignment with 4b. Specifically, first, the metal bonding layer 2, the insulating substrate 3, and the first and second metal layers 4a and 4b are bonded in this order to the metal base plate 1 bonded to the first resin case 16a. Further, the metal base plate 11 bonded to the second resin case 16b is connected to the metal bonding layer 12, the insulating substrate 13, the first and second metal layers 14a and 14b, the first and second solder layers 15a and 15b, and the semiconductor. The element 6 is joined in this order. A method for aligning the first and second metal layers 14a and 14b with the control electrode and the main electrode on the other main surface of the semiconductor element 6 will be described later.

そして、金属ベース板１の最表面に配置された第１，２の金属層４ａ，４ｂと、金属ベース板１１の最表面に配置された半導体素子６の一方の主面の制御電極および主電極とを、第１，２の半田層５ａ，５ｂを介して接合する。このとき、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを嵌め合せる位置は、予め半導体素子６の一方の主面の制御電極および主電極と第１，２の金属層４ａ，４ｂとの位置が合うように設定されている。したがって、第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを嵌め合せることにより、半導体素子６の一方の主面の制御電極および主電極と第１，２の金属層４ａ，４ｂとの位置が合わせられる。   The first and second metal layers 4a and 4b arranged on the outermost surface of the metal base plate 1 and the control electrode and main electrode on one main surface of the semiconductor element 6 arranged on the outermost surface of the metal base plate 11 Are joined via the first and second solder layers 5a and 5b. At this time, the positions where the first resin case 16a and the second resin case 16b are fitted together are the control electrode and main electrode on one main surface of the semiconductor element 6 and the first and second metal layers 4a and 4b in advance. Is set to match the position of Therefore, by fitting the first resin case 16a and the second resin case 16b, the position of the control electrode and main electrode on one main surface of the semiconductor element 6 and the first and second metal layers 4a and 4b Are matched.

第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとの嵌め合せではなく、絶縁基板３または金属ベース板１，１１に設けた棒状のポスト部（不図示）を用いてもよい。具体的には、例えば、半導体素子６の一方の主面側の絶縁基板３または金属ベース板１に設けた棒状のポスト部を、半導体素子６の他方の主面側の絶縁基板１３または金属ベース板１１に設けた貫通孔や凹部に挿入して絶縁基板３，１３の位置や金属ベース板１，１１の位置を決定する。このようにして、半導体素子６の制御電極および主電極と、絶縁基板３，１３に接合された第１，２の金属層との位置合わせを行ってもよい。   Instead of fitting the first resin case 16a and the second resin case 16b, rod-like post portions (not shown) provided on the insulating substrate 3 or the metal base plates 1 and 11 may be used. Specifically, for example, a rod-shaped post portion provided on the insulating substrate 3 or the metal base plate 1 on one main surface side of the semiconductor element 6 is replaced with the insulating substrate 13 or metal base on the other main surface side of the semiconductor element 6. The positions of the insulating substrates 3 and 13 and the positions of the metal base plates 1 and 11 are determined by being inserted into through holes or recesses provided in the plate 11. In this way, the control electrode and the main electrode of the semiconductor element 6 may be aligned with the first and second metal layers bonded to the insulating substrates 3 and 13.

また、上述した第１の樹脂ケース１６ａと第２の樹脂ケース１６ｂとを嵌め合せる前に、予め接合される第１，２の金属層と半導体素子６の制御電極および主電極との位置合わせ方法の一例について説明する。図２は、実施の形態１にかかる半導体装置を構成する部材の一部を模式的に示す平面図である。半導体素子６の一方の主面側の絶縁基板３および第１，２の金属層４ａ，４ｂの位置合わせについて説明するが、半導体素子６の他方の主面側の絶縁基板１３および第１，２の金属層１４ａ，１４ｂについても同様の方法で位置あわせを行うことができる。   In addition, before the first resin case 16a and the second resin case 16b are fitted together, the first and second metal layers to be joined in advance and the alignment method of the control electrode and the main electrode of the semiconductor element 6 are arranged. An example will be described. FIG. 2 is a plan view schematically showing a part of members constituting the semiconductor device according to the first embodiment. The alignment of the insulating substrate 3 on one main surface side of the semiconductor element 6 and the first and second metal layers 4a and 4b will be described. The insulating substrate 13 and the first and second insulating layers 13 on the other main surface side of the semiconductor element 6 are described. The metal layers 14a and 14b can be aligned by the same method.

図２に示すように、第１，２の金属層４ａ，４ｂに位置決め冶具２１を設けて、半導体素子６と第１，２の金属層４ａ，４ｂとの位置合わせを行ってもよい。具体的には、第１，２の金属層４ａ，４ｂの半導体素子６側の面に、例えばポリイミド樹脂やポリイミドフィルム（カプトン：登録商標）の枠などを構成する位置決め冶具２１を設ける。位置決め冶具２１は、位置決め冶具２１で囲まれた領域内に収められた半導体素子６の制御電極および主電極が所定の位置となるように配置される。すなわち、位置決め冶具２１は、絶縁基板３に実装される半導体素子６を所定の位置に配置するための基準となる。具体的には、例えば、半導体素子６の４辺の側面にそれぞれ接触する４つの位置決め冶具２１を設けてもよい。この位置決め冶具２１は、半導体素子６を所定の位置に配置することができればよく、例えば絶縁基板３に設けられていてもよい。位置決め冶具２１を絶縁基板３に設ける構成は、例えば、絶縁基板３に半導体素子６を実装したときに半導体素子６によって第１，２の金属層４ａ，４ｂの全面が覆われる構成の半導体装置に好適である。   As shown in FIG. 2, a positioning jig 21 may be provided on the first and second metal layers 4a and 4b to align the semiconductor element 6 with the first and second metal layers 4a and 4b. Specifically, a positioning jig 21 constituting a frame of, for example, a polyimide resin or a polyimide film (Kapton: registered trademark) is provided on the surface of the first and second metal layers 4a and 4b on the semiconductor element 6 side. The positioning jig 21 is arranged so that the control electrode and the main electrode of the semiconductor element 6 housed in the region surrounded by the positioning jig 21 are in a predetermined position. That is, the positioning jig 21 serves as a reference for arranging the semiconductor element 6 mounted on the insulating substrate 3 at a predetermined position. Specifically, for example, four positioning jigs 21 that respectively contact the side surfaces of the four sides of the semiconductor element 6 may be provided. The positioning jig 21 may be provided on the insulating substrate 3 as long as the semiconductor element 6 can be disposed at a predetermined position. The configuration in which the positioning jig 21 is provided on the insulating substrate 3 is, for example, a semiconductor device in which the entire surface of the first and second metal layers 4a and 4b is covered by the semiconductor element 6 when the semiconductor element 6 is mounted on the insulating substrate 3. Is preferred.

次に、半導体素子６の制御電極および主電極の平面レイアウトについて説明する。図３は、実施の形態１にかかる半導体装置に実装される半導体素子の構成を模式的に示す平面図である。また、図４は、実施の形態１にかかる半導体装置に実装される半導体素子の構成の別の一例を模式的に示す平面図である。図３（ａ），４（ａ）には、半導体素子６の一方の主面の制御電極および主電極の平面レイアウトを示す。図３（ｂ），４（ｂ）には、半導体素子６の他方の主面の制御電極および主電極の平面レイアウトを示す。   Next, the planar layout of the control electrode and main electrode of the semiconductor element 6 will be described. FIG. 3 is a plan view schematically showing a configuration of a semiconductor element mounted on the semiconductor device according to the first embodiment. FIG. 4 is a plan view schematically showing another example of the configuration of the semiconductor element mounted on the semiconductor device according to the first embodiment. 3A and 4A show a planar layout of the control electrode and the main electrode on one main surface of the semiconductor element 6. 3B and 4B show a planar layout of the control electrode on the other main surface of the semiconductor element 6 and the main electrode.

図３（ａ），３（ｂ）に示すように、半導体素子６は、一方の主面および他方の主面にそれぞれ活性領域６１−１，６１−２が設けられている。活性領域６１−１，６１−２は、半導体装置のオン時に主電流が流れる領域である。また、半導体素子６の一方の主面および他方の主面において、活性領域６１−１，６１−２は、それぞれ電界を緩和し耐圧を保持する終端構造部６２−１，６２−２に囲まれている。そして、半導体素子６の一方の主面の活性領域６１−１には、制御電極６３ａ−１および主電極６３ｂ−１が配置されている。   As shown in FIGS. 3A and 3B, the semiconductor element 6 is provided with active regions 61-1 and 61-2 on one main surface and the other main surface, respectively. The active regions 61-1 and 61-2 are regions through which a main current flows when the semiconductor device is turned on. In addition, on one main surface and the other main surface of the semiconductor element 6, the active regions 61-1 and 61-2 are respectively surrounded by termination structure portions 62-1 and 62-2 that relieve an electric field and maintain a withstand voltage. ing. A control electrode 63a-1 and a main electrode 63b-1 are arranged in the active region 61-1 on one main surface of the semiconductor element 6.

一方、半導体素子６の他方の主面の活性領域６１−２には、制御電極６３ａ−２および主電極６３ｂ−２が配置されている。半導体素子６の他方の主面の制御電極６３ａ−２および主電極６３ｂ−２は、半導体素子６を構成する半導体基板に対して、それぞれ半導体素子６の一方の主面の制御電極６３ａ−１および主電極６３ｂ−１と面対称に配置されている。また、半導体素子６の他方の主面の制御電極６３ａ−２および主電極６３ｂ−２は、それぞれ半導体素子６の一方の主面の制御電極６３ａ−１および主電極６３ｂ−１と同じ面積で半導体素子６に接する。   On the other hand, a control electrode 63a-2 and a main electrode 63b-2 are arranged in the active region 61-2 on the other main surface of the semiconductor element 6. The control electrode 63a-2 and the main electrode 63b-2 on the other main surface of the semiconductor element 6 are respectively connected to the control electrode 63a-1 on one main surface of the semiconductor element 6 and the semiconductor substrate constituting the semiconductor element 6. The main electrode 63b-1 is arranged in plane symmetry. Further, the control electrode 63a-2 and the main electrode 63b-2 on the other main surface of the semiconductor element 6 have the same area as the control electrode 63a-1 and the main electrode 63b-1 on one main surface of the semiconductor element 6, respectively. Contact element 6.

主電極６３ｂ−１，６３ｂ−２は、１つの連続した電極として配置されるのが好ましい。また、図４（ａ），４（ｂ）に示すように、半導体素子６の一方の主面および他方の主面に、それぞれ、複数の電極部で構成された主電極６４ｂ−１，６４ｂ−２を配置してもよい。主電極６４ｂ−１を構成する複数の電極部は、半導体素子６を構成する半導体基板に対して、それぞれ半導体素子６の他方の主面の主電極６４ｂ−２を構成する各電極部と面対称に配置されている。図４（ａ），４（ｂ）に示す半導体素子の主電極６４ｂ−１，６４ｂ−２以外の構成は、図３（ａ），３（ｂ）に示す半導体素子と同様である。   The main electrodes 63b-1 and 63b-2 are preferably arranged as one continuous electrode. Further, as shown in FIGS. 4A and 4B, main electrodes 64b-1 and 64b- each formed of a plurality of electrode portions are formed on one main surface and the other main surface of the semiconductor element 6, respectively. 2 may be arranged. The plurality of electrode portions constituting the main electrode 64b-1 are plane-symmetric with respect to each electrode portion constituting the main electrode 64b-2 on the other main surface of the semiconductor element 6 with respect to the semiconductor substrate constituting the semiconductor element 6. Is arranged. The configuration of the semiconductor element shown in FIGS. 4A and 4B other than the main electrodes 64b-1 and 64b-2 is the same as that of the semiconductor element shown in FIGS. 3A and 3B.

以上、説明したように、実施の形態１にかかる半導体装置によれば、両主面それぞれに制御電極および主電極を備えた半導体素子６の少なくとも片方の主面側に、制御電極および主電極に対向するように第１，２の金属層４ａ，４ｂ（または第１，２の金属層１４ａ，１４ｂ）を選択的に設けた絶縁基板３（または絶縁基板１３）を配置する。これにより、半導体素子６の両主面それぞれの制御電極および主電極と、これらの電極をそれぞれパッケージ型半導体装置の外部に引き出す外部接続用端子８ａ，８ｂ，９ａ，９ｂと、を接続するための位置合わせを容易に行うことができる。したがって、半導体素子６を位置精度よく実装することができる。また、良好な電気的接続を確保することができる。また、実施の形態１にかかる半導体装置によれば、半導体素子６の両主面それぞれに制御電極および主電極を備えることで、半導体装置内２０における配線の引き回しを、従来のパッケージ型半導体装置よりも容易に行うことができる。また、実施の形態１にかかる半導体装置によれば、位置決め冶具２１を設けることにより、半導体素子６を絶縁基板３に実装するだけで半導体素子６と第１，２の金属層４ａ，４ｂとの位置合わせを行うことができる。したがって、さらに位置精度よく半導体素子６を実装することができる。   As described above, according to the semiconductor device according to the first embodiment, the control electrode and the main electrode are provided on at least one main surface side of the semiconductor element 6 provided with the control electrode and the main electrode on both main surfaces, respectively. The insulating substrate 3 (or the insulating substrate 13) on which the first and second metal layers 4a and 4b (or the first and second metal layers 14a and 14b) are selectively provided is disposed so as to face each other. Thereby, the control electrodes and the main electrodes on both main surfaces of the semiconductor element 6 are connected to the external connection terminals 8a, 8b, 9a, 9b that lead out these electrodes to the outside of the package type semiconductor device, respectively. Positioning can be performed easily. Therefore, the semiconductor element 6 can be mounted with high positional accuracy. Moreover, a favorable electrical connection can be ensured. In addition, according to the semiconductor device according to the first embodiment, the control electrode and the main electrode are provided on both main surfaces of the semiconductor element 6 so that the wiring in the semiconductor device 20 can be routed more than the conventional package type semiconductor device. Can also be done easily. Further, according to the semiconductor device according to the first embodiment, by providing the positioning jig 21, the semiconductor element 6 and the first and second metal layers 4 a and 4 b can be simply mounted on the insulating substrate 3. Alignment can be performed. Therefore, the semiconductor element 6 can be mounted with higher positional accuracy.

（実施の形態２）
図５は、実施の形態２にかかる半導体装置の構成を模式的に示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、次の３点である。実施の形態１にかかる半導体装置との１つ目の相違点は、半導体素子の他方の主面側に金属ベース板を設けずに、絶縁基板１３の半導体素子６側に対して反対側の面に金属接合層１２を介して第２の樹脂ケース１６ｂが接合されている点である。 (Embodiment 2)
FIG. 5 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the second embodiment. The semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in the following three points. The first difference from the semiconductor device according to the first embodiment is that the surface opposite to the semiconductor element 6 side of the insulating substrate 13 without providing a metal base plate on the other main surface side of the semiconductor element. The second resin case 16 b is bonded to the metal bonding layer 12.

具体的には、図５に示すように、第２の樹脂ケース１６ｂは、半導体素子６の他方の主面側の全体を覆う。そして、半導体素子６の他方の主面側の金属接合層１２の、絶縁基板１３側に対して反対側の面の全面に接合されている。このように、実施の形態２にかかる半導体装置は、半導体素子の他方の主面側に金属ベース板を設けず、半導体素子６と、半導体素子の他方の主面側の金属接合層１２、絶縁基板１３、第１，２の金属層１４ａ，１４ｂおよび第１，２の半田層１５ａ，１５ｂなどを樹脂ケース１６に収めた構成となっている。   Specifically, as shown in FIG. 5, the second resin case 16 b covers the entire other main surface side of the semiconductor element 6. The metal bonding layer 12 on the other main surface side of the semiconductor element 6 is bonded to the entire surface of the surface opposite to the insulating substrate 13 side. As described above, in the semiconductor device according to the second embodiment, the metal base plate is not provided on the other main surface side of the semiconductor element, and the semiconductor element 6 and the metal bonding layer 12 on the other main surface side of the semiconductor element are insulated. The substrate 13, the first and second metal layers 14 a and 14 b, the first and second solder layers 15 a and 15 b are stored in a resin case 16.

半導体素子の他方の主面側に実施の形態１にかかる半導体装置と同様に金属ベース板を配置し、半導体素子の一方の主面側に金属ベース板を設けない構成としてもよい。この場合、実施の形態２にかかる半導体装置は、半導体素子の一方の主面側に金属ベース板１を設けず、半導体素子６と、半導体素子の一方の主面側の金属接合層２、絶縁基板３、第１，２の金属層４ａ，４ｂおよび第１，２の半田層５ａ，５ｂなどを樹脂ケースに収めた構成となる。   Similarly to the semiconductor device according to the first embodiment, the metal base plate may be arranged on the other main surface side of the semiconductor element, and the metal base plate may not be provided on the one main surface side of the semiconductor element. In this case, in the semiconductor device according to the second embodiment, the metal base plate 1 is not provided on one main surface side of the semiconductor element, and the semiconductor element 6 and the metal bonding layer 2 on one main surface side of the semiconductor element are insulated. The substrate 3, the first and second metal layers 4a and 4b, the first and second solder layers 5a and 5b, and the like are housed in a resin case.

このように、実施の形態２にかかる半導体装置は、半導体素子６の一方の主面側（または他方の主面側）が樹脂ケース１６に覆われ、半導体素子６の他方の主面側（または一方の主面側）に配置された金属ベース板１１（または金属ベース板１）の、半導体素子６側に対して反対側が樹脂ケース１６の外部に露出された構成となる。   Thus, in the semiconductor device according to the second embodiment, one main surface side (or the other main surface side) of the semiconductor element 6 is covered with the resin case 16 and the other main surface side (or the other main surface side of the semiconductor element 6 (or The metal base plate 11 (or the metal base plate 1) disposed on the one main surface side is configured such that the opposite side to the semiconductor element 6 side is exposed to the outside of the resin case 16.

実施の形態１にかかる半導体装置との２つ目の相違点は、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂと、外部接続用端子８ａ，８ｂ，９ａ，９ｂとがそれぞれリードフレーム１７によって接続されている点である。このように、リードフレーム１７によって金属層と外部接続用端子とを接続することで、寄生インダクタンス成分を小さくすることができる。かつ、大電流耐性を向上させることができる。   The second difference from the semiconductor device according to the first embodiment is that the first metal layer 4a, the second metal layer 4b, the first metal layer 14a, the second metal layer 14b, and the external connection The terminals 8a, 8b, 9a, 9b are connected by the lead frame 17, respectively. In this way, the parasitic inductance component can be reduced by connecting the metal layer and the external connection terminal by the lead frame 17. In addition, the resistance to large current can be improved.

図５に示す半導体装置においては、すべての金属層と外部接続用端子（第１の金属層４ａ，１４ａと外部接続用端子８ａ，９ａ、および第２の金属層４ｂ，１４ｂと外部接続用端子８ｂ，９ｂ）とがそれぞれリードフレーム１７によって接続されているが、半導体装置の構成に合わせて種々変更可能である。例えば、第１，２の金属層と外部接続用端子との接続にリードフレーム１７とボンディングワイヤとを併用してもよいし、第１，２金属層と外部接続用端子とのいずれかのリードフレーム１７による接続をワイヤボンディングに代えてもよい。   In the semiconductor device shown in FIG. 5, all metal layers and external connection terminals (first metal layers 4a and 14a and external connection terminals 8a and 9a, and second metal layers 4b and 14b and external connection terminals are provided. 8b and 9b) are connected to each other by the lead frame 17, but various changes can be made according to the configuration of the semiconductor device. For example, the lead frame 17 and a bonding wire may be used in combination between the first and second metal layers and the external connection terminals, or any one of the first and second metal layers and the external connection terminals. The connection by the frame 17 may be replaced with wire bonding.

実施の形態１にかかる半導体装置との３つ目の相違点は、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂに、それぞれ、半導体素子側に突出した凸部４ａ−３，４ｂ−３，１４ａ−３，１４ｂ−３が設けられている点である。   A third difference from the semiconductor device according to the first embodiment is that the first metal layer 4a, the second metal layer 4b, the first metal layer 14a, and the second metal layer 14b are each made of a semiconductor. It is a point provided with convex portions 4a-3, 4b-3, 14a-3, and 14b-3 protruding to the element side.

凸部４ａ−３，１４ａ−３は、それぞれ半導体素子の一方の主面の制御電極および他方の主面の制御電極に対向するように設けられ、第１の半田層５ａ，１５ａを介して制御電極に接合されている。凸部４ｂ−３，１４ｂ−３は、それぞれ半導体素子の一方の主面の主電極および他方の主面の主電極に対向するように設けられ、第２の半田層５ｂ，１５ｂを介して主電極に接合されている。   The protrusions 4a-3 and 14a-3 are provided to face the control electrode on one main surface and the control electrode on the other main surface of the semiconductor element, respectively, and are controlled via the first solder layers 5a and 15a. It is joined to the electrode. The convex portions 4b-3 and 14b-3 are provided so as to face the main electrode on one main surface and the main electrode on the other main surface of the semiconductor element, respectively, and the main portions are interposed via the second solder layers 5b and 15b. It is joined to the electrode.

凸部４ａ−３，１４ａ−３の半導体素子６に対向する面の表面積は、当該凸部４ａ−３，１４ａ−３に接合された制御電極の第１の金属層４ａ，１４ａに対向する面の表面積よりも小さい。凸部４ｂ−３，１４ｂ−３の半導体素子６に対向する面の表面積は、当該凸部４ｂ−３，１４ｂ−３に接合された主電極の第２の金属層４ｂ，１４ｂに対向する面の表面積よりも小さい。   The surface area of the surface of the convex portions 4a-3 and 14a-3 facing the semiconductor element 6 is the surface facing the first metal layers 4a and 14a of the control electrode joined to the convex portions 4a-3 and 14a-3. Is less than the surface area. The surface area of the surface of the convex portions 4b-3 and 14b-3 facing the semiconductor element 6 is the surface facing the second metal layers 4b and 14b of the main electrode joined to the convex portions 4b-3 and 14b-3. Is less than the surface area.

凸部４ａ−３，４ｂ−３，１４ａ−３，１４ｂ−３の高さは、各凸部にそれぞれ接する第１の半田層５ａ、第２の半田層５ｂ、第１の半田層１５ａ、第２の半田層１５ｂが半導体素子６の制御電極および主電極以外の部分にはみ出さない程度の高さに設定されている。実施の形態２にかかる半導体装置の上記３つの相違点以外の構成は、実施の形態１にかかる半導体装置と同様である。   The heights of the protrusions 4a-3, 4b-3, 14a-3, and 14b-3 are such that the first solder layer 5a, the second solder layer 5b, the first solder layer 15a, The second solder layer 15b is set to such a height that it does not protrude beyond the control electrode and the main electrode of the semiconductor element 6. The configuration of the semiconductor device according to the second embodiment other than the above three differences is the same as that of the semiconductor device according to the first embodiment.

以上、説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。   As described above, according to the semiconductor device according to the second embodiment, the same effect as that of the semiconductor device according to the first embodiment can be obtained.

（実施の形態３）
図６は、実施の形態３にかかる半導体装置の構成を模式的に示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、次の３点である。実施の形態１にかかる半導体装置との１つ目の相違点は、外部接続用端子８ａ，８ｂ，９ａ，９ｂが半導体素子６の主面に水平な方向に引き出されている点である。具体的には、図６に示すように、外部接続用端子８ａ，８ｂ，９ａ，９ｂの、半田層１８に接する端部に対して反対側の端部は、それぞれ、第１の樹脂ケース１６ａの内部（例えば側壁部１６ａ−２の内部）を半導体素子６の主面に水平に貫通し、樹脂ケース１６の外部に突出する。 (Embodiment 3)
FIG. 6 is a sectional view schematically showing the configuration of the semiconductor device according to the third embodiment. The semiconductor device according to the third embodiment differs from the semiconductor device according to the first embodiment in the following three points. The first difference from the semiconductor device according to the first embodiment is that the external connection terminals 8 a, 8 b, 9 a, 9 b are drawn out in a direction horizontal to the main surface of the semiconductor element 6. Specifically, as shown in FIG. 6, the ends of the external connection terminals 8a, 8b, 9a, 9b opposite to the ends contacting the solder layer 18 are respectively in the first resin case 16a. (For example, the inside of the side wall portion 16 a-2) penetrates the main surface of the semiconductor element 6 horizontally and protrudes outside the resin case 16.

これにより、外部接続用端子８ａ，８ｂ，９ａ，９ｂに接触させることなく、半導体装置の半導体素子６の主面に水平な方向の幅よりも、半導体素子６の主面に水平な方向の幅が大きい冷却体を半導体装置に取り付けることが可能となる。半導体装置の半導体素子６の主面に水平な方向の幅とは、半導体素子６の主面に水平な方向の、第１の樹脂ケース１６ａの側壁部１６ａ−２、第２の樹脂ケース１６ｂ、金属ベース板１（または金属ベース板１１）の幅の総計である。   As a result, the width in the direction horizontal to the main surface of the semiconductor element 6 rather than the width in the direction horizontal to the main surface of the semiconductor element 6 of the semiconductor device without contacting the external connection terminals 8a, 8b, 9a, 9b. It becomes possible to attach a large cooling body to the semiconductor device. The width in the direction horizontal to the main surface of the semiconductor element 6 of the semiconductor device refers to the side wall portion 16a-2 of the first resin case 16a, the second resin case 16b, in the direction horizontal to the main surface of the semiconductor element 6. This is the total width of the metal base plate 1 (or the metal base plate 11).

実施の形態１にかかる半導体装置との２つ目の相違点は、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂと外部接続用端子８ａ，８ｂ，９ａ，９ｂとがそれぞれ半田層１８によって半田付けされている点である。第１の金属層４ａ，１４ａと外部接続用端子８ａ，９ａ、および第１の金属層４ｂ，１４ｂと外部接続用端子８ａ，９ａとを、例えば半田材以外のろう材によって接続してもよい。   The second difference from the semiconductor device according to the first embodiment is that the first metal layer 4a, the second metal layer 4b, the first metal layer 14a, the second metal layer 14b, and an external connection terminal. 8a, 8b, 9a, and 9b are soldered by the solder layer 18, respectively. The first metal layers 4a and 14a and the external connection terminals 8a and 9a, and the first metal layers 4b and 14b and the external connection terminals 8a and 9a may be connected by, for example, a brazing material other than a solder material. .

このように、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂと外部接続用端子８ａ，８ｂ，９ａ，９ｂとをそれぞれ電気的に接続することができればよく、その接続方法には、例えばボンディングワイヤやリードフレーム、半田層、ろう材などいずれの方法を用いてもよい。また、第１の金属層４ａ、第２の金属層４ｂ、第１の金属層１４ａおよび第２の金属層１４ｂと外部接続用端子８ａ，８ｂ，９ａ，９ｂとのそれぞれの接続は、半導体装置の構成に合わせて種々変更可能であり、すべて同じ接続方法を用いてもよいし、それぞれ異なる接続方法を用いてもよい。   In this way, the first metal layer 4a, the second metal layer 4b, the first metal layer 14a and the second metal layer 14b are electrically connected to the external connection terminals 8a, 8b, 9a and 9b, respectively. As a connection method, any method such as a bonding wire, a lead frame, a solder layer, or a brazing material may be used. The first metal layer 4a, the second metal layer 4b, the first metal layer 14a, the second metal layer 14b, and the external connection terminals 8a, 8b, 9a, 9b are connected to the semiconductor device. Various modifications can be made according to the configuration, and the same connection method may be used or different connection methods may be used.

実施の形態１にかかる半導体装置との３つ目の相違点は、外部接続用端子８ａ，８ｂ，９ａ，９ｂにそれぞれ、外部接続用端子８ａ，８ｂ，９ａ，９ｂにかかる応力を緩和する応力緩和部１９が設けられている点である。具体的には、図６に示すように、外部接続用端子８ａ，８ｂ，９ａ，９ｂの樹脂ケース１６内に露出する部分に、それぞれ、例えば、当該外部接続用端子８ａ，８ｂ，９ａ，９ｂが凹状に折り曲げられることで成形された応力緩和領域１９が設けられている。   The third difference from the semiconductor device according to the first embodiment is that stress that relaxes the stress applied to the external connection terminals 8a, 8b, 9a, and 9b on the external connection terminals 8a, 8b, 9a, and 9b, respectively. This is the point where a relaxation part 19 is provided. Specifically, as shown in FIG. 6, for example, the external connection terminals 8a, 8b, 9a, and 9b are exposed to portions exposed in the resin case 16 of the external connection terminals 8a, 8b, 9a, and 9b, respectively. Is provided with a stress relaxation region 19 formed by being bent into a concave shape.

応力緩和領域１９は、外部接続用端子８ａ，８ｂ，９ａ，９ｂの樹脂ケース１６内に露出する部分の、絶縁基板３，１３および第１の樹脂ケース１６ａの底面部１６ａ−１に接していない部分に設けられている。また、応力緩和領域１９は、上述した外部接続用端子８ａ，８ｂ，９ａ，９ｂが凹状に折り曲げられてなる構成に限らず種々変更可能であり、外部接続用端子８ａ，８ｂ，９ａ，９ｂの樹脂ケース１６内に露出する部分にかかる半導体素子６の主面に水平な方向の応力を緩和することができればよい。   The stress relaxation region 19 is not in contact with the insulating substrate 3, 13 and the bottom surface portion 16 a-1 of the first resin case 16 a of the portion of the external connection terminals 8 a, 8 b, 9 a, 9 b exposed in the resin case 16. It is provided in the part. The stress relaxation region 19 is not limited to the configuration in which the above-described external connection terminals 8a, 8b, 9a, 9b are bent in a concave shape, and can be variously changed. The external connection terminals 8a, 8b, 9a, 9b It is only necessary to relieve the stress in the direction horizontal to the main surface of the semiconductor element 6 on the portion exposed in the resin case 16.

このように外部接続用端子８ａ，８ｂ，９ａ，９ｂに応力緩和部１９を設けることにより、例えば、第１，２の樹脂フレーム１６ａ，１６ｂや、金属ベース板１，１１、金属接合層２，１２などの各部材を構成する材料の線膨張係数の違いから生じる応力を応力緩和部１９で逃がすことができる。   Thus, by providing the stress relaxation portion 19 in the external connection terminals 8a, 8b, 9a, 9b, for example, the first and second resin frames 16a, 16b, the metal base plates 1, 11, the metal bonding layer 2, The stress resulting from the difference in the linear expansion coefficient of the material constituting each member such as 12 can be released by the stress relaxation portion 19.

実施の形態３にかかる半導体装置の上記３つの相違点以外の構成は、実施の形態１にかかる半導体装置と同様である。また、実施の形態３にかかる半導体装置において、第１，２の金属層に凹部を設けた構成に代えて、実施の形態２にかかる半導体装置のように第１，２の金属層に凸部を設けた構成としてもよい。   The configuration of the semiconductor device according to the third embodiment other than the above three differences is the same as that of the semiconductor device according to the first embodiment. Further, in the semiconductor device according to the third embodiment, instead of the configuration in which the concave portions are provided in the first and second metal layers, the convex portions are formed in the first and second metal layers as in the semiconductor device according to the second embodiment. It is good also as a structure which provided.

以上、説明したように、実施の形態３にかかる半導体装置によれば、実施の形態２にかかる半導体装置と同様の効果を得ることができる。   As described above, according to the semiconductor device according to the third embodiment, the same effect as that of the semiconductor device according to the second embodiment can be obtained.

（実施の形態４）
図７は、実施の形態４にかかる半導体装置の構成を模式的に示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、半導体素子６の他方の主面の制御電極および主電極が、それぞれボンディングワイヤ１０によって外部接続用端子９ａ，９ｂに接続されている点である。半導体素子６の他方の主面側に、金属ベース板、絶縁基板、第１，２の金属層は設けられていない。 (Embodiment 4)
FIG. 7 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the fourth embodiment. The semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that the control electrode and the main electrode on the other main surface of the semiconductor element 6 are connected to the external connection terminals 9a and 9b by bonding wires 10, respectively. It is a point connected to. The metal base plate, the insulating substrate, and the first and second metal layers are not provided on the other main surface side of the semiconductor element 6.

具体的には、図７に示すように、樹脂ケース７は、半導体素子６の側面側を覆う側壁部７ａと、半導体素子６の他方の主面側を覆う蓋体７ｂと、からなる。蓋体７ｂは、側壁部７ａの金属ベース板１の周縁に接着された端部に対して反対側の端部に連結されている。半導体素子６の他方の主面は蓋体７ｂに対向し、蓋体７ｂと半導体素子６との間には、半導体素子６の他方の主面の制御電極および主電極と外部接続用端子９ａ，９ｂとをそれぞれ接続する各ボンディングワイヤ１０が介在する。   Specifically, as shown in FIG. 7, the resin case 7 includes a side wall portion 7 a that covers the side surface side of the semiconductor element 6 and a lid body 7 b that covers the other main surface side of the semiconductor element 6. The lid 7b is connected to the end opposite to the end bonded to the peripheral edge of the metal base plate 1 of the side wall 7a. The other main surface of the semiconductor element 6 faces the lid 7b, and between the lid 7b and the semiconductor element 6, the control electrode and the main electrode of the other main surface of the semiconductor element 6 and the external connection terminals 9a, Each bonding wire 10 which connects 9b is interposed.

半導体素子６の一方の主面側の構成は、実施の形態１にかかる半導体装置と同様である。そして、半導体素子６の他方の主面の制御電極および主電極と各ボンディングワイヤ１０との接続部分は、半導体素子６の一方の主面の制御電極および主電極にそれぞれ接する第１，２の半田層５ａ，５ｂと、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う。   The configuration of one main surface side of the semiconductor element 6 is the same as that of the semiconductor device according to the first embodiment. The control electrode on the other main surface of the semiconductor element 6 and the connection portion between the main electrode and each bonding wire 10 are first and second solders respectively in contact with the control electrode and the main electrode on one main surface of the semiconductor element 6. The layers 5 a and 5 b are adjacent to each other with the semiconductor element 6 interposed therebetween in a direction perpendicular to the main surface of the semiconductor element 6.

半導体素子６の他方の主面の制御電極および主電極の少なくとも一方の電極とボンディングワイヤ１０との接合面積は、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子６の一方の主面の電極の表面積よりも小さい。すなわち、半導体素子６の他方の主面の制御電極とボンディングワイヤ１０との接合面積は、半導体素子の一方の主面の制御電極を第１の金属層４ａに接合する第１の半田層５ａが当該制御電極を覆う面積よりも小さい。または、半導体素子６の他方の主面の主電極とボンディングワイヤ１０との接合面積は、半導体素子の一方の主面の主電極を第２の金属層４ｂに接合する第２の半田層５ｂが当該主電極を覆う面積よりも小さい。   The bonding area between the control electrode on the other main surface of the semiconductor element 6 and at least one of the main electrodes and the bonding wire 10 is adjacent to the semiconductor element 6 across the semiconductor element 6 in the direction perpendicular to the main surface of the semiconductor element 6. 6 is smaller than the surface area of the electrode on one main surface. That is, the bonding area between the control electrode on the other main surface of the semiconductor element 6 and the bonding wire 10 is such that the first solder layer 5a for bonding the control electrode on one main surface of the semiconductor element to the first metal layer 4a. It is smaller than the area covering the control electrode. Alternatively, the bonding area between the main electrode on the other main surface of the semiconductor element 6 and the bonding wire 10 is such that the second solder layer 5b that bonds the main electrode on one main surface of the semiconductor element to the second metal layer 4b. It is smaller than the area covering the main electrode.

または、半導体素子６の他方の主面の制御電極および主電極（ボンディングワイヤ１０に接続される電極）の少なくとも一方の電極の表面積が、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子６の一方の主面の電極（半田層１８が接合される電極）の表面積よりも小さくなるように、半導体素子６の他方の主面の電極を形成してもよい。また、半導体素子６の他方の主面の制御電極および主電極の少なくとも一方の電極とボンディングワイヤ１０との接合長は、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子の一方の主面の電極に形成された半田バンプの直径よりも短い。   Alternatively, at least one of the control electrode and the main electrode (electrode connected to the bonding wire 10) on the other main surface of the semiconductor element 6 has the surface area of the semiconductor element 6 in a direction perpendicular to the main surface of the semiconductor element 6. The electrode on the other main surface of the semiconductor element 6 may be formed so as to be smaller than the surface area of the electrode on one main surface of the adjacent semiconductor element 6 (electrode to which the solder layer 18 is bonded). The bonding length between the control electrode on the other main surface of the semiconductor element 6 and at least one of the main electrodes and the bonding wire 10 is adjacent to the semiconductor element 6 with the semiconductor element 6 interposed therebetween in a direction perpendicular to the main surface of the semiconductor element 6. It is shorter than the diameter of the solder bump formed on the electrode on one main surface of the semiconductor element.

このように、半導体素子６の他方の主面の制御電極および主電極の少なくとも一方の電極とボンディングワイヤ１０との接合面積、または、半導体素子６の他方の主面の制御電極および主電極の少なくとも一方の電極の表面積を、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子６の一方の主面の電極の表面積よりも小さくする。これにより、ボンディングワイヤ１０をボンディングする際に、半導体素子６の他方の主面側から半導体素子６にかかる応力を第１の半田層５ａ，５ｂによって緩和することができ、半導体素子６が割れることを防ぐことができる。   As described above, at least one of the control electrode and the main electrode on the other main surface of the semiconductor element 6 is bonded to the bonding wire 10 or at least the control electrode and the main electrode on the other main surface of the semiconductor element 6. The surface area of one electrode is made smaller than the surface area of the electrode on one main surface of adjacent semiconductor elements 6 with the semiconductor element 6 sandwiched in a direction perpendicular to the main surface of the semiconductor element 6. Thereby, when bonding the bonding wire 10, the stress applied to the semiconductor element 6 from the other main surface side of the semiconductor element 6 can be relieved by the first solder layers 5 a and 5 b, and the semiconductor element 6 is cracked. Can be prevented.

また、半導体素子６の一方の主面の制御電極および主電極（半田層１８が接合される電極）の少なくとも一方の電極の表面積が、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子６の他方の主面の電極（ボンディングワイヤ１０に接続される電極）とボンディングワイヤ１０との接合面積よりも大きければよい。このため、例えば、半導体素子６の一方の主面の制御電極および主電極（半田付けされた電極）の少なくとも一方の電極の表面積を、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う半導体素子６の他方の主面の電極（半田付け以外の接続方法で他部材が接続された電極）の表面積と等しいまたはそれよりも小さくてもよい。半導体素子６の各主面にそれぞれ複数の制御電極が設けられている場合、半導体素子６の主面に垂直な方向に半導体素子６を挟んで隣り合う少なくとも１組の制御電極が、上述した制御電極および他部材の接合面積または接合長との関係を有していてもよい。   Further, the surface area of at least one of the control electrode and the main electrode (electrode to which the solder layer 18 is bonded) on one main surface of the semiconductor element 6 is set so that the semiconductor element 6 is oriented in a direction perpendicular to the main surface of the semiconductor element 6. What is necessary is just to be larger than the junction area of the electrode (electrode connected to the bonding wire 10) and the bonding wire 10 of the other main surface of the semiconductor element 6 adjacent on both sides. Therefore, for example, the surface area of at least one of the control electrode and the main electrode (soldered electrode) on one main surface of the semiconductor element 6 is set to be perpendicular to the main surface of the semiconductor element 6. It may be equal to or smaller than the surface area of the electrodes on the other main surface of the semiconductor elements 6 adjacent to each other (electrodes to which other members are connected by a connection method other than soldering). When a plurality of control electrodes are provided on each main surface of the semiconductor element 6, at least one set of control electrodes adjacent to each other with the semiconductor element 6 sandwiched in a direction perpendicular to the main surface of the semiconductor element 6 is the above-described control electrode. You may have the relationship with the joining area or joining length of an electrode and another member.

樹脂ケース７内の半導体素子６が実装された領域、すなわち樹脂ケース７と金属ベース板１とで囲まれた領域（半導体装置内）２０は、ゲル状の封止材または加熱硬化型樹脂を主成分とするアンダーフィル材などの封止材が充填されている。   A region in the resin case 7 where the semiconductor element 6 is mounted, that is, a region (inside the semiconductor device) 20 surrounded by the resin case 7 and the metal base plate 1 is mainly made of a gel-like sealing material or a thermosetting resin. It is filled with a sealing material such as an underfill material.

実施の形態４にかかる半導体装置の上記相違点以外の構成は、実施の形態１にかかる半導体装置と同様である。また、実施の形態４にかかる半導体装置において、半導体素子６の一方の主面側（制御電極および主電極がそれぞれ第１，２の金属層４ａ，４ｂに接合された側）の構成を、実施の形態２，３にかかる半導体装置と同様の構成としてもよい。また、半導体素子６の主面に水平な方向に外部接続用端子を引き出してもよい。   The configuration of the semiconductor device according to the fourth embodiment other than the above differences is the same as that of the semiconductor device according to the first embodiment. In the semiconductor device according to the fourth embodiment, the configuration on one main surface side of the semiconductor element 6 (the side on which the control electrode and the main electrode are joined to the first and second metal layers 4a and 4b, respectively) is implemented. It is good also as a structure similar to the semiconductor device concerning the form 2 and 3. Further, the external connection terminals may be drawn out in a direction horizontal to the main surface of the semiconductor element 6.

以上、説明したように、実施の形態４にかかる半導体装置によれば、実施の形態１〜３にかかる半導体装置と同様の効果を得ることができる。   As described above, according to the semiconductor device according to the fourth embodiment, the same effects as those of the semiconductor device according to the first to third embodiments can be obtained.

（実施の形態５）
図８は、実施の形態５にかかる半導体装置の構成を模式的に示す断面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なるのは、半導体素子６の他方の主面側を覆うように配置されたインプラントプリント基板（プリント基板）５０を介して、半導体素子６の他方の主面の制御電極および主電極が外部接続用端子に接続されている点である。半導体素子６の他方の主面側に、金属ベース板、絶縁基板、第１，２の金属層は設けられていない。半導体素子６の一方の主面側の構成は、実施の形態１にかかる半導体装置と同様である。 (Embodiment 5)
FIG. 8 is a sectional view schematically showing the configuration of the semiconductor device according to the fifth embodiment. The semiconductor device according to the fifth embodiment differs from the semiconductor device according to the first embodiment through an implant printed circuit board (printed circuit board) 50 arranged so as to cover the other main surface side of the semiconductor element 6. The control electrode and the main electrode on the other main surface of the semiconductor element 6 are connected to the external connection terminal. The metal base plate, the insulating substrate, and the first and second metal layers are not provided on the other main surface side of the semiconductor element 6. The configuration of one main surface side of the semiconductor element 6 is the same as that of the semiconductor device according to the first embodiment.

具体的には、図８に示すように、樹脂ケース７０は、半導体素子６の側面側を覆う側壁部７０ａと、半導体素子６の他方の主面側を覆う蓋体７０ｂと、からなる。蓋体７０ｂは、側壁部７０ａの金属ベース板１の周縁に接着された端部に対して反対側の端部に連結されている。そして、蓋体７０ｂと半導体素子６の他方の主面との間には、プリント基板５０のみが配置されている。プリント基板５０の側面は、側壁部７０ａに接合されている。インプラントプリント基板とは、例えば導電性材料が注入された多層構造の絶縁基板である。   Specifically, as shown in FIG. 8, the resin case 70 includes a side wall portion 70 a that covers the side surface side of the semiconductor element 6 and a lid body 70 b that covers the other main surface side of the semiconductor element 6. The lid 70b is connected to the end opposite to the end bonded to the peripheral edge of the metal base plate 1 of the side wall 70a. Only the printed circuit board 50 is disposed between the lid 70 b and the other main surface of the semiconductor element 6. The side surface of the printed circuit board 50 is joined to the side wall portion 70a. The implant printed circuit board is, for example, an insulating board having a multilayer structure in which a conductive material is injected.

プリント基板５０は、例えば、樹脂層５０ａと、金属箔５０ｂ，５０ｃと、保護層５１と、を備える。樹脂層５０ａは、例えば、ポリイミド樹脂や、エポキシ樹脂等でできている。樹脂層５０ａは、内部にガラス繊維で構成されたガラスクロスが含まれていてもよい。保護層５１は、樹脂層５０ａの両面にそれぞれ樹脂層５０ａ表面を覆うように設けられ、樹脂層５０ａ両面にそれぞれ選択的に設けられた金属箔５０ｂ，５０ｃを保護する。保護層５１は、例えば、樹脂でできている。   The printed circuit board 50 includes, for example, a resin layer 50a, metal foils 50b and 50c, and a protective layer 51. The resin layer 50a is made of, for example, polyimide resin or epoxy resin. The resin layer 50a may include a glass cloth made of glass fibers. The protective layer 51 is provided on both surfaces of the resin layer 50a so as to cover the surface of the resin layer 50a, and protects the metal foils 50b and 50c selectively provided on both surfaces of the resin layer 50a. The protective layer 51 is made of resin, for example.

樹脂層５０ａの半導体素子６側に対して反対側の面と保護層５１との間には、少なくとも一つの金属箔５０ｂが選択的に設けられている。プリント基板５０の半導体素子６側の面と保護層５１との間には、少なくとも一つの金属箔５０ｃが選択的に設けられている。樹脂層５０ａの半導体素子６側に対して反対側の面に設けられた金属箔５０ｂと、樹脂層５０ａの半導体素子６側の面に設けられた金属箔５０ｃとは、半導体素子６の主面に垂直な方向に樹脂層５０ａを挟んで隣り合う。   At least one metal foil 50 b is selectively provided between the surface of the resin layer 50 a opposite to the semiconductor element 6 side and the protective layer 51. At least one metal foil 50 c is selectively provided between the surface of the printed circuit board 50 on the semiconductor element 6 side and the protective layer 51. The metal foil 50 b provided on the surface of the resin layer 50 a opposite to the semiconductor element 6 side and the metal foil 50 c provided on the surface of the resin layer 50 a on the semiconductor element 6 side are the main surfaces of the semiconductor element 6. Adjacent to each other across the resin layer 50a in a direction perpendicular to the surface.

具体的には、金属箔５０ｂ，５０ｃは、樹脂層５０ａの、半導体素子６の他方の主面の制御電極に対向する部分と、半導体素子６の他方の主面の主電極に対向する部分とに配置されている。制御電極に対向する部分に配置された金属箔（第１の金属箔）５０ｂ，５０ｃと、主電極に対向する部分に配置された金属箔（第２の金属箔）５０ｂ，５０ｃとは、互いに離れて配置されている。金属箔５０ｂ，５０ｃは、例えば、銅を主成分とした材料でできている。   Specifically, the metal foils 50b and 50c include a portion of the resin layer 50a that faces the control electrode on the other main surface of the semiconductor element 6 and a portion that faces the main electrode on the other main surface of the semiconductor element 6. Is arranged. The metal foils (first metal foils) 50b and 50c arranged in the part facing the control electrode and the metal foils (second metal foils) 50b and 50c arranged in the part facing the main electrode are mutually Are located apart. The metal foils 50b and 50c are made of a material mainly composed of copper, for example.

プリント基板５０の、半導体素子６の他方の主面の制御電極に対向する領域に、１つのスルーホール５０ｄが設けられている。また、プリント基板５０の、半導体素子６の他方の主面の主電極に対向する領域に、複数のスルーホール５０ｄが設けられている。各スルーホール５０ｄは、それぞれ、樹脂層５０ａの半導体素子６側の面に設けられた保護層５１および金属箔５０ｃと樹脂層５０ａとを貫通し、樹脂層５０ａの半導体素子６側に対して反対側の面に設けられた金属箔５０ｂに接する。   One through hole 50 d is provided in a region of the printed circuit board 50 facing the control electrode on the other main surface of the semiconductor element 6. A plurality of through holes 50 d are provided in a region of the printed circuit board 50 facing the main electrode on the other main surface of the semiconductor element 6. Each through hole 50d penetrates the protective layer 51 and the metal foil 50c provided on the surface of the resin layer 50a on the semiconductor element 6 side and the resin layer 50a, and is opposite to the semiconductor element 6 side of the resin layer 50a. In contact with the metal foil 50b provided on the side surface.

また、各スルーホール５０ｄ内には、薄厚の筒状のめっき層（以下、筒状めっき層とする、不図示）が設けられており、円筒状の導電性部材（以下、ポスト電極とする）５０ｅが筒状めっき層を介して注入（インプラント）されている。各ポスト電極５０ｅは、スルーホール５０ｄ内で半田付けされ、プリント基板５０を構成する樹脂層５０ａ表面に配置された金属箔５０ｂ，５０ｃと導通されている。   Each through hole 50d is provided with a thin cylindrical plating layer (hereinafter referred to as a cylindrical plating layer, not shown), and a cylindrical conductive member (hereinafter referred to as a post electrode). 50e is injected (implanted) through the cylindrical plating layer. Each post electrode 50e is soldered in the through hole 50d and is electrically connected to metal foils 50b and 50c disposed on the surface of the resin layer 50a constituting the printed circuit board 50.

半導体素子６の他方の主面の主電極に対向するスルーホール５０ｄ内に半田付けされた複数のポスト電極５０ｅは、略均一なピッチで配置され、金属箔５０ｂ，５０ｃを介して互いに導通されている。このようにプリント基板５０の両主面側に金属箔５０ｂ，５０ｃを設ける場合、筒状めっき層を介してポスト電極５０ｅを注入し当該ポスト電極５０ｅをスルーホール５０ｄ内に半田付けすることで、良好な電気的接続と機械的強度とを確保することができる。   The plurality of post electrodes 50e soldered in the through holes 50d facing the main electrode on the other main surface of the semiconductor element 6 are arranged at a substantially uniform pitch and are electrically connected to each other via the metal foils 50b and 50c. Yes. Thus, when providing the metal foils 50b and 50c on both main surface sides of the printed circuit board 50, by injecting the post electrode 50e through the cylindrical plating layer and soldering the post electrode 50e into the through hole 50d, Good electrical connection and mechanical strength can be ensured.

樹脂層５０ａの両面に金属箔５０ｂ，５０ｃを設ける構成に代えて、樹脂層５０ａの半導体素子６側の面のみに比較的肉厚な金属箔５０ｃを設け、樹脂層５０ａの半導体素子６側の金属箔５０ｃのみにポスト電極５０ｅを接続してもよい。この場合、スルーホール５０ｄ内に筒状めっき層を設けることや、スルーホール５０ｄ内にポスト電極５０ｅを半田付けすることを省略してもよい。比較的肉厚な金属箔とは、樹脂層５０ａの両面に金属箔５０ｂ，５０ｃを設けた場合の金属箔よりも厚い金属箔である。   Instead of providing the metal foils 50b and 50c on both surfaces of the resin layer 50a, a relatively thick metal foil 50c is provided only on the semiconductor element 6 side surface of the resin layer 50a, and the resin layer 50a on the semiconductor element 6 side. The post electrode 50e may be connected only to the metal foil 50c. In this case, providing a cylindrical plating layer in the through hole 50d or soldering the post electrode 50e in the through hole 50d may be omitted. The relatively thick metal foil is a metal foil thicker than the metal foil in the case where the metal foils 50b and 50c are provided on both surfaces of the resin layer 50a.

ポスト電極５０ｅのスルーホール５０ｄに接続された端部に対して反対側の端部は、半田層５２を介して、当該スルーホール５０ｄに対向する制御電極または主電極に電気的に接続されている。例えば、主電極が複数の電極部で構成される場合、主電極に電気的に接続された各ポスト電極５０ｅは、主電極を構成する各電極部にそれぞれ接続されていてもよい。   The end of the post electrode 50e opposite to the end connected to the through hole 50d is electrically connected to the control electrode or the main electrode facing the through hole 50d via the solder layer 52. . For example, when the main electrode is composed of a plurality of electrode portions, each post electrode 50e electrically connected to the main electrode may be connected to each electrode portion constituting the main electrode.

プリント基板５０の内部には、半導体素子６の他方の主面の制御電極および主電極（例えば、エミッタ電極）をそれぞれ半導体装置の外部に引き出す各外部接続用端子（不図示）が設けられている。プリント基板５０に設けられた外部接続用端子は、それぞれ、金属箔５０ｂ，５０ｃおよびポスト電極５０ｅを介して半導体素子６の他方の主面の制御電極および主電極に電気的に接続されている。プリント基板５０内に配置された外部接続用端子は、蓋体７０ｂを貫通して樹脂ケース７０の外部に突出する。   Inside the printed circuit board 50, there are provided external connection terminals (not shown) for leading out the control electrode and the main electrode (for example, the emitter electrode) on the other main surface of the semiconductor element 6 to the outside of the semiconductor device. . The external connection terminals provided on the printed circuit board 50 are electrically connected to the control electrode and the main electrode on the other main surface of the semiconductor element 6 through the metal foils 50b and 50c and the post electrode 50e, respectively. The external connection terminals arranged in the printed circuit board 50 penetrate the lid body 70 b and project outside the resin case 70.

金属ベース板１の半導体素子６側の面には、半導体素子６を実装する絶縁基板３と同様に、金属接合層２２ａ，２２ｂを介して絶縁基板２３ａ，２３ｂが接合されている。絶縁基板２３ａ，２３ｂの、金属ベース板１側の面に対して反対側の面には、第１，２の金属層４ａ，４ｂと同様に、第３，４の金属層２４ａ，２４ｂが接合されている。第３，４の金属層２４ａ，２４ｂは、それぞれ離れて設けられている。   Insulating substrates 23a and 23b are bonded to the surface of the metal base plate 1 on the semiconductor element 6 side through metal bonding layers 22a and 22b in the same manner as the insulating substrate 3 on which the semiconductor element 6 is mounted. Similar to the first and second metal layers 4a and 4b, the third and fourth metal layers 24a and 24b are bonded to the surface of the insulating substrates 23a and 23b opposite to the surface on the metal base plate 1 side. Has been. The third and fourth metal layers 24a and 24b are provided separately from each other.

第３の金属層２４ａは、リードフレーム１７を介して、半導体素子６の一方の主面の制御電極に接合された第１の金属層４ａに電気的に接続されている。また、第３の金属層２４ａには、第３の半田層２５ａを介して外部接続用端子（制御電極用）８０ａの一方の端部が接合されている。外部接続用端子８０ａの他方の端部は、プリント基板５０の貫通孔５３および蓋体７０ｂを貫通し、樹脂ケース７０の外部に突出している。   The third metal layer 24 a is electrically connected to the first metal layer 4 a bonded to the control electrode on one main surface of the semiconductor element 6 through the lead frame 17. In addition, one end of an external connection terminal (for control electrode) 80a is joined to the third metal layer 24a via a third solder layer 25a. The other end of the external connection terminal 80 a passes through the through hole 53 and the lid 70 b of the printed circuit board 50 and protrudes outside the resin case 70.

第４の金属層２４ｂには、リードフレーム１７を介して、半導体素子６の一方の主面の主電極に接合された第１の金属層４ｂに電気的に接続されている。また、第４の金属層２４ｂには、第４の半田層２５ｂを介して外部接続用端子８０ｂの一方の端部が接合されている。外部接続用端子８０ｂの他方の端部は、プリント基板５０の貫通孔５３および蓋体７０ｂを貫通し、樹脂ケース７０の外部に突出している。   The fourth metal layer 24 b is electrically connected to the first metal layer 4 b bonded to the main electrode on one main surface of the semiconductor element 6 via the lead frame 17. In addition, one end of the external connection terminal 80b is joined to the fourth metal layer 24b via the fourth solder layer 25b. The other end of the external connection terminal 80 b passes through the through hole 53 and the lid 70 b of the printed circuit board 50 and protrudes outside the resin case 70.

第１，２の金属層４ａ，４ｂをそれぞれ外部接続用端子８０ａ，８０ｂが配置される領域まで延在させ、外部接続用端子８０ａ，８０ｂを第１，２の金属層４ａ，４ｂに直接接合させてもよい。樹脂ケース７０内の半導体素子６が実装された領域、すなわち樹脂ケース７０とプリント基板５０と金属ベース板１とで囲まれた領域（半導体装置内）６０は、ゲル状の封止材または加熱硬化型樹脂を主成分とするアンダーフィル材などの封止材が充填されている。   The first and second metal layers 4a and 4b are extended to the regions where the external connection terminals 80a and 80b are arranged, respectively, and the external connection terminals 80a and 80b are directly joined to the first and second metal layers 4a and 4b. You may let them. A region in the resin case 70 where the semiconductor element 6 is mounted, that is, a region (inside the semiconductor device) 60 surrounded by the resin case 70, the printed circuit board 50, and the metal base plate 1 is gel-like sealing material or heat-cured. A sealing material such as an underfill material mainly composed of a mold resin is filled.

実施の形態５にかかる半導体装置の上記相違点以外の構成は、実施の形態１にかかる半導体装置と同様である。また、実施の形態５にかかる半導体装置において、半導体素子６の一方の主面側（制御電極および主電極がそれぞれ第１，２の金属層４ａ，４ｂに接合された側）の構成を、実施の形態２，３にかかる半導体装置と同様の構成としてもよい。また、プリント基板５０の主面に水平な方向に外部接続用端子を引き出してもよい。   The configuration of the semiconductor device according to the fifth embodiment other than the above differences is the same as that of the semiconductor device according to the first embodiment. In the semiconductor device according to the fifth embodiment, the configuration on one main surface side of the semiconductor element 6 (the side on which the control electrode and the main electrode are joined to the first and second metal layers 4a and 4b, respectively) is implemented. It is good also as a structure similar to the semiconductor device concerning the form 2 and 3. Further, the external connection terminals may be drawn out in a direction horizontal to the main surface of the printed circuit board 50.

以上、説明したように、実施の形態５にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。   As described above, according to the semiconductor device according to the fifth embodiment, the same effect as that of the semiconductor device according to the first embodiment can be obtained.

（実施の形態６）
図９は、実施の形態６にかかる半導体装置の構成を模式的に示す断面図である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なるのは、半導体素子６の一方の主面側を覆うように配置されたプリント基板４０を介して、半導体素子６の一方の主面の制御電極および主電極が外部接続用端子に接続されている点である。すなわち、半導体素子６の一方の主面側にも、金属ベース板、絶縁基板、第１，２の金属層は設けられていない。 (Embodiment 6)
FIG. 9 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the sixth embodiment. The semiconductor device according to the sixth embodiment is different from the semiconductor device according to the fifth embodiment in that one of the semiconductor elements 6 is arranged via a printed circuit board 40 arranged so as to cover one main surface side of the semiconductor element 6. The control electrode and the main electrode on the main surface are connected to the external connection terminals. That is, the metal base plate, the insulating substrate, and the first and second metal layers are not provided on one main surface side of the semiconductor element 6.

具体的には、図９に示すように、実施の形態６にかかる半導体装置は、半導体素子６の一方の主面側および他方の主面側にそれぞれ配置された２枚のプリント基板４０，５０を備え、２枚の金属ベース板１，１１によって半導体素子６を挟み込んでいる。プリント基板５０の構成は、実施の形態５にかかる半導体装置のプリント基板と同様である。プリント基板４０は、プリント基板５０と同様の構成を有する。具体的には、プリント基板４０は、プリント基板５０の樹脂層５０ａ、金属箔５０ｂ，５０ｃおよび保護層５１と同様に、樹脂層４０ａ、金属箔４０ｂ，４０ｃおよび保護層４１で構成されている。   Specifically, as shown in FIG. 9, the semiconductor device according to the sixth embodiment includes two printed circuit boards 40 and 50 arranged on one main surface side and the other main surface side of the semiconductor element 6, respectively. The semiconductor element 6 is sandwiched between the two metal base plates 1 and 11. The configuration of the printed circuit board 50 is the same as that of the printed circuit board of the semiconductor device according to the fifth embodiment. The printed circuit board 40 has the same configuration as the printed circuit board 50. Specifically, the printed circuit board 40 includes a resin layer 40a, metal foils 40b and 40c, and a protective layer 41, similar to the resin layer 50a, the metal foils 50b and 50c, and the protective layer 51 of the printed circuit board 50.

また、プリント基板４０には、プリント基板５０のスルーホール５０ｄと同様に、半導体素子６の一方の主面の制御電極および主電極に対向する領域に、スルーホール４０ｄが設けられている。そして、各スルーホール４０ｄ内には、プリント基板５０のポスト電極５０ｅと同様に、それぞれポスト電極４０ｅが半田付けされ金属箔４０ｂ，４０ｃと導通されている。   Further, in the printed board 40, similarly to the through hole 50 d of the printed board 50, a through hole 40 d is provided in a region facing the control electrode and the main electrode on one main surface of the semiconductor element 6. In each through hole 40d, the post electrode 40e is soldered and electrically connected to the metal foils 40b and 40c, like the post electrode 50e of the printed board 50.

半導体素子６の一方の主面の主電極に対向するスルーホール４０ｄ内に半田付けされた複数のポスト電極４０ｅは、略均一なピッチで配置され、金属箔（第２の金属箔）４０ｂ，４０ｃを介して互いに導通されている。プリント基板４０に金属箔４０ｂ，４０ｃを設ける構成に代えて、樹脂層４０ａの半導体素子６側の主面のみに金属箔４０ｃよりも肉厚な金属箔を設け、樹脂層４０ａの半導体素子６側の金属箔４０ｃのみにポスト電極４０ｅを接続してもよい。   The plurality of post electrodes 40e soldered in the through holes 40d facing the main electrode on one main surface of the semiconductor element 6 are arranged at a substantially uniform pitch, and the metal foils (second metal foils) 40b, 40c. Are connected to each other via Instead of providing the metal foils 40b and 40c on the printed circuit board 40, a metal foil thicker than the metal foil 40c is provided only on the main surface of the resin layer 40a on the semiconductor element 6 side, and the semiconductor element 6 side of the resin layer 40a is provided. The post electrode 40e may be connected only to the metal foil 40c.

ポスト電極４０ｅのスルーホール４０ｄに接続された端部に対して反対側の端部は、半田層４２を介して、当該スルーホール４０ｄに対向する制御電極または主電極に電気的に接続されている。また、プリント基板５０には、半導体素子６の他方の主面の制御電極および主電極をそれぞれ半導体装置の外部に引き出す制御電極用の外部接続用端子および主電極用の外部接続用端子（不図示）が設けられている。   The end of the post electrode 40e opposite to the end connected to the through hole 40d is electrically connected to the control electrode or the main electrode facing the through hole 40d via the solder layer 42. . Further, the printed circuit board 50 has an external connection terminal for the control electrode and an external connection terminal for the main electrode (not shown) for leading the control electrode and the main electrode on the other main surface of the semiconductor element 6 to the outside of the semiconductor device, respectively. ) Is provided.

ポスト電極４０ｅとポスト電極５０ｅとは、半導体素子６に対して面対称に配置される。具体的には、例えば、半導体素子６の他方の主面の主電極（例えば、エミッタ電極）に接続された複数のポスト電極５０ｅは、半導体素子６の一方の主面の主電極（例えば、コレクタ電極）に接続された複数のポスト電極４０ｅと、半導体素子６の主面に水平な方向の同じ位置に配置される。   The post electrode 40 e and the post electrode 50 e are disposed symmetrically with respect to the semiconductor element 6. Specifically, for example, the plurality of post electrodes 50e connected to the main electrode (for example, the emitter electrode) on the other main surface of the semiconductor element 6 are the main electrodes (for example, the collector) on the one main surface of the semiconductor element 6. The plurality of post electrodes 40e connected to the electrode) and the main surface of the semiconductor element 6 are arranged at the same position in the horizontal direction.

樹脂ケース７０は、プリント基板４０，５０を囲むように配置されている。具体的には、樹脂ケース７０は、半導体素子６の側面側を覆う側壁部７０ａと、半導体素子６の他方の主面側を覆う蓋体（以下、第１の蓋体とする）７０ｂと、半導体素子６の一方の主面側を覆う蓋体（以下、第２の蓋体７０ｃとする）と、からなる。   The resin case 70 is disposed so as to surround the printed circuit boards 40 and 50. Specifically, the resin case 70 includes a side wall portion 70a covering the side surface side of the semiconductor element 6, a lid body (hereinafter referred to as a first lid body) 70b covering the other main surface side of the semiconductor element 6, A lid that covers one main surface side of the semiconductor element 6 (hereinafter referred to as a second lid 70c).

第１の蓋体７０ｂは、側壁部７０ａの一方の端部に連結されている。第１の蓋体７０ｂと半導体素子６の他方の主面との間には、プリント基板５０が配置されている。プリント基板５０の側面は、側壁部７０ａに接合されている。第２の蓋体７０ｃは、側壁部７０ａの他方の端部に連結されている。第２の蓋体７０ｃと半導体素子６の一方の主面との間には、プリント基板４０が配置されている。プリント基板４０の側面は、側壁部７０ａに接合されている。   The first lid 70b is connected to one end of the side wall 70a. A printed circuit board 50 is disposed between the first lid 70 b and the other main surface of the semiconductor element 6. The side surface of the printed circuit board 50 is joined to the side wall portion 70a. The second lid 70c is connected to the other end of the side wall 70a. A printed circuit board 40 is disposed between the second lid 70 c and one main surface of the semiconductor element 6. The side surface of the printed circuit board 40 is joined to the side wall portion 70a.

外部接続用端子８０ａ（制御電極用）の一方の端部は、プリント基板４０を貫通し、金属箔４０ｂ，４０ｃおよびポスト電極４０ｅを介して、半導体素子６の一方の主面の制御電極に電気的に接続されている。また、外部接続用端子８０ｂ（例えば、コレクタ電極用）の一方の端部は、プリント基板４０を貫通し、金属箔４０ｂ，４０ｃおよびポスト電極４０ｅを介して、半導体素子６の一方の主面の主電極（例えば、コレクタ電極）に電気的に接続されている。   One end of the external connection terminal 80a (for control electrode) penetrates the printed circuit board 40 and is electrically connected to the control electrode on one main surface of the semiconductor element 6 via the metal foils 40b and 40c and the post electrode 40e. Connected. In addition, one end of the external connection terminal 80b (for example, for the collector electrode) penetrates the printed circuit board 40 and is formed on one main surface of the semiconductor element 6 via the metal foils 40b and 40c and the post electrode 40e. It is electrically connected to a main electrode (for example, a collector electrode).

外部接続用端子８０ａ，８０ｂの他方の端部は、プリント基板５０に形成された貫通孔５３および第１の蓋体７０ｂを貫通し、樹脂ケース７０の外部に突出している。プリント基板５０の内部には、実施の形態５にかかる半導体装置と同様に、半導体素子６の他方の主面の制御電極および主電極（例えば、エミッタ電極）をそれぞれ半導体装置の外部に引き出す各外部接続用端子（不図示）が設けられている。   The other ends of the external connection terminals 80a and 80b pass through the through hole 53 and the first lid 70b formed in the printed circuit board 50, and project outside the resin case 70. Inside the printed circuit board 50, as in the semiconductor device according to the fifth embodiment, each control electrode and main electrode (for example, an emitter electrode) on the other main surface of the semiconductor element 6 are drawn out to the outside of the semiconductor device. A connection terminal (not shown) is provided.

樹脂ケース７０内の半導体素子６が実装された領域、すなわち、樹脂ケース７０とプリント基板４０，５０とで囲まれた領域（半導体装置内）６０は、ゲル状の封止材または加熱硬化型樹脂を主成分とするアンダーフィル材などの封止材が充填されている。   A region in the resin case 70 where the semiconductor element 6 is mounted, that is, a region (inside the semiconductor device) 60 surrounded by the resin case 70 and the printed circuit boards 40 and 50 is a gel-like sealing material or a thermosetting resin. A sealing material such as an underfill material containing as a main component is filled.

以上、説明したように、実施の形態６にかかる半導体装置によれば、実施の形態５にかかる半導体装置と同様の効果を得ることができる。   As described above, according to the semiconductor device according to the sixth embodiment, the same effect as that of the semiconductor device according to the fifth embodiment can be obtained.

（実施の形態７）
図１０は、実施の形態７にかかる半導体装置の構成を模式的に示す断面図である。図１０に示す実施の形態７にかかる半導体装置は、実施の形態１〜６にかかる半導体装置の別の一例である。実施の形態７にかかる半導体装置が実施の形態１〜６にかかる半導体装置と異なるのは、複数の半導体素子を実装し、各半導体素子の片面にのみ制御電極および主電極が設けられている点である。 (Embodiment 7)
FIG. 10 is a cross-sectional view schematically showing the configuration of the semiconductor device according to the seventh embodiment. The semiconductor device according to the seventh embodiment illustrated in FIG. 10 is another example of the semiconductor device according to the first to sixth embodiments. The semiconductor device according to the seventh embodiment is different from the semiconductor device according to the first to sixth embodiments in that a plurality of semiconductor elements are mounted and a control electrode and a main electrode are provided only on one side of each semiconductor element. It is.

具体的には、図１０に示すように、実施の形態７にかかる半導体装置を双方向スイッチとして機能させるために、半導体装置内２０に、例えば、２つの半導体素子（以下、第１，２の半導体素子とする）６ａ，６ｂを実装している。第１，２の半導体素子６ａ，６ｂが逆並列に配置されることで、逆耐圧を実現している。   Specifically, as shown in FIG. 10, in order to make the semiconductor device according to the seventh embodiment function as a bidirectional switch, for example, two semiconductor elements (hereinafter referred to as first and second semiconductor elements) are provided in the semiconductor device 20. 6a and 6b are mounted. Reverse breakdown voltage is realized by arranging the first and second semiconductor elements 6a and 6b in antiparallel.

第１，２の半導体素子６ａ，６ｂの一方の主面側の第１の金属層４ａは、実施の形態１〜６にかかる半導体装置と同様に、第１の半導体素子６ａの一方の主面の制御電極に接合されている。第１の半導体素子６ａの一方の主面側の第２の金属層４ｂは、実施の形態１〜６にかかる半導体装置と同様に、第１の半導体素子６ａの一方の主面の主電極に接合され、かつ第２の半導体素子６ｂの一方の主面に設けられた金属電極５ｃを介して第２の半導体素子６ｂと導通されている。   The first metal layer 4a on one main surface side of the first and second semiconductor elements 6a and 6b is formed on one main surface of the first semiconductor element 6a, as in the semiconductor device according to the first to sixth embodiments. It is joined to the control electrode. The second metal layer 4b on one main surface side of the first semiconductor element 6a is formed on the main electrode on one main surface of the first semiconductor element 6a, as in the semiconductor device according to the first to sixth embodiments. The second semiconductor element 6b is electrically connected via a metal electrode 5c that is bonded and provided on one main surface of the second semiconductor element 6b.

一方、第１，２の半導体素子６ａ，６ｂの他方の主面側の第１の金属層１４ａは、実施の形態１〜６にかかる半導体装置と同様に、第２の半導体素子６ｂの他方の主面の制御電極に接合されている。第１の半導体素子６ａの他方の主面側の第２の金属層１４ｂは、実施の形態１〜６にかかる半導体装置と同様に、第２の半導体素子６ｂの一方の主面の主電極に接合され、かつ第１の半導体素子６ａの他方の主面に設けられた金属電極１５ｃを介して第１の半導体素子６ａと導通されている。   On the other hand, the first metal layer 14a on the other main surface side of the first and second semiconductor elements 6a and 6b is formed on the other side of the second semiconductor element 6b, similarly to the semiconductor device according to the first to sixth embodiments. It is joined to the control electrode on the main surface. The second metal layer 14b on the other main surface side of the first semiconductor element 6a is formed on the main electrode on one main surface of the second semiconductor element 6b, similarly to the semiconductor device according to the first to sixth embodiments. The first semiconductor element 6a is electrically connected via a metal electrode 15c that is bonded and provided on the other main surface of the first semiconductor element 6a.

実施の形態７にかかる半導体装置の第１，２の半導体素子６ａ，６ｂの構成以外の構成は、実施の形態１〜６にかかる半導体装置と同様である。図１０では、実施の形態１〜３にかかる半導体装置を種々組み合わせた構成の半導体装置を図示しているが、実施の形態１〜６にかかる半導体装置のいずれの構成を組み合わせてもよい。   The configurations other than the configurations of the first and second semiconductor elements 6a and 6b of the semiconductor device according to the seventh embodiment are the same as those of the semiconductor device according to the first to sixth embodiments. Although FIG. 10 illustrates a semiconductor device having a configuration in which the semiconductor devices according to the first to third embodiments are variously combined, any configuration of the semiconductor device according to the first to sixth embodiments may be combined.

以上、説明したように、実施の形態７にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。また、実施の形態７にかかる半導体装置によれば、半導体装置内２０に配線を引き回すことなく第１，２の半導体素子６ａ，６ｂを逆並列に配置して接続することができる。これにより、配線インダクタンスを小さくしたり、半導体装置を小型化することができる。   As described above, according to the semiconductor device according to the seventh embodiment, the same effect as that of the semiconductor device according to the first embodiment can be obtained. In addition, according to the semiconductor device according to the seventh embodiment, the first and second semiconductor elements 6a and 6b can be arranged in antiparallel and connected without routing the wiring in the semiconductor device 20. Thereby, wiring inductance can be reduced and the semiconductor device can be reduced in size.

以上において本発明では、上述した各実施の形態にかかる半導体装置内の構成を種々組み合わせて構成することが可能である。具体的には、例えば、半導体素子の一方の主面側の第１，２の金属層と半導体素子の他方の主面側の第１，２の金属層、または第１の金属層と第２の金属層とで凹部および凸部の設け方は種々変更可能である。また、実施の形態１〜６にかかる半導体装置に、複数の半導体素子を実装してもよい。   As described above, the present invention can be configured by combining various configurations in the semiconductor device according to the above-described embodiments. Specifically, for example, the first and second metal layers on one main surface side of the semiconductor element and the first and second metal layers on the other main surface side of the semiconductor element, or the first metal layer and the second metal layer. Various methods of providing the concave and convex portions with the metal layer can be changed. Moreover, you may mount a some semiconductor element in the semiconductor device concerning Embodiment 1-6.

以上のように、本発明にかかる半導体装置は、両面に電極が設けられた半導体素子が実装された大電流または高耐圧を制御するパワー半導体装置に有用である。   As described above, the semiconductor device according to the present invention is useful for a power semiconductor device that controls a large current or a high breakdown voltage in which a semiconductor element having electrodes provided on both sides is mounted.

１，１１ 金属ベース板
２，１２ 金属接合層
３，１３ 絶縁基板
４ａ，１４ａ 第１の金属層（制御電極用）
４ｂ，１４ｂ 第２の金属層（主電極用）
５ａ，１５ａ 第１の半田層（制御電極用）
５ｂ，１５ｂ 第２の半田層（主電極用）
６ 半導体素子
７ 樹脂ケース
８ａ，９ａ 外部接続用端子（制御電極用）
８ｂ，９ｂ 外部接続用端子（主電極用）
１６ 樹脂ケース
１６ａ 第１の樹脂ケース
１６ｂ 第２の樹脂ケース
１７ リードフレーム
２０ 半導体装置内部 1,11 Metal base plate 2,12 Metal bonding layer 3,13 Insulating substrate 4a, 14a First metal layer (for control electrode)
4b, 14b Second metal layer (for main electrode)
5a, 15a First solder layer (for control electrode)
5b, 15b Second solder layer (for main electrode)
6 Semiconductor element 7 Resin case 8a, 9a External connection terminal (for control electrode)
8b, 9b External connection terminal (for main electrode)
16 Resin case 16a First resin case 16b Second resin case 17 Lead frame 20 Inside of semiconductor device

Claims (8)

一方の主面および前記一方の主面に対向する他方の主面を有し、前記一方の主面および前記他方の主面それぞれに、主電流が流れる主電極および主電流を制御する制御電極を備えた半導体素子と、A main electrode having one main surface and the other main surface opposite to the one main surface, and a main electrode through which a main current flows and a control electrode for controlling the main current are respectively provided on the one main surface and the other main surface. A semiconductor element comprising:
前記一方の主面側に配置され、金属箔が選択的に設けられた第１プリント基板と、A first printed circuit board disposed on the one main surface side and provided with a metal foil selectively;
前記他方の主面側に配置され、金属箔が選択的に設けられた第２プリント基板と、A second printed circuit board disposed on the other main surface side and provided with a metal foil selectively;
前記半導体素子と前記第１プリント基板との間に配置され、前記主電極および前記制御電極と、当該主電極および当該制御電極に対向する前記第１プリント基板の金属箔とをそれぞれ電気的に接続する複数の第１導電性部材と、Arranged between the semiconductor element and the first printed board, and electrically connecting the main electrode and the control electrode, and the metal foil of the first printed board facing the main electrode and the control electrode, respectively. A plurality of first conductive members,
前記半導体素子と前記第２プリント基板との間に配置され、前記主電極および前記制御電極と、当該主電極および当該制御電極に対向する前記第２プリント基板の金属箔とをそれぞれ電気的に接続する複数の第２導電性部材と、The main electrode and the control electrode are arranged between the semiconductor element and the second printed circuit board, and are electrically connected to the metal foil of the second printed circuit board facing the main electrode and the control electrode, respectively. A plurality of second conductive members that,
を備え、With
前記第１プリント基板の金属箔の配置は、前記第１プリント基板上の、前記半導体素子の前記一方の主面の前記主電極および前記制御電極に対向する位置に予め設定されており、The arrangement of the metal foil of the first printed circuit board is set in advance on the first printed circuit board at a position facing the main electrode and the control electrode of the one main surface of the semiconductor element,
前記第２プリント基板の金属箔の配置は、前記第２プリント基板上の、前記半導体素子の前記他方の主面の前記主電極および前記制御電極に対向する位置に予め設定されていることを特徴とする半導体装置。The arrangement of the metal foil of the second printed circuit board is set in advance on the second printed circuit board at a position facing the main electrode and the control electrode on the other main surface of the semiconductor element. A semiconductor device. 前記第１プリント基板の金属箔は、前記第１プリント基板の同一主面に互いに離れて設けられた第１の金属箔と第２の金属箔とからなり、The metal foil of the first printed circuit board consists of a first metal foil and a second metal foil that are provided apart from each other on the same main surface of the first printed circuit board,
前記第１の金属箔および前記第２の金属箔には、それぞれ異なる前記第１導電性部材が電気的に接続されていることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein different first conductive members are electrically connected to the first metal foil and the second metal foil, respectively. 前記第２プリント基板の金属箔は、前記第２プリント基板の同一主面に互いに離れて設けられた第３の金属箔と第４の金属箔とからなり、The metal foil of the second printed circuit board is composed of a third metal foil and a fourth metal foil that are provided apart from each other on the same main surface of the second printed circuit board,
前記第３の金属箔および前記第４の金属箔には、それぞれ異なる前記第２導電性部材が電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein different second conductive members are electrically connected to the third metal foil and the fourth metal foil, respectively. 前記第１導電性部材および前記第２導電性部材は、それぞれ、前記第１プリント基板および前記第２プリント基板に半田付けされていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。The first conductive member and the second conductive member are soldered to the first printed circuit board and the second printed circuit board, respectively. The semiconductor device described. 前記半導体素子の前記一方の主面の前記主電極および前記制御電極は、それぞれ異なる前記第１導電性部材に半田付けされていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。The main electrode and the control electrode on the one main surface of the semiconductor element are soldered to different first conductive members, respectively. Semiconductor device. 前記半導体素子の前記他方の主面の前記主電極および前記制御電極は、それぞれ異なる前記第２導電性部材に半田付けされていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。6. The main electrode and the control electrode on the other main surface of the semiconductor element are soldered to the different second conductive members, respectively. Semiconductor device. 一方の端部および前記一方の端部の反対側の他方の端部を有する外部接続用端子をさらに備え、An external connection terminal having one end and the other end opposite to the one end;
前記外部接続用端子の前記一方の端部が前記半導体素子の前記一方の主面側に設けられた前記第１プリント基板の金属箔に電気的に接続され、The one end of the external connection terminal is electrically connected to the metal foil of the first printed circuit board provided on the one main surface side of the semiconductor element;
前記外部接続用端子の前記他方の端部が前記半導体素子の前記他方の主面側に設けられた前記第２プリント基板を貫通することを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。The said other end part of the said terminal for external connection penetrates the said 2nd printed circuit board provided in the said other main surface side of the said semiconductor element, It is any one of Claims 1-6 characterized by the above-mentioned. The semiconductor device described. 前記第１プリント基板および前記第２プリント基板の間に挟まれた前記半導体素子が実装された領域は、ゲル状の封止材または加熱硬化型樹脂を主成分とする封止材が充填されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。The region where the semiconductor element sandwiched between the first printed board and the second printed board is mounted is filled with a gel-like sealing material or a sealing material mainly composed of a thermosetting resin. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.

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