KR102273299B1 - Gallium nitride-based high power transistor structure for heat diffusion and impedance matching thereof and method for fabricating the same - Google Patents
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Abstract
Description
본 개시서는 기준 임피던스(예컨대, 50옴)로 정합된 마이크로파용 고출력 트랜지스터의, 열 확산을 위한 다정질 다이아몬드 기판(polycrystalline diamond substrate)과 임피던스 정합을 위한 정합 회로 각각을 포함하는 구조체 및 이를 제조하는 방법에 관한 것이다.The present disclosure provides a structure including a polycrystalline diamond substrate for heat diffusion and a matching circuit for impedance matching of a high-power transistor for microwaves matched to a reference impedance (eg, 50 ohms), and a method for manufacturing the same is about
GaN(gallium nitride; 질화 갈륨)은 높은 항복전압 및 높은 밴드 갭을 가지는 반도체로서 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있는바, 마이크로파 공학에서 활용되고 있다.GaN (gallium nitride; gallium nitride) is a semiconductor with high breakdown voltage and high bandgap, which is advantageous for output of high power, and has high carrier concentration and high electron mobility to show high electric field saturation rate while low carrier scattering, so high-speed switching (ie, high-frequency operation) is advantageous in that it is being utilized in microwave engineering.
이는 예를 들어 근래의 휴대전화 기지국, 레이더, 통신위성(Sat-Com) 등에서 고주파 전력 증폭기로 쓰인다. 고주파 전력 증폭기에 이용되는 반도체 장치는 높은 효율로 신호를 입출력할 수 있도록 반도체를 수용하는 반도체 패키지 내에 정합 회로를 내장하는 경우가 많은데, 이로 인하여 다이 패드 사이즈가 커지는 경향이 있다.It is used, for example, as a high-frequency power amplifier in the recent cell phone base stations, radars, and communication satellites (Sat-Com). A semiconductor device used for a high-frequency power amplifier often includes a matching circuit in a semiconductor package accommodating a semiconductor so as to input/output a signal with high efficiency, and thus the die pad size tends to increase.
고주파에서 임피던스는 신호 부하에 매우 중요한 역할을 하는데, 연결단에서 임피던스가 조금이라도 맞지 않으면 신호의 반사가 초래되기 때문이다. 마이크로파 공학에서 전자파 에너지의 전력 전송(power transfer) 특성이 가장 좋은 임피던스가 약 33옴, 신호파형의 왜곡이 가장 적은 임피던스가 약 75옴이다. 따라서 그 중간 정도가 49옴인데, 실제 계산 상의 편의를 위하여 50옴이 많이 이용된다. 이와 같이 마이크로파 공학에서 임피던스 정합은 필수적이며 50옴은 기준점으로서의 의미를 가진다.At high frequencies, impedance plays a very important role in the signal load, because even the slightest mismatch of impedance at the connection will result in signal reflection. In microwave engineering, the best impedance for power transfer of electromagnetic energy is about 33 ohms, and the impedance with the least signal waveform distortion is about 75 ohms. Therefore, the middle level is 49 ohms, but 50 ohms is often used for convenience in actual calculations. As such, impedance matching is essential in microwave engineering, and 50 ohms has a meaning as a reference point.
한편, 이와 같은 고주파 전력 증폭기를 이용하면 반도체 장치로부터 많은 열이 발생하는데, 반도체가 안정적으로 동작할 수 있는 온도 영역에 머물 수 있도록 방열체(heatsink)와의 결합이 요구된다. 예를 들어 Si(silicon; 규소)보다 열전도율이 높은 SiC(silicon carbide; 탄화규소) 기판 상에 GaN 층을 배치하여 이용할 수 있다(예컨대, 미국 등록특허 US 9,111,750호).On the other hand, when such a high-frequency power amplifier is used, a lot of heat is generated from the semiconductor device, and a combination with a heatsink is required so that the semiconductor can stay in a temperature range in which it can stably operate. For example, it may be used by disposing a GaN layer on a silicon carbide (SiC) substrate having a higher thermal conductivity than silicon (Si) (eg, US Patent No. 9,111,750).
이러한 SiC 기판 상 GaN 층으로 구성된 칩(다이)을 포함하는 일반적인 GaN 기반 반도체 패키지는 전기적으로 외부와 연결할 수 있는 핀과 상기 칩을 장착시킬 수 있는 구조물인 리드 프레임, 리드 프레임과 본딩 패드를 연결하는 선, 칩을 장착하는 패들, 및 봉합물질로 이루어진다. 반도체 패키지에 있어서 칩을 기판에 장착하거나 물리적으로 연결하는 방식을 본딩이라고 하는데, 종래에 GaN 기반 반도체에는 주로 와이어 본딩(wire bonding)이 적용되었다.A typical GaN-based semiconductor package including a chip (die) composed of a GaN layer on such a SiC substrate includes a pin that can be electrically connected to the outside, a lead frame that is a structure for mounting the chip, and a lead frame that connects the lead frame and bonding pads. It consists of a wire, a paddle for mounting the chip, and a sealing material. In a semiconductor package, a method of mounting a chip on a substrate or physically connecting the chip is called bonding. Conventionally, wire bonding has been mainly applied to GaN-based semiconductors.
GaN 기반 반도체 자체가 높은 열전도율을 가져 냉각 부품을 최소화할 수 있기는 하지만, 종래와 같은 와이어 본딩을 통한 패키징의 경우에 GaN 기반 칩으로부터 전기적 신호가 통하는 통로로 본드 와이어(bond wire)들이 이용될 수밖에 없었고, GaN 능동층(active layer)과 다이아몬드 등의 기판 사이에 SiC 층과 같은 중간층이 개재되어 있어 생기는 거리 때문에, GaN 자체의 상대적으로 높은 열전도율을 직접 이용하기도 어려웠다. 게다가 본드 와이어 자체의 길이에 따른 기생 성분(parasitic components)이 생기는 단점도 있었다.Although GaN-based semiconductors themselves have high thermal conductivity, so cooling components can be minimized, in the case of conventional packaging through wire bonding, bond wires are inevitably used as passages for electrical signals from GaN-based chips. It was difficult to directly use the relatively high thermal conductivity of GaN itself because of the distance created by the interposition of an intermediate layer such as a SiC layer between the GaN active layer and the substrate such as diamond. In addition, there is a disadvantage that parasitic components are generated according to the length of the bond wire itself.
이와 같은 종래 기술의 문제점을 극복하기 위하여 본 개시서에서는 GaN 소자와 임피던스 정합용 커패시터를 좀 더 가깝게 연결할 수 있고 GaN 소자의 밑면에 열전도도가 매우 높은 다정질 CVD 다이아몬드 기판을 부착하여 GaN 소자로부터 발생하는 많은 열을 빠르게 외부로 확산시킬 수 있으며, 정합용 커패시터의 밑면에도 그 다이아몬드 기판을 부착하여 열적으로 안정되게 함으로써 온도에 따른 커패시턴스 값의 변화가 최소화되는 GaN 기반 고출력 트랜지스터 구조체가 제공된다.In order to overcome the problems of the prior art, in the present disclosure, the GaN device and the capacitor for impedance matching can be connected more closely, and a polycrystalline CVD diamond substrate with very high thermal conductivity is attached to the bottom of the GaN device to generate from the GaN device. Provided is a GaN-based high-output transistor structure in which a large amount of heat can be rapidly diffused to the outside, and the change in capacitance value according to temperature is minimized by attaching the diamond substrate to the bottom of the matching capacitor to make it thermally stable.
본 개시서는 종래 설계 상의 단점인 마이크로파의 손실을 저감하고 주파수 대역폭을 넓히는 한편, GaN 소자의 열을 빠르게 방출하는 동시에 공정 상의 불량률을 낮추는 것을 목적으로 한다.An object of the present disclosure is to reduce the loss of microwaves, which is a disadvantage in the conventional design, and to widen the frequency bandwidth, while rapidly dissipating heat from a GaN device and at the same time lowering the defect rate in the process.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.The characteristic configuration of the present invention for achieving the object of the present invention as described above and for realizing the characteristic effects of the present invention to be described later is as follows.
본 개시서의 일 태양(aspect)에 따르면, 트랜지스터 구조체를 제조하는 방법이 제공되는바, 그 방법은, 제1 세라믹 기판(alumina substrate)의 상단면 및 하단면에 각각 제1 금속 패턴 및 제2 금속 패턴을 형성함으로써 PCB를 제조하는 공정, 및 소정 기준을 충족하는 선택도를 가진 제2 세라믹 기판의 상단면 및 하단면에 각각 제3 금속 패턴, 및 접지부인 제4 금속 패턴을 형성함으로써 복수 개의 단일 세라믹 커패시터를 포함하는 세라믹 커패시터 단일 층을 제조하는 공정을 수행하는 단계; 및 GaN 소자의 게이트 단자들 및 드레인 단자들이 노출된 일면과 상기 제2 금속 패턴이 서로 면하는 상태에서 제1 솔더를 이용하여 상기 게이트 단자들 및 드레인 단자들 각각과 상기 PCB의 상기 제2 금속 패턴의 마이크로스트립 선로 사이를 직접 연결하는 공정, 및 제2 솔더를 이용하여 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 상기 제3 금속 패턴 사이를 직접 연결하는 공정을 수행함으로써 상기 게이트 단자가 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되는 1차 게이트 정합 회로 및 상기 드레인 단자가 개별적으로 또는 그룹으로 상기 세라믹 커패시터 단일 층과 도통되는 1차 드레인 정합 회로를 형성하는 단계를 포함한다.According to an aspect of the present disclosure, there is provided a method of manufacturing a transistor structure, the method comprising: a first metal pattern and a second pattern on an upper surface and a lower surface of a first alumina substrate, respectively A process of manufacturing a PCB by forming a metal pattern, and forming a third metal pattern and a fourth metal pattern that is a ground portion on the upper and lower surfaces of the second ceramic substrate having selectivity satisfying a predetermined criterion, respectively performing a process of fabricating a single ceramic capacitor layer including a single ceramic capacitor; and a first solder to each of the gate terminals and drain terminals of the GaN device and the second metal pattern of the PCB in a state where the exposed surface of the GaN device and the second metal pattern face each other. By performing a process of directly connecting between the microstrip lines of a, and a process of directly connecting the microstrip lines of the second metal pattern and the third metal pattern using a second solder, the gate terminals are individually or and forming a primary gate matching circuit conducting with the single ceramic capacitor as a group and a primary drain matching circuit conducting with the single ceramic capacitor layer individually or as a group at the drain terminals.
본 개시서의 일 실시 예에 따르면, 상기 제1 금속 패턴과 상기 제2 금속 패턴의 상기 마이크로스트립 선로 사이에 복수 개의 비아 홀을 형성하고, 도금 또는 스퍼터링에 의하여 상기 비아 홀을 통하여 상기 제1 금속 패턴과 상기 제2 금속 패턴이 도통되게 하는 단계가 더 포함된다.According to an embodiment of the present disclosure, a plurality of via holes are formed between the microstrip lines of the first metal pattern and the second metal pattern, and the first metal is passed through the via holes by plating or sputtering. The step of allowing the pattern to conduct with the second metal pattern is further included.
바람직하게는, 상기 제1 금속 패턴을 형성하는 공정에서, 상기 게이트 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 입력단의 임피던스가 소정의 제1 기준 임피던스가 되게 하는 2-way 결합기들을 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지도록 상기 제1 금속 패턴 상에 상기 입력단과 도통되도록 형성함; 및 상기 드레인 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 출력단의 임피던스가 소정의 제2 기준 임피던스가 되게 하는 2-way 결합기들을 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지도록 상기 제1 금속 패턴 상에 상기 출력단과 도통되도록 형성할 수 있다.Preferably, in the process of forming the first metal pattern, the impedance of the input terminal, which is the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the gate terminal, is a predetermined first forming two-way couplers to be a reference impedance on the first metal pattern so as to have a pattern width and a length determined based on the dimension, quantity, frequency and bandwidth of the GaN device to be conductive with the input terminal; and 2-way couplers for making the impedance of the output terminal at the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the drain terminal become a predetermined second reference impedance of the GaN device. It may be formed on the first metal pattern so as to have a pattern width and a length determined based on a dimension, quantity, frequency, and bandwidth to be conductive with the output terminal.
본 개시서의 일 실시 예에 따르면, 상기 PCB를 제조하는 공정은, (i) 상기 제1 세라믹 기판에 타이타늄(Ti)을 스퍼터링하는 공정 또는 상기 제1 세라믹 기판에 텅스텐(W) 페이스트를 인쇄한 후 소결(sintering)하는 공정에 의하여 상기 패턴의 형성이 이루어진 다음, 형성된 상기 패턴에 대한 도금 공정으로써 상기 패턴의 두께를 증가시킴으로써 이루어지거나, (ii) 상기 제1 세라믹 기판에 동판을 부착한 후 부착된 상기 동판을 에칭하는 공정에 의하여 이루어진다.According to an embodiment of the present disclosure, the process of manufacturing the PCB includes: (i) sputtering titanium (Ti) on the first ceramic substrate or printing tungsten (W) paste on the first ceramic substrate After the pattern is formed by a post-sintering process, the thickness of the pattern is increased as a plating process for the formed pattern, or (ii) the copper plate is attached to the first ceramic substrate and then attached It is made by a process of etching the copper plate.
본 개시서의 일 실시 예에 따르면, 결합된 상기 PCB 및 상기 세라믹 커패시터 단일 층의 하단에 금속으로 코팅된 다이아몬드 기판을 부착하는 공정 및 상기 다이아몬드 기판의 하단에 패키지 프레임을 부착하는 공정을 수행하는 솔더 고정 단계가 더 포함되는데, 여기에서 제3 솔더가 상기 다이아몬드 기판의 상단면 중 적어도 일부, 상기 다이아몬드 기판의 측면 중 적어도 일부, 상기 패키지 프레임의 상단면 중 적어도 일부, 및 상기 PCB의 하단면 중 적어도 일부를 서로 고정하도록 상기 다이아몬드 기판의 상단면 중 적어도 일부와 상기 다이아몬드 기판의 측면 중 적어도 일부를 감싸게끔 형성된다.According to an embodiment of the present disclosure, solder performing a process of attaching a metal-coated diamond substrate to the bottom of the combined PCB and the ceramic capacitor single layer and a process of attaching a package frame to the bottom of the diamond substrate A fixing step is further included, wherein a third solder is applied to at least a portion of an upper surface of the diamond substrate, at least a portion of a side surface of the diamond substrate, at least a portion of an upper surface of the package frame, and at least one of a lower surface of the PCB It is formed to surround at least a portion of an upper surface of the diamond substrate and at least a portion of a side surface of the diamond substrate so as to fix the parts to each other.
바람직하게는, 상기 다이아몬드 기판을 부착하는 공정은, 상기 GaN 소자의 하단면의 소스 단자 및 상기 세라믹 커패시터 단일 층의 상기 접지부를 상기 금속으로 코팅된 다이아몬드 기판에 부착하고 큐어링(curing)함을 포함한다.Preferably, the step of attaching the diamond substrate includes attaching the source terminal of the lower surface of the GaN device and the grounding portion of the ceramic capacitor single layer to the metal-coated diamond substrate and curing do.
유리하게는, 상기 패키지 프레임의 상단에 상기 PCB, 상기 세라믹 커패시터 단일 층 및 상기 다이아몬드 기판을 포위하는 메탈 측벽이 형성된 상태에서, 상기 메탈 측벽의 적어도 일부를 관통하도록 형성된 세라믹 절연단자를 통하여 입력 핀 및 출력 핀을 상기 제1 금속 패턴의 입력단 및 출력단에 각각 솔더링하는 단계가 더 포함된다.Advantageously, in a state in which a metal sidewall surrounding the PCB, the ceramic capacitor single layer, and the diamond substrate is formed on an upper end of the package frame, an input pin and an input pin through a ceramic insulating terminal formed to penetrate at least a part of the metal sidewall; The method further includes soldering an output pin to an input terminal and an output terminal of the first metal pattern, respectively.
본 개시서의 일 실시 예에 따르면, 상기 솔더들은 상이한 온도에서 녹는 솔더들 중에서 적어도 2 가지의 온도에서 녹는 솔더들로 선택되고, 상기 적어도 2 가지의 온도에서 녹는 솔더들 중 적어도 하나는 나노 은 또는 구리를 포함한다.According to an embodiment of the present disclosure, the solders are selected from among solders melting at different temperatures, solders melting at at least two temperatures, and at least one of the solders melting at the at least two temperatures is nano silver or contains copper.
본 개시서의 다른 태양에 따르면, 트랜지스터 구조체가 제공되는바, 그 구조체는, 상단면 및 하단면에 각각 제1 금속 패턴 및 제2 금속 패턴이 형성된 제1 세라믹 기판(alumina substrate)을 포함하는 PCB; 상단면 및 하단면에 각각 제3 금속 패턴, 및 접지부인 제4 금속 패턴이 형성된 세라믹 커패시터 단일 층으로서, 상기 세라믹 커패시터 단일 층은 소정 기준을 충족하는 선택도를 가진 제2 세라믹 기판으로 된 복수 개의 단일 세라믹 커패시터를 포함하는, 세라믹 커패시터 단일 층; 및 게이트 단자들 및 드레인 단자들을 포함하는 GaN 소자로서, 상기 게이트 단자들 및 상기 드레인 단자들이 노출된 일면과 상기 제2 금속 패턴이 서로 면하는 상태에서 상기 게이트 단자들 및 상기 드레인 단자들 각각과 상기 PCB의 상기 제2 금속 패턴의 마이크로스트립 선로가 제1 솔더를 통하여 직접 연결된, GaN 소자를 포함하고, 상기 세라믹 커패시터 단일 층의 상기 제3 금속 패턴과 상기 제2 금속 패턴이 서로 면하는 상태에서 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 상기 제3 금속 패턴이 제2 솔더를 통하여 직접 연결되되, 상기 게이트 단자는 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되어 1차 게이트 정합 회로가 구성되고, 상기 드레인 단자는 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되어 1차 드레인 정합 회로가 구성된다.According to another aspect of the present disclosure, there is provided a transistor structure, the structure comprising: a PCB including a first ceramic substrate (alumina substrate) in which a first metal pattern and a second metal pattern are formed on top and bottom surfaces, respectively ; A single ceramic capacitor layer having a third metal pattern and a fourth metal pattern serving as a ground formed on top and bottom surfaces, respectively, wherein the ceramic capacitor single layer includes a plurality of ceramic capacitors made of a second ceramic substrate having selectivity that satisfies a predetermined criterion. a ceramic capacitor single layer comprising a single ceramic capacitor; and a GaN device including gate terminals and drain terminals, wherein the gate terminals and the drain terminals each and the second metal pattern face each other with one surface on which the gate terminals and the drain terminals are exposed and the second metal pattern face each other. The microstrip line of the second metal pattern of the PCB includes a GaN device that is directly connected through a first solder, and the third metal pattern and the second metal pattern of the single layer of the ceramic capacitor face each other. The microstrip line of a second metal pattern and the third metal pattern are directly connected through a second solder, and the gate terminals are individually or grouped with the single ceramic capacitor to form a primary gate matching circuit, The drain terminals are electrically connected to the single ceramic capacitor individually or in groups to constitute a primary drain matching circuit.
본 개시서의 일 실시 예에 따르면, 상기 제1 금속 패턴과 상기 제2 금속 패턴의 상기 마이크로스트립 선로 사이에 복수 개의 비아 홀이 형성되고, 상기 비아 홀을 통하여 상기 제1 금속 패턴과 상기 제2 금속 패턴이 도통된다.According to an embodiment of the present disclosure, a plurality of via holes are formed between the microstrip lines of the first metal pattern and the second metal pattern, and the first metal pattern and the second metal pattern are formed through the via holes. The metal pattern is conductive.
바람직하게는, 상기 게이트 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 입력단의 임피던스가 소정의 제1 기준 임피던스가 되게 하는 2-way 결합기들이 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지고 상기 제1 금속 패턴 상에서 상기 입력단과 도통되도록 형성되고, 상기 드레인 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 출력단의 임피던스가 소정의 제2 기준 임피던스가 되게 하는 2-way 결합기들이 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지고 상기 제1 금속 패턴 상에서 상기 출력단과 도통되도록 형성된다.Preferably, there are two-way couplers such that an impedance of an input terminal, which is a position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the gate terminal, becomes a predetermined first reference impedance. The microstrip line of the second metal pattern is formed to be conductive with the input terminal on the first metal pattern and has a pattern width and length determined based on the dimension, quantity, frequency, and bandwidth of a GaN device and is connected to the drain terminal Two-way couplers that make the impedance of the output terminal, which is the position of the first metal pattern conducting with the predetermined second reference impedance, have a pattern width and length determined based on the dimensions, quantity, frequency and bandwidth of the GaN device. It is formed on the first metal pattern to be conductive with the output terminal.
본 개시서의 일 실시 예에 따르면, 결합된 상기 PCB 및 상기 세라믹 커패시터 단일 층의 하단에 부착된, 금속으로 코팅된 다이아몬드 기판; 및 상기 다이아몬드 기판의 하단에 부착된 패키지 프레임이 더 포함되고, 상기 다이아몬드 기판의 상단면 중 적어도 일부, 상기 다이아몬드 기판의 측면 중 적어도 일부, 상기 패키지 프레임의 상단면 중 적어도 일부, 및 상기 PCB의 하단면 중 적어도 일부를 서로 고정하도록 상기 다이아몬드 기판의 상단면 중 적어도 일부와 상기 다이아몬드 기판의 측면 중 적어도 일부를 감싸는 제3 솔더가 형성된다.According to an embodiment of the present disclosure, a diamond substrate coated with a metal, attached to the bottom of the combined PCB and the single layer of the ceramic capacitor; and a package frame attached to a lower end of the diamond substrate, at least a portion of an upper surface of the diamond substrate, at least a portion of a side surface of the diamond substrate, at least a portion of an upper surface of the package frame, and a lower end of the PCB A third solder is formed that surrounds at least a portion of an upper surface of the diamond substrate and at least a portion of a side surface of the diamond substrate so as to fix at least some of the surfaces to each other.
바람직하게는, 상기 GaN 소자의 하단면의 소스 단자 및 상기 세라믹 커패시터 단일 층의 상기 접지부가 상기 다이아몬드 기판에 부착된다.Preferably, the source terminal of the lower surface of the GaN device and the ground portion of the single layer of the ceramic capacitor are attached to the diamond substrate.
유리하게는, 패키지 프레임의 상단에 형성된, 상기 PCB, 상기 세라믹 커패시터 단일 층 및 상기 다이아몬드 기판을 포위하는 메탈 측벽; 및 상기 메탈 측벽의 적어도 일부를 관통하도록 형성된 세라믹 절연단자를 통하여 상기 제1 금속 패턴의 입력단 및 출력단에 각각 솔더링된 입력 핀 및 출력 핀을 더 포함한다.Advantageously, a metal sidewall surrounding said PCB, said ceramic capacitor single layer and said diamond substrate, formed on top of a package frame; and an input pin and an output pin respectively soldered to an input terminal and an output terminal of the first metal pattern through a ceramic insulating terminal formed to penetrate at least a portion of the metal sidewall.
본 개시서의 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체 및 이를 제조하는 방법에 의하면, 마이크로파 공학적 설계에 있어 종래의 많은 와이어 연결부를 제거하여 마이크로파의 손실이 저감되고, 기생 성분이 제거되며, 주파수 대역폭이 넓어지는 효과가 있다. 즉, 향상된 주파수 특성, 이득, 광대역성을 얻을 수 있는 효과가 있다.According to the GaN-based high-power transistor structure for thermal diffusion and impedance matching of the present disclosure and a method for manufacturing the same, the loss of microwaves is reduced by removing many wire connections in the microwave engineering design, and parasitic components are removed, This has the effect of broadening the frequency bandwidth. That is, there is an effect of obtaining improved frequency characteristics, gain, and broadband.
또한, 열 확산을 위한 GaN 기반 고출력 트랜지스터 구조체의 생산 시 및 동작 시에 GaN 소자의 열이 다정질 다이아몬드를 통해 빠르게 확산됨으로써 GaN 소자의 채널 온도가 크게 낮아지는 한편, 와이어 본딩 공정이 제거되어 특성이 향상되고 불량률이 감소되는 효과도 있다. 이는 대량 양산에 유리하다.In addition, during the production and operation of the GaN-based high-power transistor structure for thermal diffusion, the heat of the GaN device is rapidly diffused through the polycrystalline diamond, so that the channel temperature of the GaN device is greatly lowered, while the wire bonding process is eliminated and the characteristics are improved. It has the effect of improving and reducing the defect rate. This is advantageous for mass production.
또한, SiC 웨이퍼 상 GaN(GaN on SiC wafer) 칩 또는 다이아몬드 웨이퍼 상 GaN(GaN on diamond wafer) 칩과 같은 웨이퍼 레벨의 칩 내에 존재하는 능동층(active layer) 혹은 활성 영역(active area)에서 발생하는 열과 전류를 기판(substrate)으로 신속히 빼낼 수 있으므로 사용 전압과 사용 전류를 높여 수백 와트의 마이크로파를 발생시키는 트랜지스터의 구성이 용이해지는, 즉, 효율이 높아지는 효과가 있다.In addition, in the active layer or active area existing in a wafer-level chip, such as a GaN (GaN on SiC wafer) chip on a SiC wafer or a GaN (GaN on diamond wafer) chip on a diamond wafer, Since heat and current can be quickly removed to the substrate, the use voltage and current are increased to facilitate the construction of a transistor that generates hundreds of watts of microwaves, ie, increases efficiency.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1은 본 개시서에 따른 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체(이하 "트랜지스터 구조체"라 함)의 예시적 측단면도이다.
도 2는 본 개시서에 따른 트랜지스터 구조체에서 다이아몬드 기판 위에 놓인 세라믹 커패시터 단일 층 및 그 상단면의 금속 패턴, PCB 및 그 상단면 및 하단면의 금속 패턴의 연결 상태를 예시적으로 나타낸 측단면도이다.
도 3은 본 개시서에 따라 GaN 소자의 게이트 단자들 및 드레인 단자들과 세라믹 커패시터를 연결하는 PCB 하단면의 금속 패턴을 예시적으로 나타낸 개념도이다.
도 4는 본 개시서에 따른 트랜지스터 구조체에서 PCB 상단면에 형성된 2-way 결합기를 포함하는 금속 패턴을 예시적으로 나타낸 평면도이다.
도 5는 본 개시서에 따라 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체를 제조하는 방법의 주요 단계들을 나타낸 흐름도이다.Embodiments will be described with reference to the accompanying drawings to show the process in which the method of the present disclosure is actually performed for the understanding of the present disclosure, which is only a non-limiting example, and is common in the technical field to which the present disclosure belongs It goes without saying that other drawings may be obtained based on these drawings by a person having the knowledge of (hereinafter referred to as "a person skilled in the art") without additional efforts to arrive at another invention.
1 is an exemplary side cross-sectional view of a GaN-based high-power transistor structure (hereinafter referred to as a “transistor structure”) for thermal diffusion and impedance matching according to the present disclosure.
2 is a side cross-sectional view exemplarily illustrating a connection state of a ceramic capacitor single layer placed on a diamond substrate, a metal pattern on an upper surface thereof, a PCB, and a metal pattern on an upper surface and a lower surface thereof in the transistor structure according to the present disclosure.
3 is a conceptual diagram exemplarily illustrating a metal pattern of a lower surface of a PCB connecting gate terminals and drain terminals of a GaN device and a ceramic capacitor according to the present disclosure.
4 is a plan view exemplarily showing a metal pattern including a 2-way coupler formed on the upper surface of the PCB in the transistor structure according to the present disclosure.
5 is a flowchart illustrating the main steps of a method of fabricating a GaN-based high-power transistor structure for thermal diffusion and impedance matching according to the present disclosure.
후술하는 본 개시서에 따른 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체 및 제조 방법의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 패키지의 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수는 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수는 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.A detailed description of the principle of a GaN-based high-power transistor structure and a manufacturing method for thermal diffusion and impedance matching according to the present disclosure to be described later is provided in order to clarify the objectives, technical solutions and advantages of the present disclosure. Reference is made to the accompanying drawings, which show by way of illustration specific embodiments in which the present invention may be practiced. In the description with reference to the accompanying drawings, the same components are assigned the same reference numerals regardless of the reference numerals, and overlapping descriptions thereof will be omitted. It will be understood that the structure of the semiconductor package according to the present disclosure does not have a length ratio as shown in the drawings, and the dimensions of each part in the drawings are only shown for illustrative purposes without limiting the scope of the present invention. For example, dimensions of some of the elements shown in the drawings are provided to aid understanding of various embodiments. Incidentally, the description and drawings are not meant to be in the order in which they are described. Skilled artisans will appreciate that acts and/or steps described or depicted in a particular order may not require special limitations on that order.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Specific structural or functional descriptions of the embodiments are disclosed for the purpose of illustration only, and may be changed and implemented in various forms. Accordingly, the embodiments are not limited to the specific disclosure form, and the scope of the present specification includes changes, equivalents, or substitutes included in the technical spirit.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Although terms such as first or second may be used to describe various components, these terms should be interpreted only for the purpose of distinguishing one component from another. For example, a first component may be termed a second component, and similarly, a second component may also be termed a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.When a component is referred to as being “connected to” another component, it may be directly connected or connected to the other component, but it should be understood that another component may exist in between. Also, when it is mentioned that a certain element is 'on' another element, it may be 'on top' of the other element, but it should be understood that another element may exist in the middle.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present specification, terms such as "comprise" or "have" are intended to designate that the described feature, number, step, operation, component, part, or combination thereof exists, but one or more other features, number, step , it should be understood that it does not preclude the possibility of the existence or addition of , operation, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present specification. does not
또한, 본 개시서에 있어서 '다이아몬드 웨이퍼', '다이아몬드 기판' 또는 '다이아몬드 웨이퍼 기판'은 서로 대체가능하게 쓰인 용어들인바, 예컨대, 그러한 다이아몬드 웨이퍼는 소정의 직경(예컨대, 4인치 혹은 100mm 이상)을 가지는 다정질 다이아몬드 웨이퍼를 포함할 수 있음을 통상의 기술자는 이해할 수 있을 것이다. 그리고 본 개시서에 있어서 '마이크로스트립 선로(microstrip line)'은 유전체 위에 선로 형상을 구현한 회로 구조로서, 신호선과 접지부 간의 거리와 매질 특성이 균일하게 배치되고 선로와 접지부 사이에 전자기장 에너지로 신호를 보존하며 전송을 가능하게 하는 특징이 있는 전송로를 지칭한다. 마이크로스트립 선로는 집적화를 용이하게 한다.In addition, in the present disclosure, the terms 'diamond wafer', 'diamond substrate' or 'diamond wafer substrate' are used interchangeably, for example, such a diamond wafer has a predetermined diameter (eg, 4 inches or 100 mm or more) Those skilled in the art will understand that it may include a polycrystalline diamond wafer having In addition, in the present disclosure, a 'microstrip line' is a circuit structure in which a line shape is implemented on a dielectric, the distance between the signal line and the ground part and the medium characteristics are uniformly arranged, and electromagnetic field energy is generated between the line and the ground part. It refers to a transmission path that preserves signals and has characteristics that enable transmission. The microstrip line facilitates integration.
본 개시서에 있어서, "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "층"이라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 명세서에서 이용되는 어느 하나의 "층"은, 문맥상 분명하게 달리 나타내지 않았다면, 단일 층 또는 복수의 층들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 층들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 층들/소자들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 층이 다른 층 위에 형성되었다는 것은 그 다른 층에 대한 직접적인 물리적 접촉을 의미하지 않는다.In the present disclosure, the term “layer” refers to a material disposed over at least a portion of an underlying surface in a continuous or discontinuous manner. Also, the term “layer” does not necessarily mean that the material on which it is disposed has a constant thickness. The disposed material may have either a constant thickness or a varying thickness. Moreover, any "layer" as used herein may refer to a single layer or a plurality of layers, unless the context clearly indicates otherwise. In the present disclosure, the expression "disposed on" or the expression "disposed on" and "disposed between" means, unless otherwise specified, to be placed in direct contact with each other or interposed therebetween. It means that it was so arranged indirectly through the other layers. Moreover, "on" and "on" merely indicate the relative positions between the layers/elements, since they may look different depending on the viewpoint of the observer. Also, "formed on (on)" has a broad meaning, and the fact that a layer is formed on another layer does not mean direct physical contact with the other layer.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들의 개념도들 및 측단면도들을 참조하여 설명되나, 도시된 바와 같은 특정 영역 형상에 한정되는 것으로 간주되어서는 아니 되고, 제조에 의한 결과물이 가지는 형상으로서 다양한 변형물들이 포함될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼지거나 굴곡지거나 둥글 수 있다.Moreover, the invention encompasses all possible combinations of the embodiments indicated herein. It should be understood that various embodiments of the present invention are different but need not be mutually exclusive. For example, certain shapes, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in relation to one embodiment. That is, the embodiments of the present invention are described with reference to conceptual drawings and side cross-sectional views of ideal embodiments of the present invention, but should not be regarded as limited to the shape of a specific region as shown, and the shape of the result by manufacturing As such, various modifications may be included. The regions shown in the drawings are conceptually shown in their characteristics and shapes, and are not intended to show the structure or the exact shape of the region, nor to limit the scope of the present invention. For example, areas shown as rectangular blocks in the figures can often be tapered, curved, or rounded.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.It should be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the present invention. Accordingly, the detailed description set forth below is not intended to be taken in a limiting sense, and the scope of the invention, if properly described, is limited only by the appended claims, along with all scope equivalents to those claimed.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 지나치게 상세한 설명은 생략한다.Unless otherwise indicated herein or otherwise clearly contradicted by context, items referred to in the singular encompass the plural unless the context requires otherwise. In addition, in describing the present invention, when it is determined that the detailed description of the related known configuration or function relates to materials, processes, etc. well known to those skilled in the art of the semiconductor technology, and may obscure the gist of the present invention, it is excessively Detailed description will be omitted.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, in order to enable those skilled in the art to easily practice the present invention, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 개시서에 따른 열 확산 및 임피던스 정합을 위한 GaN 기반 고출력 트랜지스터 구조체(이하 '본 개시서의 구조체'라 함)의 예시적 측단면도이고, 도 2는 본 개시서의 구조체에서 다이아몬드 기판 위에 놓인 세라믹 커패시터 단일 층 및 그 상단면의 금속 패턴, PCB 및 그 상단면 및 하단면의 금속 패턴의 연결 상태를 예시적으로 나타낸 측단면도이다.1 is an exemplary side cross-sectional view of a GaN-based high-power transistor structure (hereinafter referred to as 'structure of the present disclosure') for thermal diffusion and impedance matching according to the present disclosure, and FIG. 2 is a diamond substrate in the structure of the present disclosure. It is a side cross-sectional view exemplarily showing the connection state of a single layer of a ceramic capacitor placed thereon, a metal pattern on its top surface, and a PCB and a metal pattern on its top and bottom surfaces.
도 1 및 도 2를 참조하면, 본 개시서의 구조체는 PCB(100)를 포함하는데, PCB(100)는 상단면 및 하단면에 각각 제1 금속 패턴(120) 및 제2 금속 패턴(130)이 형성된 세라믹 기판(alumina substrate; 110)을 포함한다.1 and 2 , the structure of the present disclosure includes a
여기에서 세라믹 기판(110)의 두께는 0.2mm 내지 1.0mm일 수 있다.Here, the thickness of the
또한, 세라믹 기판(110)은 테플론 계열의 재료 및 세라믹 분말을 혼합하여 제조된 것일 수 있다.In addition, the
제1 금속 패턴(120)과 제2 금속 패턴(130)의 마이크로스트립 선로 사이에는 복수 개의 비아 홀(140)이 형성되고, 상기 비아 홀(140)을 통하여 상기 제1 금속 패턴(120)과 상기 제2 금속 패턴(130)이 도통될 수 있다.A plurality of via
이를 위하여 비아 홀(140)에 금속이 매립되거나 비아 홀(140)의 내부에 금속이 도금될 수 있다. 바람직하게는 비아 홀(140)에 매립되거나 그 내부에 도금되는 금속은 구리(Cu)와 같이 높은 전기 전도성을 가지는 금속일 수 있다.To this end, a metal may be embedded in the via
또한, 본 개시서의 구조체는 세라믹 커패시터 단일 층(200)을 포함하는데, 세라믹 커패시터 단일 층(200)의 상단면 및 하단면에는 각각 제3 금속 패턴(220), 및 접지부인 제4 금속 패턴(230)이 형성된다. 상기 세라믹 커패시터 단일 층(200)은 소정 기준을 충족하는 선택도(Q값)를 가진 세라믹 기판으로 된 복수 개의 단일 세라믹 커패시터(240)를 포함한다.In addition, the structure of the present disclosure includes a ceramic capacitor
본 개시서의 구조체에는 수백 와트 급 고출력 마이크로파 HEMT 소자로 이용될 수 있는 GaN 소자(300)도 포함되는데, GaN 소자(300)의 일면에는 게이트 단자들(310) 및 드레인 단자들(320)이 노출되고, 그 반대면에는 소스 단자(330)가 노출된다.The structure of the present disclosure also includes a
기준 임피던스, 예컨대, 50옴으로 정합된 GaN 소자(300)는 입력 게이트(310)의 임피던스가 0.02~0.7옴, 출력 드레인(320)의 임피던스가 0.5~수 옴일 정도로 매우 낮다. 이 같이 낮은 임피던스에 대한, 주파수 특성과 대역폭 및 효율을 고려한 임피던스 정합을 통하여 수 배에서 수십 배로 임피던스를 증가시킬 필요가 있는데, 이는 본 개시서의 구조체, 즉, 트랜지스터 패키지 내에서 작은 공간을 차지하는 고선택도(High Q) 단일 세라믹 커패시터(240)에 의하여 1차적으로 이루어진다. 이를 위하여, 세라믹 커패시터 단일 층(200)을 구성하는 단일 세라믹 커패시터들의 세라믹 기판은 상이한 유전율과 두께, 면적을 가지는바, 상기 선택도의 상기 소정 기준은 그 단일 세라믹 커패시터들(240)이 높은 선택도(Q값)로써 수 pF~수십 pF의 커패시턴스 값을 가지게 하는 것이다.The
도 3은 본 개시서에 따라 GaN 소자의 게이트 단자들 및 드레인 단자들과 세라믹 커패시터를 연결하는 PCB 하단면의 금속 패턴을 예시적으로 나타낸 개념도이다.3 is a conceptual diagram exemplarily illustrating a metal pattern on a bottom surface of a PCB connecting gate terminals and drain terminals of a GaN device and a ceramic capacitor according to the present disclosure.
도 3을 참조하면, 본 개시서의 구조체에 포함된 GaN 소자(300)의 게이트 단자들(310) 및 드레인 단자들(320)이 노출된 일면은 PCB(100)의 제2 금속 패턴(130)과 마주본다. 그 상태에서 게이트 단자들(310) 및 드레인 단자들(320) 각각과 PCB(100)의 제2 금속 패턴(130)의 마이크로스트립 선로는 일반 고온 솔더 또는 AuSn(골드/틴; gold-tin) 솔더와 같은 제1 솔더(미도시)를 통하여 직접 연결된다.Referring to FIG. 3 , the one surface where the
뿐만 아니라, 도 1에 나타난 층들 간의 모든 경계면에서의 접합은 솔더에 의하여 이루어질 수 있다. 구체적으로, 본 개시서에서 이용되는 솔더들로, 다양한 솔더 페이스트 또는 AuSn 프리폼 등의 고온 솔더가 이용될 수 있는바, 예컨대, 본 개시서에서 이용되는 솔더들은 상이한 온도에서 녹는 솔더들 중에서 적어도 2가지 온도에서 녹는 솔더들로 선택될 수 있고, 그 적어도 2 가지의 온도에서 녹는 솔더들 중 적어도 하나는 열 전도도가 높은 나노 은(nano Ag) 또는 구리를 포함할 수도 있다. 금속 패턴들 상호 간의 연결, 금속 패턴와 단자 간의 연결은 금속 패턴에 포함된 도전성 패드 및 이와 밀착 접합하는 금속 볼(metal ball), 금속 범프(metal bump) 등에 의하여 이루어질 수 있다. 그러한 금속 볼, 금속 범프는 금(Au), AuSn 솔더 합금 및 나노 재료(nano material) 중 적어도 하나를 포함할 수도 있다.In addition, bonding at all interfaces between the layers shown in FIG. 1 may be made by soldering. Specifically, as the solders used in the present disclosure, various solder pastes or high-temperature solders such as AuSn preforms may be used. For example, the solders used in the present disclosure are at least two kinds of solders melting at different temperatures. Solders that melt at a temperature may be selected, and at least one of the solders that melt at at least two of the temperatures may include nano Ag or copper having high thermal conductivity. The connection between the metal patterns and the connection between the metal pattern and the terminal may be made by a conductive pad included in the metal pattern and a metal ball, a metal bump, and the like, which are closely bonded thereto. Such metal balls and metal bumps may include at least one of gold (Au), an AuSn solder alloy, and a nano material.
또한, 세라믹 커패시터 단일 층(200)의 제3 금속 패턴(220)과 제2 금속 패턴(130)이 마주보는 상태에서 상기 제2 금속 패턴(130)의 상기 마이크로스트립 선로와 상기 제3 금속 패턴(220)이 제2 솔더(미도시)를 통하여 직접 연결되는바, 도 3에 예시적으로 도시된 바와 같다. 전술한 마이크로스트립 선로들은 상이한 길이 및 폭을 가질 수 있다. 게이트 단자(310)가 개별적으로 또는 그룹으로 묶여 단일 세라믹 커패시터(240)와 도통되어 1차 게이트 정합 회로가 구성되고, 드레인 단자(320)가 개별적으로 또는 그룹으로 묶여 단일 세라믹 커패시터(240)와 도통되어 1차 드레인 정합 회로가 구성된다.In addition, in a state where the
도 3에 예시된 바와 같이 게이트 단자(310) 각각과 단일 세라믹 커패시터(240) 각각이 개별적으로 이어질 수 있으며, 드레인 단자(320) 각각과 단일 세라믹 커패시터(240) 각각도 마찬가지이다.As illustrated in FIG. 3 , each of the
계속해서 본 개시서의 정합 회로를 설명하면, 도 4는 본 개시서에 따른 트랜지스터 구조체에서 PCB 상단면에 형성된 2-way 결합기를 포함하는 금속 패턴을 예시적으로 나타낸 평면도이다.Continuing to describe the matching circuit of the present disclosure, FIG. 4 is a plan view exemplarily illustrating a metal pattern including a 2-way coupler formed on a top surface of a PCB in a transistor structure according to the present disclosure.
도 4를 참조하면, 2-way 결합기들(126)은 게이트 단자 또는 드레인 단자에 인접한 제1 2-way 결합기들 및 그 제1 2-way 결합기의 신호를 결합하는 제2 2-way 결합기들을 포함한다. 2-way 결합기들(126) 가운데 일부는 게이트 단자(310)에 연결되는 제2 금속 패턴(130)의 상기 마이크로스트립 선로와 도통되는 제1 금속 패턴(120)의 위치인 입력단(122)의 임피던스가 소정의 제1 기준 임피던스가 되도록 GaN 소자(300)의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가진 채 제1 금속 패턴(120) 상에서 형성되어 입력단(122)과 도통됨으로써 2차 게이트 정합 회로를 구성할 수 있다. 여기에서 소정의 제1 기준 임피던스는, 예를 들어 50옴 또는 75옴일 수 있다.Referring to FIG. 4 , the 2-
마찬가지로 2-way 결합기들(126) 가운데 나머지는 드레인 단자(320)에 연결되는 제2 금속 패턴(130)의 상기 마이크로스트립 선로와 도통되는 제1 금속 패턴(120)의 위치인 출력단(124)의 임피던스가 소정의 제2 기준 임피던스가 되도록 GaN 소자(300)의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가진 채 제1 금속 패턴(120) 상에서 형성되어 출력단(124)과 도통됨으로써 2차 드레인 정합 회로가 구성될 수 있다. 소정의 제2 기준 임피던스는 상기 제1 기준 임피던스와 같거나 상이할 수 있다.Similarly, the remainder of the 2-
본 개시서의 구조체는 도 1 및 도 2에 도시된 바와 같이, 금속으로 코팅된 다이아몬드 기판(400)의 상단이 서로 결합된 PCB(100) 및 세라믹 커패시터 단일 층(200)의 하단에 부착될 수 있다.The structure of the present disclosure may be attached to the bottom of the
1500 내지 2200 W/m·K의 열전도율(thermal conductivity)을 가지는 다이아몬드 기판(400)은 GaN 소자(300)에서 발생하는 열을 신속하게 방출할 수 있다. 예를 들어, 방열 기판으로서의 다이아몬드 기판(400)은 CVD 등의 증착 공정 후 래핑(lapping)과 폴리싱(polishing) 공정 등을 통하여 300 마이크로미터 또는 이보다 더 큰 두께를 가지도록 제조된 것일 수 있다.The
예를 들어, 다정질 CVD 다이아몬드 기판은, 측정값으로서, 300K 내지 1000K의 온도에서 1.05×10-6/K 내지 4.4×10-6/K의 열팽창계수(thermal expansion coefficient)를 가질 수 있다. 또한, 이 다정질 CVD 다이아몬드 기판은, 측정값으로서, 81±18 GPa(기가파스칼)의 비커스 경도(Vickers hardness)를 보일 수 있고, 그 유전상수(diaelectric constant)는 35GHz에서 5.68±0.15의 측정값을 나타낼 수 있으며, 손실 탄젠트(loss tangent)는 145GHz에서 10×10-6 내지 100×10-6의 값을 가질 수 있고, 20nm 미만의 표면 거칠기(surface roughness)를 가질 수 있다.For example, the polycrystalline CVD diamond substrate may have a thermal expansion coefficient of 1.05×10 −6 /K to 4.4×10 −6 /K at a temperature of 300K to 1000K, as measured values. In addition, this polycrystalline CVD diamond substrate can exhibit a Vickers hardness of 81±18 GPa (gigapascal) as a measured value, and its dielectric constant is a measured value of 5.68±0.15 at 35 GHz. , and the loss tangent may have a value of 10×10 −6 to 100×10 −6 at 145 GHz, and may have a surface roughness of less than 20 nm.
다정질 CVD 다이아몬드 기판의 상단면, 하단면, 측면 등 6개면 모두를 스퍼터링 또는 도금함으로써, 금속으로 코팅된 다이아몬드 기판(400)이 제작될 수 있다.By sputtering or plating all six surfaces, such as an upper surface, a lower surface, and a side surface, of the polycrystalline CVD diamond substrate, a metal-coated
GaN 소자(300)의 하단면에 노출된 소스 단자(330)와 세라믹 커패시터 단일 층(200)의 접지부(230)는 금속으로 코팅된 다이아몬드 기판(400)에 부착될 수 있다.The source terminal 330 exposed on the lower surface of the
또한, 본 개시서의 구조체에는 다이아몬드 기판(400)의 하단에 부착된 패키지 프레임(500)이 더 포함될 수 있다. 또한, 도 1에 도시된 바와 같이 다이아몬드 기판(400)의 상단면 중 적어도 일부, 다이아몬드 기판(400)의 측면 중 적어도 일부, 패키지 프레임(500)의 상단면 중 적어도 일부 및 PCB(100)의 하단면 중 적어도 일부를 서로 고정하도록 제3 솔더(600)가 다이아몬드 기판(400)의 상단면 중 적어도 일부와 다이아몬드 기판(400)의 측면 중 적어도 일부를 감싸도록 형성될 수 있다. 이로써, 본 개시서의 구조체가 충격에 대해 더 잘 견딜 수 있게 될 뿐만 아니라 다이아몬드 기판(400)과 PCB(100)가 서로 전기적으로, 열적으로, 기계적으로 일체화될 수 있다.In addition, the structure of the present disclosure may further include a
덧붙여, 본 개시서의 구조체에는 패키지 프레임(500)의 상단에 형성된 메탈 측벽(700)을 더 포함할 수 있는데, 메탈 측벽(700)은 PCB(100), 세라믹 커패시터 단일 층(200) 및 다이아몬드 기판(400)을 포위한다.In addition, the structure of the present disclosure may further include a
메탈 측벽(700)은 구리(Cu)와 같은 금속을 포함하도록 구성될 수 있다.The
패키지 프레임(500)과 메탈 측벽(700) 간 열팽창계수의 차이로 인하여 발생되는 균열을 방지하기 위하여 열팽창계수가 유사한 얇은 브레이징 금속판(705)(예컨대, 은동 합금)이 패키지 프레임(500)과 메탈 측벽(700) 사이에 브레이징될 수 있다.In order to prevent cracks occurring due to the difference in thermal expansion coefficient between the
이 메탈 측벽(700)의 적어도 일부에서 메탈 측벽(700)을 관통하도록 세라믹 절연단자(710)가 형성되면, 입력 핀(810) 및 출력 핀(820)은 이 세라믹 절연단자(710)에 브레이징되어 제1 금속 패턴(120)의 입력단(122) 및 출력단(124)에 각각 솔더링될 수 있다. 여기에서 브레이징은 메탈 측벽(700)의 기밀성을 유지하기 위함이다. 또한, 입력 핀(810) 및 출력 핀(820)은 도전성 재료로 구성되며, 예컨대, 코바(Kovar) 금속을 포함할 수 있다.When the ceramic insulating
상기 입력 핀(810) 및 출력 핀(820)은 Alloy #42(니켈 42%와 철의 합금), Ni-Pd-Au(니켈, 팔라듐, 금) 합금, C194를 포함하나 이에 한정되지 않는다. 참고로, C194는 LFC(C1921)보다 Fe를 더 많이 함유시켜 열처리 시 Fe2P 석출물의 생성 및 성장을 극대화함으로써 강도 및 도전율(60%IACS 이상)을 확보한 동합금을 지칭한다. 본 개시서의 구조체를 종래의 마이크로파 전력 트랜지스터의 구조와 대비하여 보면, 종래에는 입력으로부터 보았을 때, 50옴 입력 핀 - 와이어 - PCB 패턴 - 2-way 분할기(2-way divider) - 2개의 2-way 분할기 - 와이어 - 다수의 단일 커패시터 - 게이트 단자 - HEMT 구조 - 드레인 단자 - 와이어 - 다수의 단일 커패시터 - 와이어 - 2-way 결합기 - 2개의 2-way 결합기 - PCB 패턴 - 와이어 - 50옴 출력 핀으로 연결되는데, 여기에서 이용되는 수십 내지 수백 개의 와이어는 그 두께, 길이, 형상, 간격이 모두 상이하고, 여러 세라믹 커패시터나 PCB의 유전율이 상이하므로 이를 나누어 부착하여야 하는 번거로움도 있었다. 본 개시서의 구조체는 그러한 번거로움을 제거하고 와이어로 인한 마이크로파의 손실도 줄이면서 트랜지스터의 출력, 효율, 이득, 광대역 등 다양한 특성의 향상을 꾀할 수 있다.The
도 5를 참조하면, 본 개시서에 따른 구조체를 제조하는 방법(이하 '구조체 제조 방법'이라 함)의 주요 단계들을 나타낸 흐름도가 도시되어 있다. 본 개시서의 구조체 제조 방법은, 세라믹 기판(110)의 상단면 및 하단면에 각각 제1 금속 패턴(120) 및 제2 금속 패턴(130)을 형성하는 PCB(100) 제조 공정(S100a)과 소정 기준에 따른 선택도를 가지는 세라믹 기판(210)의 상단면 및 하단면에 각각 제3 금속 패턴(220) 및 제4 금속 패턴(230)을 형성하여 복수 개의 단일 세라믹 커패시터(240)를 포함하는 세라믹 커패시터 단일 층(200)의 제조 공정(S100b)을 수행하는 단계(S100)를 포함한다. 공정(S100a)과 공정(S100b) 서로 간에는 정해진 시간적 순서가 없다.Referring to FIG. 5 , a flowchart showing the main steps of a method for manufacturing a structure according to the present disclosure (hereinafter referred to as a 'structure manufacturing method') is shown. The structure manufacturing method of the present disclosure includes a
PCB(100)를 제조하는 공정(S100a)은, 세라믹 기판(110)에 타이타늄(Ti)을 스퍼터링하는 공정 또는 세라믹 기판(110)에 텅스텐(W) 페이스트를 인쇄한 후 고온 소결(sintering)함으로써 제1 금속 패턴(120) 및 제2 금속 패턴(130)의 형성이 이루어진 다음, 그 형성된 패턴에 대한 도금, 예컨대 금(Au) 도금을 수행하여 그 패턴의 두께를 증가시킴으로써 이루어질 수 있다. 여기에서 금 도금은 용도에 따른 변색, 부식 방지 및 솔더링을 위한 것이고, 증가된 패턴의 두께는 10 마이크로미터 내지 30 마이크로미터일 수 있다.The process (S100a) of manufacturing the
대안으로서, PCB(100)를 제조하는 공정(S100a)은 세라믹 기판(110)에 동판(Cu plate)을 부착한 후, 그 부착된 동판을 에칭함으로써 이루어질 수도 있다.Alternatively, the process of manufacturing the PCB 100 ( S100a ) may be performed by attaching a copper plate to the
대안으로서, 세라믹 기판(110)에 타이타늄(Ti), 텡스텐(W) 또는 타이타늄-텡스텐 합금(TiW)을 수 나노미터 단위로 증착할 수 있고 그 Ti, W, 또는 TiW 위에 니켈(Ni) 및/또는 금(Au)을 수 마이크로미터 단위로 적층하여 금속 패턴들을 형성할 수 있는바, 통상의 기술자에게 기판 상에 금속 패턴을 형성하는 다양한 공정이 알려져 있다.Alternatively, titanium (Ti), tungsten (W), or a titanium-tungsten alloy (TiW) may be deposited on the
한편, 공정(S100a)의 수행은, 제1 금속 패턴(120) 및 제2 금속 패턴(130)의 형성 후, 그 제1 금속 패턴(120)과 제2 금속 패턴(130)의 마이크로스트립 선로 사이에 복수 개의 비아 홀(140)을 형성하고 도금 또는 스퍼터링에 의하여 비아 홀(140)을 통하여 제1 금속 패턴(120)과 제2 금속 패턴(130)이 도통되게 함을 포함할 수 있다. 여기에서 비아 홀(140)은, 예컨대, 레이저 가공, 산소 플라즈마 에칭(O2 plasma etching) 등에 의하여 형성될 수 있으나 이에 한정되지 않는다. 형성된 비아 홀(140)의 내부에 타이타늄(Ti), 텅스텐(W) 또는 타이타늄-텡스텐 합금(TiW)의 박막층이 스퍼터링(sputtering) 등으로 증착될 수도 있다.Meanwhile, the process S100a is performed between the microstrip lines of the
공정(S100a)에서 제1 금속 패턴(120)을 형성함은, 전술한 바와 같은 2-way 결합기들(126)을 입력단(122), 출력단(124) 각각과 도통되도록 형성함을 포함할 수 있다.Forming the
다음으로 본 개시서의 구조체 제조 방법은, GaN 소자(300)의 게이트 단자(310)가 개별적으로 또는 그룹으로 단일 세라믹 커패시터(240)와 도통되는 1차 게이트 정합 회로 및 GaN 소자(300)의 드레인 단자(320)가 개별적으로 또는 그룹으로 단일 세라믹 커패시터(240)와 도통되는 1차 드레인 정합 회로를 형성하는 단계(S200)를 더 포함한다.Next, in the method of manufacturing the structure of the present disclosure, a primary gate matching circuit in which the
구체적으로, 단계(S200)는, GaN 소자(300)의 게이트 단자들(310) 및 드레인 단자들(320)이 노출된 일면과 PCB(100)의 제2 금속 패턴(130)이 마주보는 상태에서, 고온 솔더 등의 제1 솔더(미도시)를 이용하여 게이트 단자들(310) 및 드레인 단자들(320) 각각과 제2 금속 패턴(130)의 마이크로스트립 선로 사이를 직접 연결하는 공정(S200a)과 제2 솔더(미도시)를 이용하여 제2 금속 패턴(130)의 상기 마이크로스트립 선로와 세라믹 커패시터 단일 층(200)의 제3 금속 패턴(220) 사이를 직접 연결하는 공정(S200b)을 수행함으로써 이루어진다. 공정(S200a)과 공정(S200b) 서로 간에는 정해진 시간적 순서가 없다.Specifically, step S200 is performed in a state in which one surface where the
공정(S200a)에서 솔더에 의한 연결은, 예를 들어, 솔더를 디스펜싱 장비로 코팅한 후에 GaN 소자(300)를 그 솔더 위에 부착한 후 리플로우 오븐(reflow oven)을 이용하는 방식으로 수행될 수 있다.Connection by solder in the process (S200a) may be performed, for example, by coating the solder with dispensing equipment and then attaching the
다음으로 본 개시서의 구조체 제조 방법은, 서로 결합된 PCB(100) 및 세라믹 커패시터 단일 층(200)의 하단에 금속으로 코팅된 다이아몬드 기판(400)을 부착하는 공정(S320) 및 다이아몬드 기판(400)의 하단에 패키지 프레임(500)을 부착하는 공정(S340)을 수행하는 솔더 고정 단계(S300; S320 및 S340)를 더 포함할 수 있다.Next, the structure manufacturing method of the present disclosure includes a process of attaching a metal-coated
솔더 고정 단계(S300)에서 제3 솔더(600)가 전술한 바와 같이 다이아몬드 기판(400)의 상단면 중 적어도 일부, 다이아몬드 기판(400)의 측면 중 적어도 일부, 패키지 프레임(500)의 상단면 중 적어도 일부 및 PCB(100)의 하단면 중 적어도 일부를 서로 고정하도록 형성될 수 있다.In the solder fixing step ( S300 ), the
다이아몬드 기판(400)을 부착하는 공정(S320)은 GaN 소자(300)의 하단면에 노출된 소스 단자(330) 및 세라믹 커패시터 단일 층(200)의 접지부(230)를 상기 금속으로 코팅된 다이아몬드 기판(400)에 부착하고 큐어링함을 포함할 수 있다. 예를 들어, 금속으로 코팅된 다이아몬드 기판(400)에 대한 부착은, GaN 소자(300), 세라믹 커패시터 단일 층(200) 등에서 발생한 열이 다이아몬드 기판(400) 및 패키지 프레임(500)을 통하여 신속하게 방출될 수 있도록 열전도도가 우수한 나노 재료(예컨대, 나노 은 재료)로 고온 소결하여 이루어지거나 고온에서 높은 열전도도를 가지는 재료로써 솔더링 또는 브레이징을 함으로써 이루어질 수 있다. 예를 들어, 소결에 의한 부착은 예를 들어 미국 특허공개공보 US 2018-0374813 A1에 개시된 바와 같을 수 있다.In the process of attaching the diamond substrate 400 ( S320 ), the source terminal 330 exposed on the bottom surface of the
솔더 고정 단계(S300) 후에, 본 개시서의 구조체 제조 방법은, 패키지 프레임(500)의 상단에 PCB(100), 단일 세라믹 커패시터(200) 및 다이아몬드 기판(400)을 포위하는 메탈 측벽(700)이 형성된 상태에서, 메탈 측벽(700)의 적어도 일부를 관통하도록 형성된 세라믹 절연단자(710)를 통하여 입력 핀(810) 및 출력 핀(820)을 제1 금속 패턴(120)의 입력단(122) 및 출력단(124)에 각각 솔더링하는 단계(S400)를 더 포함할 수 있다. 입력 핀(810) 및 출력 핀(820)은 도전성 재료로 구성되며, 예컨대, 코바(Kovar) 금속을 포함할 수 있다. 이에 의하면 고출력의 취급이 가능하면서도 신뢰성과 생산성이 향상되는 장점이 있다.After the solder fixing step (S300), the structure manufacturing method of the present disclosure is a
지금까지 설명된 단계(S100 내지 S400)에 의하여 앞서 설명된 본 개시서의 구조체가 제조될 수 있다. 본 개시서에서는 구조체의 제조 공정 중 일부 단계들(S100 내지 S400)만이 설명되었으나 본 발명이 속한 기술분야의 통상의 기술자는 반도체 제조 및 반도체의 패키징을 위한 나머지 공정을 쉽게 이해하고 수행할 수 있을 것인바, 본 발명의 핵심에 관한 이해를 흐리지 않도록 나머지 공정에 관한 구체적인 설명은 생략하기로 한다.By the steps (S100 to S400) described so far, the structure of the present disclosure described above may be manufactured. In the present disclosure, only some steps (S100 to S400) of the manufacturing process of the structure have been described, but those skilled in the art to which the present invention pertains can easily understand and perform the remaining processes for semiconductor manufacturing and packaging of semiconductors Invar, a detailed description of the remaining processes will be omitted so as not to obscure the understanding of the core of the present invention.
지금까지 전술한 단계들을 통하여 제조되는 본 개시서의 구조체는, 앞서 설명된 실시 예들 모두 종래 기술에서보다 마이크로파의 손실이 저감되고 주파수 대역폭이 넓어질 뿐만 아니라 GaN 소자의 열이 빠르게 방출되면서도 공정 상의 불량률이 낮아지는 효과가 있다.In the structure of the present disclosure manufactured through the above-described steps so far, in all of the above-described embodiments, the loss of microwaves is reduced and the frequency bandwidth is widened than in the prior art, and the heat of the GaN device is rapidly dissipated while the defect rate in the process is decreased. This has a lowering effect.
이상에서 몇몇 선별된 실시 예들에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다Although the present invention has been described only in some selected embodiments above, those skilled in the art can easily understand the concept based on the present disclosure, and as a basis for designing other structures and processes for carrying out some purposes of the present invention. You will be able to use the concept easily
몇몇 예에서는 수치를 측정하기 위한 장비의 정확도에 대응하여 개략적인 범위의 수치만이 제공되었을 수 있다. 그러한 범위들로 특정된 것은 본 개시서에서 제시된 GaN 기반 반도체 패키지의 성능에 현저한 변화가 생기지 않는 한 발생할 수 있는 어느 정도 수치의 편차에 기인한 것으로서 통상의 기술자에게 용이하게 이해될 수 있을 것이다.In some examples, only approximate ranges of numerical values may be provided corresponding to the accuracy of the equipment for measuring numerical values. It will be readily understood by those of ordinary skill in the art that the specified ranges are due to deviations in numerical values that may occur unless there is a significant change in the performance of the GaN-based semiconductor package presented in the present disclosure.
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.Although the present invention has been described with specific details such as specific components and limited embodiments and drawings, these are only provided to help a more general understanding of the present invention, and the present invention is not limited to the above embodiments, A person skilled in the art can devise various modifications and variations from these descriptions.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.Therefore, the spirit of the present invention should not be limited to the above-described embodiments, and not only the claims appended to the present disclosure but also all modifications equivalently or equivalently to the claims attached to the present disclosure are the spirit of the present invention. would be said to belong to the category of For example, the described techniques are performed in an order different from the described method, and/or the described elements, structures, devices, etc., are combined or combined in a different form than the described method, other components or equivalent Appropriate results can be achieved even if displaced or displaced by water.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.Such equivalent or equivalent modifications will include, for example, a method capable of producing the same result as that performed by the method according to the present invention, and the spirit and scope of the present invention is limited by the above-described examples. should not be, and should be understood in the broadest sense permitted by law.
100:PCB 110:세라믹 기판
120:제1 금속 패턴 122:입력단
124:출력단 126:2-way 결합기
130:제2 금속 패턴 140:비아 홀
200:세라믹 커패시터 단일 층 210:세라믹 기판
220:제3 금속 패턴 230:제4 금속 패턴
240:복수 개의 단일 세라믹 커패시터
300:GaN 소자 310:게이트 단자들
320:드레인 단자들 330:소스 단자
400:다이아몬드 기판 500:패키지 프레임
600:제3 솔더 700:메탈 측벽
810:입력 핀 820:출력 핀100: PCB 110: ceramic substrate
120: first metal pattern 122: input terminal
124: output stage 126: 2-way combiner
130: second metal pattern 140: via hole
200: ceramic capacitor single layer 210: ceramic substrate
220: third metal pattern 230: fourth metal pattern
240: a plurality of single ceramic capacitors
300: GaN device 310: gate terminals
320: drain terminals 330: source terminal
400: diamond substrate 500: package frame
600: third solder 700: metal sidewall
810: input pin 820: output pin
Claims (14)
GaN 소자의 게이트 단자들 및 드레인 단자들이 노출된 일면과 상기 제2 금속 패턴이 서로 면하는 상태에서 제1 솔더를 이용하여 상기 게이트 단자들 및 드레인 단자들 각각과 상기 PCB의 상기 제2 금속 패턴의 마이크로스트립 선로 사이를 직접 연결하는 공정, 및 제2 솔더를 이용하여 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 상기 제3 금속 패턴 사이를 직접 연결하는 공정을 수행함으로써 상기 게이트 단자가 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되는 1차 게이트 정합 회로 및 상기 드레인 단자가 개별적으로 또는 그룹으로 상기 세라믹 커패시터 단일 층과 도통되는 1차 드레인 정합 회로를 형성하는 단계
를 포함하는 트랜지스터 구조체의 제조 방법.A process of manufacturing a PCB by forming a first metal pattern and a second metal pattern, respectively, on an upper surface and a lower surface of a first ceramic substrate, and an upper end of a second ceramic substrate having selectivity that meets a predetermined criterion performing a process of manufacturing a single ceramic capacitor layer including a plurality of single ceramic capacitors by forming a third metal pattern and a fourth metal pattern serving as a ground portion on a surface and a bottom surface, respectively; and
Each of the gate terminals and drain terminals of the GaN device and the second metal pattern of the PCB using a first solder in a state where the exposed surface of the gate terminals and drain terminals of the GaN device and the second metal pattern face each other The gate terminals are individually or grouped by performing a process of directly connecting between the microstrip lines, and a process of directly connecting the microstrip lines of the second metal pattern and the third metal pattern using a second solder. forming a primary gate matching circuit conducting with the single ceramic capacitor and a primary drain matching circuit conducting with the ceramic capacitor single layer individually or in groups with the drain terminals
A method of manufacturing a transistor structure comprising a.
상기 제1 금속 패턴과 상기 제2 금속 패턴의 상기 마이크로스트립 선로 사이에 복수 개의 비아 홀을 형성하고, 도금 또는 스퍼터링에 의하여 상기 비아 홀을 통하여 상기 제1 금속 패턴과 상기 제2 금속 패턴이 도통되게 하는 단계
를 더 포함하는, 트랜지스터 구조체의 제조 방법.According to claim 1,
A plurality of via holes are formed between the microstrip lines of the first metal pattern and the second metal pattern, and the first metal pattern and the second metal pattern are electrically connected through the via holes by plating or sputtering. step to do
Further comprising a method of manufacturing a transistor structure.
상기 제1 금속 패턴을 형성하는 공정은,
상기 게이트 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 입력단의 임피던스가 소정의 제1 기준 임피던스가 되게 하는 2-way 결합기들을 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지도록 상기 제1 금속 패턴 상에 상기 입력단과 도통되도록 형성함; 및 상기 드레인 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 출력단의 임피던스가 소정의 제2 기준 임피던스가 되게 하는 2-way 결합기들을 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지도록 상기 제1 금속 패턴 상에 상기 출력단과 도통되도록 형성함
을 포함하는, 트랜지스터 구조체의 제조 방법.3. The method of claim 2,
The process of forming the first metal pattern,
Dimensions of the GaN device are two-way couplers such that the impedance of the input terminal, which is the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the gate terminal, becomes a predetermined first reference impedance. , forming on the first metal pattern to be conductive with the input terminal to have a pattern width and length determined based on the quantity, frequency, and bandwidth; and 2-way couplers for making the impedance of the output terminal at the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the drain terminal become a predetermined second reference impedance of the GaN device. Formed on the first metal pattern to be conductive with the output terminal to have a pattern width and length determined based on dimensions, quantity, frequency and bandwidth
A method of manufacturing a transistor structure comprising:
상기 PCB를 제조하는 공정은,
(i) 상기 제1 세라믹 기판에 타이타늄(Ti)을 스퍼터링하는 공정 또는 상기 제1 세라믹 기판에 텅스텐(W) 페이스트를 인쇄한 후 소결(sintering)하는 공정에 의하여 상기 패턴의 형성이 이루어진 다음, 형성된 상기 패턴에 대한 도금 공정으로써 상기 패턴의 두께를 증가시킴으로써 이루어지거나,
(ii) 상기 제1 세라믹 기판에 동판을 부착한 후 부착된 상기 동판을 에칭하는 공정에 의하여 이루어지는, 트랜지스터 구조체의 제조 방법.According to claim 1,
The process of manufacturing the PCB,
(i) the pattern is formed by sputtering titanium (Ti) on the first ceramic substrate or sintering after printing tungsten (W) paste on the first ceramic substrate It is made by increasing the thickness of the pattern as a plating process for the pattern, or
(ii) attaching a copper plate to the first ceramic substrate and then etching the adhered copper plate;
결합된 상기 PCB 및 상기 세라믹 커패시터 단일 층의 하단에 금속으로 코팅된 다이아몬드 기판을 부착하는 공정 및 상기 다이아몬드 기판의 하단에 패키지 프레임을 부착하는 공정을 수행하는 솔더 고정 단계로서, 제3 솔더가 상기 다이아몬드 기판의 상단면 중 적어도 일부, 상기 다이아몬드 기판의 측면 중 적어도 일부, 상기 패키지 프레임의 상단면 중 적어도 일부, 및 상기 PCB의 하단면 중 적어도 일부를 서로 고정하도록 상기 다이아몬드 기판의 상단면 중 적어도 일부와 상기 다이아몬드 기판의 측면 중 적어도 일부를 감싸게끔 형성되는, 단계
를 더 포함하는, 트랜지스터 구조체의 제조 방법.According to claim 1,
A solder fixing step of attaching a metal-coated diamond substrate to the bottom of the combined PCB and the ceramic capacitor single layer and attaching a package frame to the bottom of the diamond substrate, wherein a third solder is the diamond At least a portion of the top surface of the diamond substrate to fix at least a portion of the top surface of the substrate, at least a portion of the side surface of the diamond substrate, at least a portion of the top surface of the package frame, and at least a portion of the bottom surface of the PCB to each other; Formed to surround at least a portion of the side surface of the diamond substrate, step
Further comprising a method of manufacturing a transistor structure.
상기 다이아몬드 기판을 부착하는 공정은,
상기 GaN 소자의 하단면의 소스 단자 및 상기 세라믹 커패시터 단일 층의 상기 접지부를 상기 금속으로 코팅된 다이아몬드 기판에 부착하고 큐어링함
을 포함하는, 트랜지스터 구조체의 제조 방법.6. The method of claim 5,
The process of attaching the diamond substrate,
The source terminal of the lower surface of the GaN device and the ground portion of the single layer of the ceramic capacitor were attached to the metal-coated diamond substrate and cured.
A method of manufacturing a transistor structure comprising:
상기 패키지 프레임의 상단에 상기 PCB, 상기 세라믹 커패시터 단일 층 및 상기 다이아몬드 기판을 포위하는 메탈 측벽이 형성된 상태에서, 상기 메탈 측벽의 적어도 일부를 관통하도록 형성된 세라믹 절연단자를 통하여 입력 핀 및 출력 핀을 상기 제1 금속 패턴의 입력단 및 출력단에 각각 솔더링하는 단계
를 더 포함하는 트랜지스터 구조체의 제조 방법.6. The method of claim 5,
In a state in which a metal sidewall surrounding the PCB, the ceramic capacitor single layer, and the diamond substrate is formed on an upper end of the package frame, the input pin and the output pin are connected through a ceramic insulating terminal formed to penetrate at least a part of the metal sidewall. Soldering each of the input terminal and the output terminal of the first metal pattern
A method of manufacturing a transistor structure further comprising a.
상기 솔더들은 상이한 온도에서 녹는 솔더들 중에서 적어도 2 가지의 온도에서 녹는 솔더들로 선택되고, 상기 적어도 2 가지의 온도에서 녹는 솔더들 중 적어도 하나는 나노 은 또는 구리를 포함하는, 트랜지스터 구조체의 제조 방법.According to claim 1,
The solders are selected from among solders melting at different temperatures, and at least one of the solders melting at at least two temperatures comprises nano silver or copper. .
상단면 및 하단면에 각각 제3 금속 패턴, 및 접지부인 제4 금속 패턴이 형성된 세라믹 커패시터 단일 층으로서, 상기 세라믹 커패시터 단일 층은 소정 기준을 충족하는 선택도를 가진 제2 세라믹 기판으로 된 복수 개의 단일 세라믹 커패시터를 포함하는, 세라믹 커패시터 단일 층; 및
게이트 단자들 및 드레인 단자들을 포함하는 GaN 소자로서, 상기 게이트 단자들 및 상기 드레인 단자들이 노출된 일면과 상기 제2 금속 패턴이 서로 면하는 상태에서 상기 게이트 단자들 및 상기 드레인 단자들 각각과 상기 PCB의 상기 제2 금속 패턴의 마이크로스트립 선로가 제1 솔더를 통하여 직접 연결된, GaN 소자;
를 포함하고,
상기 세라믹 커패시터 단일 층의 상기 제3 금속 패턴과 상기 제2 금속 패턴이 서로 면하는 상태에서 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 상기 제3 금속 패턴이 제2 솔더를 통하여 직접 연결되되, 상기 게이트 단자는 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되어 1차 게이트 정합 회로가 구성되고, 상기 드레인 단자는 개별적으로 또는 그룹으로 상기 단일 세라믹 커패시터와 도통되어 1차 드레인 정합 회로가 구성되는, 트랜지스터 구조체.a PCB including a first ceramic substrate (alumina substrate) having a first metal pattern and a second metal pattern formed on an upper surface and a lower surface, respectively;
A single ceramic capacitor layer having a third metal pattern and a fourth metal pattern serving as a ground formed on top and bottom surfaces, respectively, wherein the ceramic capacitor single layer includes a plurality of second ceramic substrates with selectivity satisfying a predetermined criterion. a ceramic capacitor single layer comprising a single ceramic capacitor; and
A GaN device including gate terminals and drain terminals, wherein each of the gate terminals and the drain terminals and the PCB are in a state in which one surface on which the gate terminals and the drain terminals are exposed and the second metal pattern face each other a GaN device in which the microstrip line of the second metal pattern is directly connected through a first solder;
including,
In a state in which the third metal pattern of the single layer of the ceramic capacitor and the second metal pattern face each other, the microstrip line of the second metal pattern and the third metal pattern are directly connected through a second solder, gate terminals, individually or in groups, conducting with the single ceramic capacitor to form a primary gate matching circuit, and the drain terminals conducting individually or in groups with the single ceramic capacitors to form a primary drain matching circuit. struct.
상기 제1 금속 패턴과 상기 제2 금속 패턴의 상기 마이크로스트립 선로 사이에 복수 개의 비아 홀이 형성되고, 상기 비아 홀을 통하여 상기 제1 금속 패턴과 상기 제2 금속 패턴이 도통된, 트랜지스터 구조체.10. The method of claim 9,
A plurality of via holes are formed between the microstrip lines of the first metal pattern and the second metal pattern, and the first metal pattern and the second metal pattern are electrically connected through the via holes.
상기 게이트 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 입력단의 임피던스가 소정의 제1 기준 임피던스가 되게 하는 2-way 결합기들이 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지고 상기 제1 금속 패턴 상에서 상기 입력단과 도통되도록 형성되고,
상기 드레인 단자에 연결되는 상기 제2 금속 패턴의 상기 마이크로스트립 선로와 도통되는 상기 제1 금속 패턴의 위치인 출력단의 임피던스가 소정의 제2 기준 임피던스가 되게 하는 2-way 결합기들이 상기 GaN 소자의 치수, 수량, 주파수 및 대역폭에 기초하여 정해진 패턴 폭과 길이를 가지고 상기 제1 금속 패턴 상에서 상기 출력단과 도통되도록 형성되는,
트랜지스터 구조체.11. The method of claim 10,
The two-way couplers that make the impedance of the input terminal, which is the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the gate terminal, become a predetermined first reference impedance are the dimensions of the GaN device. , has a pattern width and length determined based on the quantity, frequency and bandwidth, and is formed to be conductive with the input terminal on the first metal pattern,
The two-way couplers that make the impedance of the output terminal, which is the position of the first metal pattern conducting with the microstrip line of the second metal pattern connected to the drain terminal, become a predetermined second reference impedance are the dimensions of the GaN device. , formed to be conductive with the output terminal on the first metal pattern having a pattern width and length determined based on the quantity, frequency and bandwidth,
transistor structure.
결합된 상기 PCB 및 상기 세라믹 커패시터 단일 층의 하단에 부착된, 금속으로 코팅된 다이아몬드 기판; 및
상기 다이아몬드 기판의 하단에 부착된 패키지 프레임을 더 포함하고,
상기 다이아몬드 기판의 상단면 중 적어도 일부, 상기 다이아몬드 기판의 측면 중 적어도 일부, 상기 패키지 프레임의 상단면 중 적어도 일부, 및 상기 PCB의 하단면 중 적어도 일부를 서로 고정하도록 상기 다이아몬드 기판의 상단면 중 적어도 일부와 상기 다이아몬드 기판의 측면 중 적어도 일부를 감싸는 제3 솔더가 형성된, 트랜지스터 구조체.10. The method of claim 9,
a metal-coated diamond substrate attached to the bottom of the combined PCB and the ceramic capacitor single layer; and
Further comprising a package frame attached to the bottom of the diamond substrate,
At least one of the top surfaces of the diamond substrate to fix at least a portion of the top surface of the diamond substrate, at least a portion of the side surface of the diamond substrate, at least a portion of the top surface of the package frame, and at least a portion of the bottom surface of the PCB to each other A third solder surrounding at least a portion of a portion and a side surface of the diamond substrate is formed, the transistor structure.
상기 GaN 소자의 하단면의 소스 단자 및 상기 세라믹 커패시터 단일 층의 상기 접지부가 상기 다이아몬드 기판에 부착된, 트랜지스터 구조체.13. The method of claim 12,
and the source terminal of the lower surface of the GaN device and the ground portion of the ceramic capacitor single layer are attached to the diamond substrate.
패키지 프레임의 상단에 형성된, 상기 PCB, 상기 세라믹 커패시터 단일 층 및 상기 다이아몬드 기판을 포위하는 메탈 측벽; 및
상기 메탈 측벽의 적어도 일부를 관통하도록 형성된 세라믹 절연단자를 통하여 상기 제1 금속 패턴의 입력단 및 출력단에 각각 솔더링된 입력 핀 및 출력 핀
을 더 포함하는 트랜지스터 구조체.13. The method of claim 12,
a metal sidewall surrounding the PCB, the ceramic capacitor single layer, and the diamond substrate formed on the top of the package frame; and
Input pins and output pins respectively soldered to the input terminal and output terminal of the first metal pattern through a ceramic insulating terminal formed to penetrate at least a portion of the metal sidewall
Transistor structure further comprising a.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064852A (en) * | 2007-09-05 | 2009-03-26 | Okutekku:Kk | Semiconductor device, and manufacturing method of semiconductor device |
| KR20100008257A (en) * | 2008-07-15 | 2010-01-25 | 알.에프 에이치아이씨 주식회사 | High power semiconductor chip package and method for fabricating the same |
| JP2012089893A (en) * | 2006-03-15 | 2012-05-10 | Hitachi Ltd | Power semiconductor device |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| JP2015231022A (en) * | 2014-06-06 | 2015-12-21 | 富士電機株式会社 | Semiconductor device |
| US20180374813A1 (en) | 2016-01-26 | 2018-12-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Assembly comprising hybrid interconnecting means including intermediate interconnecting elements and sintered metal joints, and manufacturing process |
| JP2020004929A (en) * | 2018-07-02 | 2020-01-09 | 富士電機株式会社 | Semiconductor device |
-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089893A (en) * | 2006-03-15 | 2012-05-10 | Hitachi Ltd | Power semiconductor device |
| JP2009064852A (en) * | 2007-09-05 | 2009-03-26 | Okutekku:Kk | Semiconductor device, and manufacturing method of semiconductor device |
| KR20100008257A (en) * | 2008-07-15 | 2010-01-25 | 알.에프 에이치아이씨 주식회사 | High power semiconductor chip package and method for fabricating the same |
| US9111750B2 (en) | 2013-06-28 | 2015-08-18 | General Electric Company | Over-voltage protection of gallium nitride semiconductor devices |
| JP2015231022A (en) * | 2014-06-06 | 2015-12-21 | 富士電機株式会社 | Semiconductor device |
| US20180374813A1 (en) | 2016-01-26 | 2018-12-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Assembly comprising hybrid interconnecting means including intermediate interconnecting elements and sintered metal joints, and manufacturing process |
| JP2020004929A (en) * | 2018-07-02 | 2020-01-09 | 富士電機株式会社 | Semiconductor device |
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