JP2009010351A - 半導体基板、及び半導体装置の作製方法 - Google Patents

Abstract

【課題】支持基板として半導体層とは異種の材料を用いた場合にも、実用に耐えうる結晶半導体層を備えた半導体基板と、当該半導体基板を用いた半導体装置を提供する。
【解決手段】半導体基板は、支持基板と単結晶半導体層の間に接合面を形成する接合層、窒素含有絶縁材料で形成されるバリア層、窒素濃度が２０原子％未満であって水素を１〜２０原子％含む絶縁材料で形成される緩和層、ハロゲンを含有する絶縁層を有する。上記構成を少なくとも一部に有し、マイクロ波プラズマ気相成長法によりＳｉＨ_４とＮ_２Ｏを原料ガスとして作製されたゲート絶縁層が単結晶半導体層と接する構成とする。
【選択図】図１

Description

接合貼り合わせ技術を用いて作製されたシリコン・オン・インシュレータ（ＳＯＩ）構造に関し、特にガラス基板等の絶縁表面を有する支持基板に単結晶半導体層を接合させた半導体基板の製造方法に関する。また、このようなＳＯＩ構造を有する半導体基板による表示装置若しくは半導体装置、及びこれらの作製方法に関する。

単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハーに代わり、絶縁層の上に薄い単結晶半導体層が形成されたシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯＩ基板）が開発されている。半導体基板を使う集積回路は、トランジスタの寄生容量を減らせるので、動作速度向上と消費電力削減に効果がある。そのためマイクロプロセッサなど高性能な半導体装置への応用されている。

ＳＯＩ基板を製造する方法としては、水素イオン注入による剥離法が知られている（例えば、特許文献１参照）。水素イオン注入による剥離法は、シリコンウエハーに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面としてシリコン層（ＳＯＩ層）を剥離し、該ＳＯＩ層を別のシリコンウエハーへ接合する技法である。この技法は、ＳＯＩ層を剥離する熱処理を行うことに加え、接合強度を高めるために、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃の還元性雰囲気下で熱処理を行う必要がある。

一方、高耐熱性ガラスなどの絶縁基板に単結晶シリコン層を設けた半導体装置が開示されている（特許文献２参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入による剥離法により得られる単結晶シリコン層が当該絶縁性シリコン膜上に固着された構成を有している。
米国特許第６３７２６０９号 特開平１１−１６３３６３号公報

単結晶半導体層と支持基板とを、絶縁層を挟んで接合させる場合、支持基板が単結晶半導体層と異なる材料であると、この両者の間には物理的特性の違いにより歪みが生じやすい。それにより、単結晶半導体層に欠陥が誘起される場合があり、それが半導体素子の特性を劣化させる要因となっている。

また、歪み点が７００℃以下のガラス基板に設けた結晶性半導体層を用いて半導体集積回路を製造する場合、該歪み点以下の温度でも耐圧が高い絶縁層が求められてしまう。

このような問題点に鑑み、支持基板として半導体層とは異種の材料を用いた場合にも、実用に耐えうる結晶半導体層を備えた半導体基板及びその作製方法を提供することを目的の一とする。また、そのような半導体基板を用いた半導体装置及びその作製方法を提供することを目的の一とする。

本発明の一は、支持基板と単結晶半導体層の間に、接合面を形成する接合層、窒素含有絶縁材料で形成されるバリア層、窒素濃度が２０原子％未満（好ましくは０．０１〜１０原子％）であって水素（及び／又はＯＨ基）を１〜２０原子％含む絶縁材料で形成される緩和層、ハロゲンを含有する絶縁層を有する半導体基板を要旨とする。

本発明の一は、上記構成を少なくとも一部に有し、マイクロ波プラズマ気相成長法（マイクロ波プラズマＣＶＤ法）により作製された絶縁層（代表的にはゲート絶縁層）が単結晶半導体層と接する半導体装置を要旨とする。当該絶縁層を形成するものとして、酸化窒化シリコンが好ましく、該酸化窒化シリコンはその組成として、窒素よりも酸素の含有量が多いものであって、シリコン、酸素、窒素及び水素の合計含有量を１００％とした場合、これらの濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜３５原子％、水素（及び／又はＯＨ基）が０．１〜１０原子％の範囲で含まれるものが好ましい。

支持基板と単結晶半導体層との間に機能の異なる複数の絶縁層を設けることにより、異種材料でなるもの同士を接合することの他に、該単結晶半導体層への不純物汚染を防ぐことが出来、歪み応力が加わることにより誘発される結晶欠陥の発生を抑制することが可能となる。緩和層は窒素含有量を２０原子％以下として、水素（及び／又はＯＨ基）を０．１〜１０原子％含ませて構造柔軟性を持たせることにより、異種材料を密接させた場合に生じる応力歪みを有効に緩和することができる。ハロゲンを含む絶縁層は、金属不純物を捕集して単結晶半導体層の汚染を防ぐことができる。

半導体集積回路の絶縁層（特にゲート絶縁層）としてマイクロ波プラズマ気相成長法により作製されたものを適用することにより絶縁耐圧を向上させることができる。また、ゲートリークを低減することが出来、ホットキャリア耐性に優れた半導体装置を得ることができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

なお、以下の説明では、絶縁表面を有する基板若しくは絶縁基板上に単結晶半導体層を設ける場合について説明するが、その基となる半導体基板の種類を代えることで、多結晶半導体層を絶縁表面を有する基板若しくは絶縁基板上に接合することもできる。

本形態に係る半導体基板の態様を図１及び図２を参照して説明する。各図において、支持基板１０１は、絶縁表面を有する基板、具体的にはアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）が適用される。すなわち、熱膨張係数が２５×１０^−７／℃から５０×１０^−７／℃（好ましくは、３０×１０^−７／℃から４０×１０^−７／℃）であって歪み点が５８０℃から６８０℃（好ましくは、６００℃から６８０℃）のガラス基板を適用することができる。その他に石英基板、セラミック基板、表面が絶縁膜で被覆された金属基板などのも適用可能である。

単結晶半導体層１０２は単晶半導体基板を剥離して得られるものである。例えば、単結晶半導体層１０２は、単結晶半導体基板の所定の深さに水素又はフッ素をイオン注入し、その後熱処理を行って表層の単結晶半導体層を剥離することにより得られる。単結晶半導体基板としては、シリコン、ゲルマニウム、その他ガリウムヒ素、インジウムリンなどの化合物半導体の基板を適用することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層１０２の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さである。

図１（Ａ）において、単結晶半導体層１０２には、ハロゲンを含有する絶縁層１０３が接して設けられている。ハロゲンを含有する絶縁層１０３の代表例はハロゲンを含有する酸化シリコン層であり、この酸化シリコン層は単結晶半導体層１０２の母体となる単結晶半導体基板の表面を酸化することにより作製される。ハロゲンを含有する絶縁層１０３は、ハロゲンを含有することにより単結晶半導体層１０２とハロゲンを含有する絶縁層１０３との界面における局在準位密度を低減する効果を奏する。すなわち、単結晶半導体層１０２とハロゲンを含有する絶縁層１０３の界面が不活性化されて電気的特性が安定する。従って、単結晶半導体層１０２とハロゲンを含有する絶縁層１０３とは接して設けられているとよい。

ハロゲンを含有する絶縁層１０３に接して窒素濃度が２０原子％未満（好ましくは０．０１〜１０原子％）であって水素（及び／又はＯＨ基）を１〜２０原子％含む絶縁材料で形成される緩和層１０５が設けられている。緩和層１０５は、酸化シリコン層、酸化窒化シリコン層から選ばれた一層又は複数の層による積層構造により構成される。緩和層１０５は窒素含有量を２０原子％未満として、水素（及び／又はＯＨ基）を１〜２０原子％含ませて柔軟性を持たせることにより、異種材料を密接させた場合に生じる応力歪みを有効に緩和することができる。緩和層１０５は、１０ｎｍ〜５０００ｎｍ、好ましくは３０ｎｍ〜１０００ｎｍの厚さで設けることが好ましい。

窒素含有絶縁材料で形成されるバリア層１０６は、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層及び窒化酸化アルミニウム層から選ばれた一層又は複数の層による積層構造により構成される。バリア層１０６は、不純物が単結晶半導体層１０２側に拡散するのを防止するために設けることが好ましい。

なお、酸化窒化シリコン層とは、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素（及び／又はＯＨ基）が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素（及び／又はＯＨ基）が１５〜２５原子％の範囲で含まれるものをいう。

バリア層１０６と支持基板１０１の間には接合面となる接合層１０４を設ける。接合層１０４によって、単結晶半導体層１０２と、支持基板１０１とは接合される。但し、単結晶半導体層１０２と接合層１０４とは接して設ける必要はなく、支持基板１０１と接合層１０４とも接して設ける必要はない。接合層１０４の表面は平滑性を有し、親水性を有する。このような表面を可能とするものとして、化学的な反応により形成される絶縁層が好ましい。例えば、熱的又は化学的な反応により形成される酸化膜が適している。化学的な反応により形成される膜であれば表面の平滑性を確保できるからである。平滑面及び親水性でなる表面を有する接合層１０４は０．２ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、接合層を成膜する表面の膜荒れを平滑化すると共に、当該接合層自体の表面の平滑性を確保することが可能である。

接合層１０４の好適な一例としては、化学気相成長法により堆積される酸化シリコンである。この場合、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。接合層１０４は、支持基板１０１側にのみ成膜し、単結晶半導体層１０２を有する層と接合させてもよく、支持基板１０１及び単結晶半導体層１０２を有する層の両側に成膜し、その後接合させてもよい。

バリア層１０６と支持基板１０１の間に接合層１０４が介在し、これらの層が密接することで室温であっても接合することが可能である。支持基板１０１と単結晶半導体層１０２とを押しつける、つまり圧力を加えれば、より強固に接合させることが可能である。この接合は表面間引力によるものなので、表面に複数の親水基を付着させる処理を加えるとより好ましい態様となる。例えば、接合層１０４の表面を酸素プラズマ処理若しくはオゾン処理して親水性にするとよく、また接合層１０４が単結晶半導体層１０２側に形成されている場合には支持基板１０１の表面を酸素プラズマ処理若しくはオゾン処理して親水性にすることが好ましい。このように表面を親水性にする処理を加えた場合には、表面の水酸基（ＯＨ基）が作用して水素結合により接合が形成される。

さらに表面に複数の親水基を付着させる処理として、清浄する工程があり、洗浄化された表面同士を密接させることで容易に接合させることができ、これに対して室温以上の温度で加熱すると接合強度高めることができる。例えば、接合層１０４及び／又は接合層１０４と接する層の洗浄処理として、接合層の表面及び／又はそれらの表面にアルゴンなどの不活性ガスによるイオンビームを照射することは有効である。イオンビームの照射により、接合層１０４の表面及び／又は接合層１０４と接する層の表面に未結合種が露呈して非常に活性な表面が形成される。このような活性化された表面同士を密接させると低温でも接合させることが可能である。表面を活性化して接合させる方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。

図１（Ｂ）は、支持基板１０１側から順にバリア層１０６、緩和層１０５及び接合層１０４を設け、ハロゲンを含有する絶縁層１０３が接した単結晶半導体層１０２が接合している構成を示す。支持基板１０１として用いられるアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）には、ナトリウムなどアルカリ金属が微量に含まれており、この微量の不純物によってトランジスタなど半導体素子の特性に悪影響を及ぼす。そこでバリア層１０６が設けられたことにより支持基板１０１に含まれる上記のような金属不純物が単結晶半導体層１０２側に拡散するのを防止する効果がある。また、緩和層１０５は、バリア層１０６の内部応力を緩和する作用がある。

ハロゲンを含有する絶縁層１０３と緩和層１０５の間には、平滑面及び親水性でなる表面を有する接合層１０４を設ける。接合層１０４の好適な一例としては、化学気相成長法により堆積される酸化シリコンである。ハロゲンを含有する絶縁層１０３と緩和層１０５の間に接合層１０４が介在し、これらの層が密接することで室温であっても接合することが可能である。支持基板１０１と単結晶半導体層１０２と押しつける、つまり圧力を加えれば、より強固に接合させることが可能である。接合層１０４による接合形成の原理は図１（Ａ）の場合と同様である。

図２（Ａ）は、単結晶半導体層１０２に接して設けられるハロゲンを含有する絶縁層１０３と接合層１０４の間に緩和層１０５を設け、支持基板１０１と接合層１０４の間にバリア層１０６を設けた構成を示している。即ち支持基板１０１側から順に、バリア層１０６、接合層１０４、緩和層１０５、ハロゲンを含有する絶縁層１０３、単結晶半導体層１０２が設けられた構成である。単結晶半導体層側と支持基板側の両方に接合層１０４を形成する。これら接合層１０４が密接することにより単結晶半導体層１０２と支持基板１０１とは接合されている。緩和層１０５を単結晶半導体層１０２の近い側に設けることにより単結晶半導体層１０２の応力歪みを有効に緩和することが可能である。また、支持基板１０１に近い側にバリア層１０６を設けることにより、支持基板１０１側からの不純物汚染を有効に防ぐことができる。バリア層１０６は、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層から選ばれた一又は複数の層で形成すれば良い。

図２（Ｂ）は、単結晶半導体層１０２に接して設けられるハロゲンを含有する絶縁層１０３と接合層１０４の間にバリア層１０６を設け、支持基板１０１と接合層１０４の間に緩和層１０５を設けた構成を示している。即ち支持基板１０１側から順に、緩和層１０５、接合層１０４、バリア層１０６、ハロゲンを含有する絶縁層１０３、単結晶半導体層１０２が設けられた構成である。単結晶半導体層側と支持基板側の両方に接合層１０４を形成する。これら接合層１０４が密接することにより単結晶半導体層１０２と支持基板１０１とは接合されている。支持基板１０１に近い側に緩和層１０５を設けることにより、支持基板１０１の熱歪みを効果的に緩和することができる。この場合、支持基板１０１に接して緩和層１０５を厚く形成することができるので、支持基板１０１の表面の微細な凹凸（例えば研磨痕など）を緩和して平坦性を高めることもできる。また、単結晶半導体層１０２に近い側にバリア層１０６を設けることにより不純物汚染を有効に防ぐことができる。

一方もしくは両方の接合層１０４として、有機シランガスによりプラズマ化学的気相成長（ＣＶＤ）法で作製される酸化シリコン膜に代えて、シリコンの水素化物又はフッ化物気体と窒素酸化物気体（代表的にはＳｉＨ_４とＮ_２Ｏ）で作製される酸化窒化シリコン膜を適用しても良い。この場合、単結晶半導体層１０２側に設けられる接合層１０４と、支持基板１０１側の設けられる接合層１０４の少なくとも一方が有機シランガスによりプラズマＣＶＤ法で作製される酸化シリコン膜であり、他方が酸化窒化シリコン膜とする構成を適用することができる。或いは、接合層１０４の両者を酸化窒化シリコン膜で形成しても良い。

図１及び図２の構成によれば、単結晶半導体層１０２への不純物汚染を防ぐことが出来、歪み応力が加わることにより誘発される結晶欠陥の発生を抑制することが可能となる。また、単結晶半導体層１０２とハロゲンを含有する絶縁層との界面における局在準位密度を下げることができる。このような単結晶半導体層１０２を使ってトランジスタをはじめとする半導体素子を形成することが可能である。

次に、このような半導体基板の製造方法について図面を参照して説明する。図３（Ａ）において、単結晶半導体基板１０７としてｐ型若しくはｎ型の単結晶シリコン基板（シリコンウエハー）が用いられる。単結晶半導体基板１０７の表面の酸化膜を除去した後にハロゲンを含有する絶縁層１０３を形成する。酸化膜の除去には脱脂洗浄を用いることができる。ハロゲンを含有する絶縁層１０３の形成には酸化雰囲気中にハロゲンを添加して、熱処理を行うことが好ましい。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。好適には９５０℃〜１１５０℃の温度で熱処理を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。添加されるハロゲンとしてはＨＣｌの他に、ＨＦ、ＮＦ_３、ＨＢｒ、Ｃｌ_２、ＣｌＦ_３、ＢＣｌ_３、Ｆ_２、Ｂｒ_２などから選ばれた一種又は複数種を適用することができる。ハロゲンを含有する絶縁層１０３の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。ハロゲンを含有する絶縁層１０３のハロゲン濃度は１×１０^１７／ｃｍ^３〜５×１０^２０／ｃｍ^３であり、金属などの不純物を捕獲して単結晶半導体基板１０７の汚染を防止することができる。

このような温度範囲でハロゲンを含有する絶縁層１０３を形成することで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素を代表とするハロゲンの作用により、金属などの不純物が揮発性のハロゲン化物、例えば塩化物となって気相中へ離脱して除去される。特に単結晶半導体基板１０７の表面を化学的機械研磨（ＣＭＰ）処理したものに対してはゲッタリング効果が有効である。また、水素は単結晶半導体基板１０７とハロゲンを含有する絶縁層１０３の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。

図３（Ｂ）では、ハロゲンを含有する絶縁層１０３に接して緩和層１０５を形成する。緩和層１０５は、プラズマＣＶＤ法により酸化シリコン膜又は酸化窒化シリコン膜で形成することが好ましく、１０ｎｍ〜５０００ｎｍ、好ましくは３０ｎｍ〜１０００ｎｍの厚さで形成する。酸化窒化シリコン膜を形成する場合には、シリコンの水素化物又はフッ化物気体と窒素酸化物気体（代表的にはＳｉＨ_４とＮ_２Ｏ）を原料ガスとして用いれば良く、窒素濃度が２０原子％未満（好ましくは０．０１〜１０原子％）であって水素（及び／又はＯＨ基）が１〜２０原子％含まれるように、堆積温度は５００℃以下とすることが好ましい。

緩和層１０５を形成した後、バリア層１０６を形成する。緩和層１０５とバリア層１０６とは連続的に形成すると好ましい。バリア層１０６は、窒化シリコン層又は窒化酸化シリコン層を気相成長法で５０ｎｍ〜２００ｎｍの厚さで形成する。例えば、窒化シリコン膜はＳｉＨ_４とＮＨ_３を原料ガスとしてプラズマＣＶＤ法で形成する。窒化酸化シリコン層はＳｉＨ_４、Ｎ_２Ｏ及びＮＨ_３を用いてプラズマＣＶＤ法で形成する。バリア層１０６は、不純物の拡散防止効果を奏すると共に、分離層１０８を形成する際に、イオンの照射により単結晶半導体基板１０７の表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。

バリア層１０６及び緩和層１０５を形成した後、水素若しくはハロゲンイオンを注入して分離層１０８を形成する。分離層１０８は、単結晶半導体基板１０７の表面から電界で加速されたイオンを所定の深さに注入することで形成される。単結晶半導体基板１０７に形成される分離層１０８の深さは、５ｎｍ〜５００ｎｍ、好ましくは１０ｎｍ〜１００ｎｍの深さを目安とする。単結晶半導体基板１０７における分離層１０８の深さは、イオンの加速エネルギーとイオンの入射角によって制御することができ、バリア層１０６と緩和層１０５の厚さによっても制御することができる。この場合、緩和層１０５は、酸化シリコン若しくは酸化窒化シリコンを主成分とするので、内部応力が小さくできることから、比較的厚く形成することができる。すなわち、分離層１０８を形成するイオンの注入深さは、緩和層１０５の膜厚によって制御するとよい。

単結晶半導体基板１０７の表面から特定の深さ（イオンが進入する平均深さに近い深さである）の領域に分離層１０８が形成される。例えば、単結晶半導体層の厚さは５ｎｍ〜５００ｎｍ、好ましくは１０ｎｍ〜２００ｎｍの厚さである。イオンを注入する際の加速電圧は、バリア層１０６及び緩和層１０５膜厚も考慮して設定される。イオンの注入はイオンドーピング装置を用いて行うことが好ましい。すなわち、原料ガスをプラズマ化して生成された複数のイオン種を質量分離しないで注入するドーピング方式を用いる。本形態の場合、一又は複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。イオンドーピングは、加速電圧１０ｋＶから１００ｋＶ、好ましくは３０ｋＶから８０ｋＶ、ドーズ量は１×１０^１６／ｃｍ^２から４×１０^１６／ｃｍ^２、ビーム電流密度が２μＡ／ｃｍ^２以上、好ましくは５μＡ／ｃｍ^２以上、より好ましくは１０μＡ／ｃｍ^２以上とすれば良く、注入によって半導体層に生成される欠陥を低減することができる。

水素イオンを注入する場合には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋イオンを含ませると共に、Ｈ_３ ^＋イオンの割合を高めておくことが好ましい。注入効率を高めることができ、注入時間を短縮することができるからである。それにより、単結晶半導体基板１０７に形成される分離層１０８の領域には１×１０^２０／ｃｍ^３（好ましくは５×１０^２０／ｃｍ^３）以上の水素を含ませることが可能である。単結晶半導体基板１０７中において、局所的に高濃度の水素注入領域を形成すると、結晶構造が乱されて微小な空孔が形成され、分離層１０８を多孔質構造とすることができる。この場合、比較的低温の熱処理によって分離層１０８に形成された微小な空孔の体積変化が起こり、分離層１０８に沿って劈開することにより薄い単結晶半導体層を剥離して得ることができる。

イオンを質量分離して単結晶半導体基板１０７に注入しても同様に分離層１０８を形成することができる。この場合にも、質量数の大きいイオン（例えばＨ_３ ^＋イオン）を選択的に照射することは上記と同様な効果を奏することとなり好ましい。

イオンを生成するガスとしては水素の他に重水素、ヘリウムのような不活性ガスを選択することも可能である。原料ガスにヘリウムを用い、質量分離機能を有さないイオンドーピング装置を用いることにより、Ｈｅ^＋イオンの割合が高いイオンビームを得ることができる。このようなイオンを単結晶半導体基板１０７に注入することで、微小な空孔を形成することができ上記と同様な分離層１０８を単結晶半導体基板１０７中に設けることができる。

図３（Ｃ）に示すように接合層１０４を形成する。接合層１０４としては酸化シリコン膜を形成することが好ましい。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。

化学気相成長法による成膜では、単結晶半導体基板に形成した分離層１０８から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶半導体基板から単結晶半導体層を剥離する熱処理は、接合層１０４の成膜温度よりも高い熱処理温度が適用される。

また、図３（Ｂ）と図３（Ｃ）の工程において、分離層１０８を形成した後、緩和層１０５、バリア層１０６及び接合層１０４を連続的に形成しても良い。この工程によれば、緩和層１０５、バリア層１０６及び接合層１０４を大気に触れさせることなく形成することができ、異物の混入やカリウム、ナトリウムなどの汚染を防ぐことができる。

図４（Ａ）は支持基板１０１と単結晶半導体基板１０７を密接させる段階を示す。支持基板１０１と単結晶半導体基板１０７の接合層１０４が形成された面を対向させ、密接させることで接合させる。支持基板及び接合層が密接する面は十分に清浄化しておくとよい。支持基板１０１と接合層１０４を密接させることにより、接合させることができる。支持基板１０１と単結晶半導体基板１０７とを押しつけることで水素結合により強固な接合を形成することが可能であり、初期段階の接合にはファン・デル・ワールス力が作用するものと考えられている。

良好な接合を形成するために、接合層１０４と支持基板１０１の表面を活性化しておいても良い。例えば、接合層１０４と支持基板１０１との接合させる面に表面処理を行う。例えば表面処理として、原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガスである中性原子ビーム若しくは不活性ガスであるイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃〜４００℃の温度であっても接合強度を高めることが可能となる。

図４（Ｂ）は単結晶半導体基板１０７から単結晶半導体層１０２を剥離する段階を示す。単結晶半導体基板１０７と支持基板１０１を重ね合わせた状態で熱処理を行う。熱処理により支持基板１０１上に単結晶半導体層１０２を残して単結晶半導体基板１０７の分離を行う。熱処理は接合層１０４の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。この温度範囲で熱処理を行うことで分離層１０８に形成された微小な空孔に体積変化が起こり、分離層１０８に沿って劈開することができる。接合層１０４は支持基板１０１と接合しているので、支持基板１０１上には単結晶半導体基板１０７と同じ結晶性の単結晶半導体層１０２が接合される。

図５（Ａ）は支持基板１０１に単結晶半導体層１０２が接合された状態で熱処理を行う段階を示す。この熱処理は分離層１０８の形成に注入された水素若しくはハロゲンを単結晶半導体層１０２から脱離させることができる。また、支持基板１０１と単結晶半導体層１０２の接合部、つまり接合層１０４近傍における微小な空孔を除去するために行うこともできる。熱処理の温度は水素若しくはハロゲンが単結晶半導体層１０２から放出される温度以上であって、支持基板１０１の歪み点近傍の温度までを可能とする。例えば、４００℃〜７３０℃の温度範囲で行われる。熱処理装置としては電熱炉、ランプアニール炉などを適用することができる。熱処理は多段階に温度を変化させて行っても良い。また瞬間熱アニール（ＲＴＡ）装置を用いても良い。ＲＴＡ装置によって熱処理を行う場合には、支持基板の歪み点近傍又はそれよりも若干高い温度に加熱することもできる。このような熱処理を行うことで、支持基板１０１と単結晶半導体層１０２の間における水素結合を、より強固な共有結合に変化させることができる。

単結晶半導体層１０２に含まれる過剰な水素は複雑な挙動を示し、熱によって半導体素子の特性を劣化させるように作用する場合がある。例えば、シリコンの格子間に含まれる水素は、価電子制御を目的としてドーピングされた不純物を不活性化させる作用がある。それにより、半導体素子であるトランジスタのしきい値電圧の変動、ソース領域若しくはドレイン領域を高抵抗化させることとなる。また、シリコンの格子間に水素が含まれることとなると、シリコンの配位数が変化して格子欠陥を生成するように振る舞うことがある。勿論、水素若しくはハロゲンはシリコン中の未結合手を補償する、すなわち欠陥を修復する作用がある。しかしながら上記のとおり半導体素子の特性を劣化させる場合があるため、分離層１０８を形成するために注入された水素若しくはハロゲンは一旦、単結晶半導体層１０２から除去することが好ましい。

図５（Ｂ）は単結晶半導体層１０２にエネルギービームを照射して、結晶欠陥を修復する段階を示す。この工程は、単結晶半導体層１０２が支持基板１０１に接合される際及び／又は剥離する際に、熱的及び／又は機械的ダメージを受けて結晶性が劣化するので、その修復を図る上で行うことが好ましい。エネルギービームは、単結晶半導体層１０２に対し選択的に吸収されるものが好ましく、レーザビームを適用することが望まれる。これは支持基板１０１を過剰に加熱することなく、単結晶半導体層１０２の欠陥を修復するためである。レーザビームは、エキシマレーザに代表される気体レーザ、ＹＡＧレーザに代表される固体レーザを光源として用いることができる。レーザビームの波長としては、紫外光から可視光域であることが好ましく、波長１９０ｎｍ〜７００ｎｍが適用される。光源から放射されるレーザビームは光学系にて矩形状若しくは線状に集光されたものであることが好ましく、このレーザビームを単結晶半導体層１０２上に走査して処理を行えば良い。その他、同様な目的においては、エネルギービームとしてハロゲンランプ若しくはキセノンランプなどを用いて行われるフラッシュランプアニールを適用しても良い。

本工程では、図５（Ａ）において、単結晶半導体層１０２の脱水素化がなされているので、単結晶半導体層１０２に空孔を発生させることなく結晶欠陥の修復を行うことができる。また、図５（Ｂ）では単結晶半導体層１０２に対し、エネルギービームを照射する処理を窒素雰囲気中で行えば、単結晶半導体層１０２の表面を平坦化することができる。

次に、単結晶半導体基板の他の製造方法について図６から図８を参照して説明する。図６（Ａ）は単結晶半導体基板１０７にハロゲンを含有する絶縁層１０３を形成する。ハロゲンを含有する絶縁層１０３は、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上、好適には９５０℃〜１１５０℃の温度で熱酸化を行い形成されたものであることが好ましい。そして、図６（Ｂ）で示すように分離層１０８を形成する。

図７（Ａ）において、支持基板１０１にはバリア層１０６、緩和層１０５及び接合層１０４が設けられている。バリア層１０６は、窒化シリコン層又は窒化酸化シリコン層を気相成長法で５０ｎｍ〜２００ｎｍの厚さで形成する。例えば、窒化シリコン膜はＳｉＨ_４とＮＨ_３を原料ガスとしてプラズマＣＶＤ法で形成する。窒化酸化シリコン層はＳｉＨ_４、Ｎ_２Ｏ及びＮＨ_３を用いてプラズマＣＶＤ法で形成する。バリア層１０６は、不純物の拡散防止効果を奏する。緩和層１０５は、プラズマＣＶＤ法により酸化シリコン膜又は酸化窒化シリコン膜で形成することが好ましく、１０ｎｍ〜５０００ｎｍ、好ましくは３０ｎｍ〜１０００ｎｍの厚さで形成する。酸化窒化シリコン膜を形成する場合には、ＳｉＨ_４とＮ_２Ｏを原料ガスとして用いれば良く、窒素濃度が２０原子％未満（好ましくは０．０１〜１０原子％）であって水素（及び／又はＯＨ基）を１〜２０原子％含むように、堆積温度は５００℃以下とすることが好ましい。

接合層１０４は平滑面及び親水性を表面に有する層とする。このような表面を形成可能なものとして、化学的な反応により形成される絶縁層が好ましい。平滑面及び親水性を表面に有する接合層１０４は０．２ｎｍ〜５００ｎｍの厚さで設けられる。この厚さであれば、接合層を成膜する表面の膜荒れを平滑化すると共に、当該接合層自体の表面の平滑性を確保することが可能である。接合層１０４としては酸化シリコン膜を形成することが好ましい。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。

このようなバリア層１０６、緩和層１０５及び接合層１０４が形成された支持基板１０１と、ハロゲンを含有する絶縁層１０３が形成された単結晶半導体基板１０７を密接させて接合する。この場合、ハロゲンを含有する絶縁層１０３と接合層１０４とが接合する。支持基板１０１と単結晶半導体基板１０７とを圧接することで水素結合による強固な接合を形成することが可能である。

図７（Ｂ）は単結晶半導体基板１０７から単結晶半導体層１０２を剥離する段階を示す。単結晶半導体基板１０７と支持基板１０１を重ね合わせた状態で熱処理を行う。熱処理により支持基板１０１上に単結晶半導体層１０２を残して単結晶半導体基板１０７の分離を行う。熱処理は接合層１０４の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。この温度範囲で熱処理を行うことで分離層１０８に形成された微小な空孔に体積変化が起こり、分離層１０８に沿って劈開することができる。接合層１０４は支持基板１０１と接合しているので、支持基板１０１上には単結晶半導体基板１０７と同じ結晶性の単結晶半導体層１０２が接合される。

図８（Ａ）は支持基板１０１に単結晶半導体層１０２が接合された状態で熱処理を行う段階であり、図５（Ａ）の場合と同様である。このような熱処理を行うことで、支持基板１０１と単結晶半導体層１０２間における水素結合を、より強固な共有結合に変化させることができる。また、図８（Ｂ）は単結晶半導体層１０２にエネルギービームを照射して、結晶欠陥を修復する段階であり、図５（Ｂ）と同様である。

本形態によれば、ガラス基板等の耐熱温度が７００℃以下の支持基板１０１であっても、単結晶半導体層１０２を強固に接合させることができる。支持基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路等の半導体装置を製造することができる。また、単結晶半導体基板に対しては、工程の最初の段階においてハロゲンを含む雰囲気中で熱酸化を行うことでゲッタリング作用が得られ、単結晶半導体基板を再利用する場合に有効である。

次いで、本形態による半導体装置について図１２〜図１４を参照して説明する。図１２（Ａ）において、単結晶半導体層１０２は支持基板１０１上に設けられている。単結晶半導体層１０２と支持基板１０１の間には、ハロゲンを含有する絶縁層１０３、緩和層１０５、バリア層１０６及び接合層１０４が設けられている、つまり支持基板１０１側から順に接合層１０４、バリア層１０６、緩和層１０５、ハロゲンを含有する絶縁層１０３、単結晶半導体層１０２が設けられている。この積層構造は図１（Ａ）と同じ態様である。以下の説明では、この積層構造の場合について示すが、図１及び図２に示す他の構成を転用することもできる。

単結晶半導体層１０２の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとすることが好ましい。単結晶半導体層１０２の厚さは、図３（Ｂ）で説明した分離層１０８の深さを制御することにより決定できる。単結晶半導体層１０２には、ｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素を添加することが好ましい。すなわち、ｎチャネル型電界効果トランジスタの形成領域に対応してｎ型不純物元素を添加し、ｐチャネル型電界効果トランジスタの形成領域に対応してｐ型不純物元素を添加して、所謂ウエル領域を形成する。不純物イオンのドーズ量は１×１０^１２／ｃｍ^２から１×１０^１４／ｃｍ^２程度で行えば良い。さらに、電界効果トランジスタのしきい値電圧を制御する場合には、これらのウエル領域にｐ型若しくはｎ型不純物元素を添加すれば良い。

図１２（Ｂ）は単結晶半導体層１０２をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１０２を形成する。そして、図１２（Ｃ）で示すようにゲート絶縁層１１１を形成する。ゲート絶縁層１１１は５ｎｍ〜５０ｎｍの厚さに形成する。ゲート絶縁層１１１は、酸化シリコン膜若しくは酸化窒化シリコン膜で形成することが好ましい。これらは気相成長法により形成する。４５０℃以下の温度で良質なゲート絶縁層１１１を形成する場合にはプラズマＣＶＤ法を適用することが好ましい。特にマイクロ波プラズマＣＶＤ法によるものであって、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）程度であるものを用いることが好ましい。電子密度が高く、電子温度が低く、活性種の運動エネルギーが低いプラズマを利用するとプラズマダメージが少なく、欠陥も少ないゲート絶縁層１１１を形成することができる。この場合、マイクロ波プラズマＣＶＤ法により、シリコンの水素化物又はフッ化物気体と窒素酸化物気体（代表的にはＳｉＨ_４とＮ_２Ｏ）で作製される酸化窒化シリコン膜を適用することが好ましい。以下にゲート絶縁層１１１を形成するのに適した装置の一例を示す。

図９は複数の反応室を備えたマルチチャンバマイクロ波プラズマＣＶＤ装置の一例を示す。この装置は、共通室４０７の周りに、ロード室４０１、アンロード室４０６、反応室４０２〜４０４、予備室４０５を備えた構成となっている。共通室４０７と各室の間にはゲートバルブ４０８が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。基板はロード室４０１、アンロード室４０６のカセット４００に装填され、共通室４０７の搬送手段４０９により反応室４０２〜４０４へ運ばれる。この装置では、膜毎に反応室をあてがうことが可能であり、複数の異なる被膜を大気に触れさせることなく連続して形成することができる。

図１０は反応室の一例を詳細に説明する図である。図１０は反応室の断面構造を示す。反応室は処理容器４１０と蓋体４１２とからなり、密閉構造により内部を減圧に保持できる構成となっている。処理容器４１０は、例えば、ステンレス鋼、アルミニウムなどの金属で形成されている。

反応室の内部を減圧にするために、低真空排気手段４１４と高真空排気手段４１６が処理容器４１０に連結されている。低真空排気手段４１４は、開閉バルブ４１５を動作させ、大気圧から０．１Ｐａ程度までの真空排気を行うものであり、例えば、ドライポンプにより構成される。高真空排気手段４１６は０．１Ｐａ以下の高真空排気を行うものであり、ターボ分子ポンプなどにより構成される。高真空排気手段４１６と直列に連結される圧力調節バルブ４１７は、ガス流のコンダクタンスを調整するものであり、ガス供給手段４３６から供給される反応ガスの排気速度を調整することができ、反応室内の圧力の所定の範囲に保つ動作をする。

処理容器４１０の内部には基板など被処理体を載置するサセプタ４１８が設けられている。サセプタ４１８は窒化アルミニウム、窒化シリコン、シリコンカーバイトなどのセラミックス材で構成されている。サセプタ４１８の内部には、給電部４２０及びヒータ４２２が設けられている。給電部４２０は整合器４２６を介して高周波電源４２４が接続されている。給電部４２０は、高周波電源４２４から出力された高周波電力が印加されてサセプタ４１８に載置された基板にバイアス電圧が印加されるようになっている。

ヒータ４２２はヒータ電源４２８に接続されている。ヒータ４２２はサセプタ４１８に埋め込まれており、ヒータ電源４２８から電力が供給されることにより発熱しサセプタ４１８に載置された基板を所定の温度に保持するようになっている。

ガス供給手段４３６は、原料ガスが充填されたシリンダ４３８、バルブ４３９、マスフローコントローラ４４０などで構成されている。マスフローコントローラ４４０で流量が調整された処理用ガスは処理容器４１０内に導入される。処理容器４１０にはガス供給ノズル（上）４４２、ガス供給ノズル（下）４４４があり、当該ノズルから原料ガスが処理容器４１０内に流れ出す構成となっている。例えば、ガス供給ノズル（上）４４２にはプラズマを安定させる不活性ガスや水素ガスを供給し、ガス供給ノズル（下）４４４には被膜堆積用の原料ガスを供給するといったように使い分けることができる。

蓋体４１２は処理容器４１０の上部を密閉するようにされている。蓋体４１２には導波管４３２が天板４３５に接するように配設されている。導波管４３２はマイクロ波電源４３０と連結されている。導波管４３２と天板４３５にはマイクロ波が漏洩するようにスリット４３３が設けられている。スリット４３３は誘電体板４３４で塞がれており、処理容器４１０の気密を保っている。マイクロ波は誘電体板４３４を通して処理容器４１０に導入されプラズマを生成する。

図１１は蓋体４１２の構成を示す平面図である。導波管４３２は天板４３５と平行に延びており、複数の導波管４３２が平行に配設されている。誘電体板４３４は天板４３５にマトリクス状に配設されている。導波管４３２と天板４３５に形成されるスリット４３３は誘電体板４３４の位置に合わせて設けられている。被処理基板の面積が大きい場合には（例えば、７３０ｍｍ×９２０ｍｍのガラス基板や一辺が１ｍを超えるサイズのガラス基板）、導波管４３２を複数に分割してマイクロ波を供給することが好ましい。図１１では、導波管４３２の端部において分岐導波管を用いて構成する場合を示している。分岐導波管の先にはマイクロ波電源が接続される。マイクロ波電源を複数台用いることで、被処理基板の面積が大きくなった場合にもプラズマの均一性を保つことができる。

ゲート絶縁層１１１としては、酸化シリコン若しくは酸化窒化シリコンで形成するが、絶縁耐圧の観点からは、前記したように窒素を含む酸化窒化シリコンで形成することが好ましい。上記マイクロ波プラズマＣＶＤ装置にて酸化窒化シリコン膜を形成する場合には、シリコンの水素化物又はフッ化物気体と窒素酸化物気体（代表的にはＳｉＨ_４とＮ_２Ｏ）を原料ガスとして用いる。ＳｉＨ_４を用いる場合には、ＳｉＨ_４の流量に対してＮ_２Ｏの流量を１００〜２００倍とすることが好ましい。また、プラズマの状態を安定化させるために希ガスとしてアルゴン及び／又はヘリウムを同時に供給すると良い。すなわち、アルゴン及び／又はヘリウムを反応室に導入し、２０〜４０Ｐａの所定の圧力に保ったのち、マイクロ波電力を供給してプラズマを生成し、その後Ｎ_２Ｏ、ＳｉＨ_４の順に原料ガスを供給すると良い。被膜堆積温度は、２５０℃〜４００℃（好ましくは３００℃〜３５０℃、代表的には３２５℃）とする。

なお、マイクロ波プラズマはプラズマ密度が高くなるので、成膜時に反応室の内壁から不純物を取り込まないために、被処理基板に堆積する被膜と同質の被膜を反応室内に予めコーティングしておく処理をしておくことが望ましい。

図２１と図２２は、ＳｉＨ_４とＮ_２Ｏを主な原料ガスとして用い、マイクロ波プラズマＣＶＤ法により作製した酸化窒化シリコン膜のＧＩ絶縁耐圧を評価した結果を示す。試料の構造は、６６ｎｍのポリシリコン膜上にゲート絶縁層として２０ｎｍの酸化窒化シリコン膜を堆積し、その上にゲート電極として金属電極を設けた構造である。図２１と図２２は、ポリシリコンと金属電極の間にバイアスを印加した場合の電流対電圧特性から、１×１０^−３Ａ／ｃｍ^２の電流密度に達する電圧を絶縁破壊電圧と定義し、印加電圧（この場合は印加電界強度）においてその電流密度に達した素子が全体の何％であるかを、グラフ上にプロットしたものである。図２１は平坦面のｘ軸をＧＩ絶縁破壊電界強度としたときのＧＩ絶縁耐圧特性を示し、図２２は、ポリシリコン膜をライン・アンド・スペースが２．５μｍピッチでパターン形成し、酸化窒化シリコン膜の段差被覆性を考慮したｘ軸をＧＩ絶縁破壊電界強度としたときのＧＩ絶縁耐圧特性を示す。表１にガス流量比及び成膜圧力を変えた試料の絶縁破壊電圧より計算した絶縁破壊電界強度の値を示す。絶縁破壊電界強度は９ＭＶ／ｃｍ以上で、良好な結果が得られている。絶縁耐圧は成膜圧力依存性があり、圧力を下げた方が絶縁耐圧は高くなる傾向が示されている。

このような高密度プラズマを発生させるマイクロ波プラズマＣＶＤ装置によりゲート絶縁層１１１を形成した後、図１２（Ｄ）で示すようにゲート電極１１２、サイドウオール絶縁層１１３を形成し、第１不純物領域１１４、第２不純物領域１１５を形成する。絶縁層１１６は窒化シリコンで形成し、ゲート電極１１２をエッチングするときのハードマスクとして用いる。

図１３（Ａ）は、ゲート電極１１２などを形成後に保護膜１１７を形成する段階を示す。保護膜１１７は窒化シリコン膜又は窒化酸化シリコン層を、プラズマＣＶＤ法で、成膜時の基板温度を３５０℃以下として形成することが好ましい。すなわち、保護膜１１７中に水素を含ませておく。保護膜１１７を形成後、３５０℃から４５０℃（好ましくは４００℃から４２０℃）の熱処理で保護膜１１７中に含まれる水素を単結晶半導体層１０２側へ拡散させる。先の工程で脱水素化されている単結晶半導体層１０２に対し、素子形成工程で水素を供給することで、欠陥を有効に補償することができる。また、バリア層１０６は支持基板１０１側からの不純物拡散を防止するのに対して、保護膜１１７は上層側からの不純物汚染を防ぐ効果がある。本形態では、結晶性に優れた単結晶半導体層１０２の下層側及び上層側を、ナトリウムなどの可動性の高い不純物イオンすら防ぐ効果の高い絶縁膜で被覆することができ、この単結晶半導体層１０２により作製される半導体素子の特性安定化に絶大な効果を発揮する。

その後、図１３（Ｂ）に示すように層間絶縁層１１８を形成する。層間絶縁層１１８はＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁層１１８にはコンタクトホール１１９を形成する。

図１３（Ｃ）は配線を形成する段階を示す。コンタクトホール１１９にはコンタクトプラグ１２０を形成する。コンタクトプラグ１２０は、ＷＦ_６ガスとＳｉＨ_４ガスから化学気相成長法でタングステンシリサイドを形成し、コンタクトホール１１９に埋め込むことで形成される。また、ＷＦ_６を水素還元してタングステンを形成しコンタクトホール１１９に埋め込んでも良い。その後、コンタクトプラグ１２０に合わせて配線１２１を形成する。配線１２１はアルミニウム若しくはアルミニウム合金で形成し、配線の上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜を形成する。さらにバリアメタルの上層に層間絶縁層１２２を形成する。配線１２１は適宜設ければ良く、配線１２１の上層にさらに配線層を形成して多層化しても良い。多層化する場合にはダマシンプロセスを適用しても良い。

図１４は層間絶縁層１１８上にさらに配線を形成し、多層配線化する態様を示す。配線１２１の上層に窒化シリコン膜でパッシベーション層１２４を形成し、層間絶縁層１２２を設ける。さらにパッシベーション層１２５及び配線間絶縁層１２６を形成する。バリアメタル１２７はタンタル若しくは窒化タンタルで形成する。銅配線１２８はメッキ法で形成し、化学的機械研磨（ＣＭＰ）法により配線間絶縁層１２６に埋め込み、その上層には窒化シリコンでパッシベーション層１２９を形成する。このような上層に設けられた配線は、例えば、ダマシン若しくはデュアルダマシンにより形成することができる。配線の積層数は任意であり、適宜選択すれば良い。

このように、支持基板１０１に接合された単結晶半導体層１０２を用いて電界効果トランジスタを作製することができる。本形態に係る単結晶半導体層１０２は、結晶方位が一定の単結晶半導体であるため、電気特性が均一で、高性能な電界効果トランジスタを得ることができる。すなわち、しきい値電圧や移動度などのトランジスタ特性として重要な電気特性の不均一性を抑制し、高移動化などの高性能化を達成することができる。

単結晶半導体層１０２のバックチャネル側（ゲート電極１１２と反対側）にはハロゲンを含有する絶縁層１０３が設けられており、局在準位密度が低減されているので、しきい値電圧の変動を抑えることができる。さらに、支持基板１０１と単結晶半導体層１０２との間にはハロゲンを含む絶縁層１０３の他に、バリア層１０６が設けられているので、支持基板１０１側からナトリウムなどの金属不純物が拡散して単結晶半導体層１０２を汚染することを防ぐことができる。緩和層１０５は単結晶半導体層１０２にかかる応力歪みを緩和するので、積層する際に生じる欠陥などの生成を抑制することができる。

図１５は半導体装置の一例として、マイクロプロセッサ２００の一例を示す。このマイクロプロセッサ２００は、上記したように本形態に係る半導体基板により製造されるものである。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ；ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリであるＲＯＭ２０９、及びＲＯＭインターフェース２１０（ＲＯＭ Ｉ／Ｆ）を有している。

バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１５に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。

このようなマイクロプロセッサ２００は、絶縁表面を有する支持基板に接合された結晶方位が一定の単結晶半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。さらにトランジスタを形成する単結晶半導体層のバックチャネル側（ゲート電極と反対側）にはハロゲンを含む酸化膜が設けられており、局在準位密度が低減されているので、しきい値電圧の変動を抑えることができる。さらに、支持基板と単結晶半導体層との間にはハロゲンを含む酸化膜の他に、バリア層が設けられているので、支持基板側からナトリウムなどの金属不純物が拡散して単結晶半導体層を汚染することを防ぐことができる。また、緩和層は単結晶半導体層にかかる応力歪みを緩和するので、積層欠陥などの生成を抑制することができる。

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１６を参照して説明する。図１６は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０を有している。デジタル回路部２１３は、ＲＦ用のインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵ用のインターフェース２２４、ＣＰＵ（中央処理ユニット）２２５、ＲＡＭ（ランダムアクセスメモリ）２２６、ＲＯＭ（読み出し専用メモリ）２２７を有している。

このような構成のＲＦＣＰＵ２１１の動作は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。

リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又はＣＰＵ（中央処理ユニット）２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。

アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦ用のインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、ＲＯＭ（読み出し専用メモリ）２２７に記憶されているデータの読み出し、ＲＡＭ（ランダムアクセスメモリ）２２６へのデータの書き込み、ＣＰＵ（中央処理ユニット）２２５への演算命令などが含まれている。ＣＰＵ（中央処理ユニット）２２５は、ＣＰＵ用のインターフェース２２４を介してＲＯＭ（読み出し専用メモリ）２２７、ＲＡＭ（ランダムアクセスメモリ）２２６、制御レジスタ２２２にアクセスする。ＣＰＵ用のインターフェース２２４は、ＣＰＵ（中央処理ユニット）２２５が要求するアドレスより、ＲＯＭ（読み出し専用メモリ）２２７、ＲＡＭ（ランダムアクセスメモリ）２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。

ＣＰＵ（中央処理ユニット）２２５の演算方式は、ＲＯＭ（読み出し専用メモリ）２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使ってＣＰＵ（中央処理ユニット）２２５が実行する方式を適用することができる。

このようなＲＦＣＰＵ２１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。図１６ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。

本形態に係る単結晶半導体層は表示パネルを製造するマザーガラスと呼ばれる大型のガラス基板に接合することもできる。図１７（Ａ）は単結晶半導体層１０２の支持基板１０１としてマザーガラスに単結晶半導体層１０２を接合する場合を示す。マザーガラスからは複数の表示パネルを切り出すが、単結晶半導体層１０２は、表示パネル１３０の形成領域に合わせて接合することが好ましい。半導体基板に比べて、マザーガラス基板は面積が大きいので、図１７（Ａ）で示すように、表示パネル１３０の形成領域の内側に単結晶半導体層１０２を複数個配置することが好ましい。これによって、単結晶半導体層１０２を支持基板１０１であるマザーガラス上に複数個並べて配置する場合にも、隣接間隔に余裕を持たせることができる。表示パネル１３０には、走査線駆動回路領域１３１、信号線駆動回路領域１３２、画素形成領域１３３があり、これらの領域が含まれるように単結晶半導体層１０２を支持基板１０１であるマザーガラスに接合する。図１７（Ｂ）は図１７（Ａ）に対応する断面図である。複数の単結晶半導体層１０２をマザーガラスと呼ばれる大型のガラス基板に接合する場合には、支持基板１０１となるマザーガラスからナトリウムなどの不純物が拡散して単結晶半導体層１０２を汚染する可能性がある。そのような場合は、図１（Ｂ）で示すように、支持基板１０１側にバリア層１０６が形成される構成が好ましい。支持基板１０１一面にバリア層１０６が形成され、単結晶半導体層１０２の下地側から不純物が拡散することを防ぐことができる。このような構成は中小型の表示パネルを作製する場合に適している。また、同様に図２（Ａ）の構成を適用しても良い。

図１８は単結晶半導体層により画素部のトランジスタが形成される液晶表示装置の画素の一例を示す。図１８（Ａ）は画素の平面図を示す。単結晶半導体層に走査線１３４が交差し、信号線１３５、画素電極１３６が接続する画素を示す。図１８（Ａ）に示すＪ−Ｋ切断線に対応する断面図が図１８（Ｂ）に示されている。

図１８（Ｂ）において、支持基板１０１上に接合層１０４、バリア層１０６、緩和層１０５、ハロゲンを含有する絶縁層１０３及び単結晶半導体層１０２が積層された構造を有する部分があり、画素部のトランジスタはそのような領域を含んで構成されている。接合層１０４、バリア層１０６、緩和層１０５、ハロゲンを含有する絶縁層１０３などの構成は、これに限定されず、図１及び図２で示す他の構成を適用することもできる。

層間絶縁層１１８上に画素電極１３６が設けられている。単結晶半導体層１０２に電気的に接続される信号線１３５はコンタクトホール内に形成されるが、コンタクトホールは層間絶縁層１１８をエッチングして開口されるため、凹段差が生じてしまう。この凹段差を埋めるように柱状スペーサ１３９が設けられている。対向基板１３７には対向電極１３８が形成され、柱状スペーサ１３９によって形成される空隙に液晶層１４０が形成されている。

図１９（Ａ）は単結晶半導体層により画素部のトランジスタが形成されるエレクトロルミネセンス表示装置の一例を示す。図１９（Ａ）は画素の平面図を示し、信号線１３５に電気的に接続する選択トランジスタ１４７と、電流供給線１４３に電気的に接続する表示制御トランジスタ１４８を有している。この表示装置はエレクトロルミネセンス材料を含んで形成される層（ＥＬ層）を電極間に挟んだ発光素子が各画素に設けられる構成となっている。画素電極１３６は表示制御トランジスタ１４８に電気的に接続されている。図１９（Ｂ）はこのような画素を示す断面図である。

図１９（Ｂ）において、支持基板１０１上に接合層１０４、バリア層１０６、緩和層１０５、ハロゲンを含有する絶縁層１０３及び単結晶半導体層１０２が積層された構造を有する部分があり、選択トランジスタ１４７及び表示制御トランジスタ１４８はそのような領域を含んで構成されている。接合層１０４、バリア層１０６、緩和層１０５、ハロゲンを含有する絶縁層１０３などの構成は、これに限定されず、図１及び図２で示す他の構成を適用することもできる。画素電極１３６は周辺部が絶縁性の隔壁層１４４で囲まれている。画素電極１３６上にはＥＬ層１４５が形成されている。ＥＬ層１４５上には対向電極１３８が形成されている。画素電極１３６、ＥＬ層１４５、対向電極１３８で発光素子を構成している。画素部は封止樹脂１４６が充填され、補強板として対向基板１３７が設けられている。

本形態のエレクトロルミネセンス表示装置はこのような画素をマトリクス状に配列させて表示画面を構成する。この場合、画素のトランジスタのチャネル部が単結晶半導体層１０２で形成されるので、各トランジスタ間で特性バラツキがなく、画素毎の発光輝度に斑が出ないという利点がある。従って、発光素子の明るさを電流で制御して駆動することが容易となり、トランジスタ特性のバラツキを補正する補正回路も不要となるので、駆動回路の負担を低減することができる。さらに支持基板１０１として透光性の基板を選択することができるので、支持基板１０１側から光を放射する、ボトムエミッション型のエレクトロルミネセンス表示装置を構成することができる。

このように、表示装置を製造するマザーガラスにも単結晶半導体層を形成しトランジスタを形成することが可能である。単結晶半導体層で形成されるトランジスタは、アモルファスシリコントランジスタよりも電流駆動能力などの電気特性が優れているので、トランジスタのサイズを小型化することができる。それにより、表示パネルにおける画素部の開口率を向上させることができる。また、図１５で説明したようなマイクロプロセッサも形成することができるので、表示装置内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能としたディスプレイを作製することもできる。

本発明によれば様々な電気器具を構成することができる。電気器具としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが含まれる。

図２０（Ａ）は携帯電話機３０１の一例を示している。この携帯電話機３０１は、表示部３０２、操作スイッチ３０３などを含んで構成されている。表示部３０２においては、図１８で説明した液晶表示装置又は図１９で説明したエレクトロルミネッセンス表示装置を適用することができる。本形態に係る表示装置を適用することで、表示斑が少なく画質の優れた表示部を構成することができる。さらに携帯電話機３０１に含まれるマイクロプロセッサやメモリにも本形態の半導体装置を適用することができる。

また、図２０（Ｂ）は、デジタルプレーヤー３０４を示しており、オーディオ装置の１つの代表例である。図２０（Ｂ）に示すデジタルプレーヤー３０４、表示部３０２、操作スイッチ３０３、イヤホン３０５などを含んでいる。イヤホン３０５の代わりにヘッドホンや無線式イヤホンを用いることができる。デジタルプレーヤー３０４は音楽情報を記憶するメモリ部や、デジタルプレーヤー３０４を機能させるマイクロプロセッサに本形態の半導体装置を適用することができる。本構成のデジタルプレーヤー３０４は小型軽量化が可能であるが、表示部３０２においては、図１８で説明した液晶表示装置又は図１９で説明したエレクトロルミネッセンス表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高精細な画像若しくは文字情報を表示することができる。

また、図２０（Ｃ）は、電子ブック３０６を示している。この電子ブック３０６は、表示部３０２、操作スイッチ３０３を含んでいる。またモデムが内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。電子ブック３０６は情報を記憶するメモリ部や、電子ブック３０６を機能させるマイクロプロセッサに本形態の半導体装置を適用することができる。メモリ部は、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＯＲ型不揮発性メモリを用い、映像や音声（音楽）を記録、再生することができる。表示部３０２においては、図１８で説明した液晶表示装置又は図１９で説明したエレクトロルミネッセンス表示装置を適用することで、高画質の表示を行うことができる。

本発明に係る半導体基板の構成を示す断面図。 本発明に係る半導体基板の構成を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 複数の反応室を備えたマルチチャンバマイクロ波プラズマＣＶＤ装置の一例を示す平面図。 複数の反応室を備えたマルチチャンバマイクロ波プラズマＣＶＤ装置の反応室の構成を示す断面図。 複数の反応室を備えたマルチチャンバマイクロ波プラズマＣＶＤ装置の反応室の構成を示す平面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板の作製方法を示す断面図。 本発明に係る半導体基板により得られるマイクロプロセッサの構成を示すブロック図。 本発明に係る半導体基板により得られるＲＦＣＰＵの構成を示すブロック図。 表示パネル製造用のマザーガラスに単結晶半導体層を接合する場合を例示する平面図及び断面図。 単結晶半導体層により画素部のトランジスタが構成されている液晶表示装置の一例を示す図。 単結晶半導体層により画素部のトランジスタが構成されているエレクトロルミネセンス表示装置の一例を示す図。 本発明に係る電気器具の一例を説明する図。 ＳｉＨ_４とＮ_２Ｏを主な原料ガスとして用い、マイクロ波プラズマＣＶＤ法により作製した酸化窒化シリコン膜の絶縁耐圧を評価した結果を示すグラフ。 ＳｉＨ_４とＮ_２Ｏを主な原料ガスとして用い、マイクロ波プラズマＣＶＤ法により作製した酸化窒化シリコン膜の絶縁耐圧を評価した結果を示すグラフ。

Claims (6)

1. 絶縁表面を有する支持基板上に設けられた単結晶半導体層を有する半導体基板であって、
   前記単結晶半導体層に接してハロゲンを含む絶縁層を有し、
   前記ハロゲンを含む絶縁層と前記支持基板との間に、
   窒素濃度が２０原子％未満であって水素及び／又はＯＨ基を１〜２０原子％含む絶縁材料で形成される緩和層と、
   窒素含有絶縁材料で形成されるバリア層と、
   前記単結晶半導体層と、前記支持基板とを接合する接合層とを有することを特徴とする半導体基板。
2. 請求項１において、
   前記支持基板が、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスから選ばれた一であることを特徴とする半導体基板。
3. 請求項１において、
   前記支持基板の一表面に、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層から選ばれた一又は複数の層が設けられていることを特徴とする半導体基板。
4. 絶縁表面を有する支持基板上に単結晶半導体層を形成し、
   前記単結晶半導体層に接して酸化窒化シリコン層を形成する工程を含み前記酸化窒化シリコン層はシリコンの水素化物又はフッ化物気体と窒素酸化物気体を供給し、マイクロ波プラズマ化学的気相成長法で、シリコン、酸素、窒素及び水素の合計含有量を１００％とした場合に、酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素及び／又はＯＨ基が０．１〜１０原子％の範囲で含まれること
   を特徴とする半導体装置の作製方法。
5. 請求項４において、
   前記シリコンの水素化物気体がＳｉＨ_４であり、前記窒素酸化物気体がＮ_２Ｏであることを特徴とする半導体装置の作製方法。
6. 請求項５において、
   前記酸化窒化シリコン層に接してゲート電極を形成する工程を含むこと
   を特徴とする半導体装置の作製方法。

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