JP2009005442A - スイッチングレギュレータ及びスイッチングレギュレータの動作制御方法 - Google Patents

スイッチングレギュレータ及びスイッチングレギュレータの動作制御方法 Download PDF

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Abstract

【課題】整流素子にトランジスタを使用した同期整流方式にも適用することができ、入力電圧に関係なく任意の正負両電圧を出力することができるスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法を得る。
【解決手段】制御回路１１は、正電圧出力端子ＯＵＴ２と負電圧出力端子ＯＵＴ１の各電圧の絶対値の和を示す電圧Ｖ３が所定の電圧になるように、ＰＷＭコンパレータ８から入力されたパルス信号Ｓｐｗｍに応じて第１スイッチＭ１及び第２スイッチＭ２をそれぞれ同時にオン／オフさせ、負電圧出力端子ＯＵＴ１と正電圧出力端子ＯＵＴ２の各電圧−Ｖｏ１及びＶｏ２が対応する第１所定値及び第２所定値にそれぞれなるように、第１スイッチＭ１、第２スイッチＭ２、第３スイッチＭ３、第４スイッチＭ４及び第５スイッチＭ５の動作制御を行うようにした。
【選択図】図１

Description

本発明は、１つのインダクタを使用して、単電源から正電圧及び負電圧をそれぞれ生成して出力する２出力のスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法に関する。
近年、携帯機器の小型化と多機能化が進み、１つの携帯機器に多くの機能が取り込まれるようになった。例えば、携帯電話では、本来の送受信回路の他にデジタルカメラの搭載は標準になっており、ＬＣＤや有機ＥＬを用いたディスプレイパネルやＣＣＤ等の撮像素子、更にメモリ等が必ず使用されている。これらの多様なパーツを駆動するためには正負の様々な電圧が必要になるため、単電源から正電圧及び負電圧を含めた多くの種類の電圧を生成することが要求されており、更に携帯機器では小型化と消費電力の低減が強く求められている。
従来、正電圧及び負電圧の両電源電圧を生成するために、複数のインダクタを使用したＤＣ−ＤＣコンバータや、コンデンサを使用したチャージポンプ方式のコンバータ等のように多くの提案があった。しかし、複数のインダクタを使用する方法は、負荷電流を大きくすることができるが、インダクタの小型化を図ることが困難であり、しかも複数のインダクタを使用することによって機器の大型化に繋がっていた。また、チャージポンプ方式は、多くのコンデンサを使用し、しかも負荷電流に比例して該コンデンサを大きくする必要があるため、小型携帯機器では負荷電流の小さい用途に限られていた。
一方、１つのインダクタを使用して正負両電圧を生成する電源回路として、図６及び図７のようなものがあった（例えば、特許文献１参照。）。
図６において、ＰＭＯＳトランジスタＭ１０２がオンして導通状態にある場合は、インダクタＬ１０１、ＮＭＯＳトランジスタＭ１０１及びダイオードＤ１０１は昇圧型スイッチングレギュレータを構成しており、ＮＭＯＳトランジスタＭ１０１をオン／オフ制御することによって昇圧動作を行い、正電圧出力端子ＯＵＴ２より正電圧を出力する。また、ＮＭＯＳトランジスタＭ１０１がオンして導通状態になっている場合、インダクタＬ１０１、ＰＭＯＳトランジスタＭ１０２及びダイオードＤ１０２は極性逆転型スイッチングレギュレータを構成しており、ＰＭＯＳトランジスタＭ１０２をオン／オフ制御することによって負電圧を生成し負電圧出力端子ＯＵＴ１から出力する。
図７は、図６で示したタイミングパルス発生回路１３０の回路例を示した図である。
タイミングパルス発生回路１３０は、ＮＭＯＳトランジスタＭ１０１とＰＭＯＳトランジスタＭ１０２をそれぞれ駆動するためのパルス信号Ｇ１及びＧ２をそれぞれ生成して出力する。演算増幅回路１３１は、正電圧出力端子ＯＵＴａと負電圧出力端子ＯＵＴｂとの電圧差を抵抗Ｒ１３１と抵抗Ｒ１３２で分圧した電圧と、基準電圧Ｐ１との電圧差を増幅し、ＰＷＭコンパレータ１３２は、該増幅して得られた信号を三角波発振回路１３５で生成された三角波信号を用いてＰＷＭ変調させてパルス信号Ｇ１を生成する。同様に、演算増幅回路１３３は、正電圧出力端子ＯＵＴａと負電圧出力端子ＯＵＴｂとの電圧差を抵抗Ｒ１３３と抵抗Ｒ１３４で分圧した電圧と、基準電圧Ｐ２との電圧差を増幅し、ＰＷＭコンパレータ１３４は、該増幅して得られた信号を三角波発振回路１３５で生成された三角波信号を用いてＰＷＭ変調させてパルス信号Ｇ２を生成する。
この結果、パルス信号Ｇ１がハイレベルでパルス信号Ｇ２がローレベルのとき、ＮＭＯＳトランジスタＭ１０１及びＰＭＯＳトランジスタＭ１０２がそれぞれオンして導通状態になり、インダクタＬ１０１にエネルギーが蓄積される。インダクタＬ１０１に蓄積されたエネルギーは、パルス信号Ｇ１及びＧ２が共にローレベルであるときに、ＮＭＯＳトランジスタＭ１０１がオフすると共にＰＭＯＳトランジスタＭ１０２がオンし、正電圧出力端子ＯＵＴａと接地電圧との間に接続されているコンデンサＣ１２１に蓄積されると共に正電圧出力端子ＯＵＴａから出力される。また、インダクタＬ１０１に蓄積されたエネルギーは、パルス信号Ｇ１及びＧ２が共にハイレベルであるときに、ＮＭＯＳトランジスタＭ１０１がオンすると共にＰＭＯＳトランジスタＭ１０２がオフし、負電圧出力端子ＯＵＴｂと接地電圧との間に接続されているコンデンサＣ１２２に蓄積されると共に負電圧出力端子ＯＵＴｂから出力される。
特開２００５−１２４２４８号公報
しかし、図６では、整流素子として電圧降下の大きいダイオードを使用しているため、出力電圧が小さいほど電源変換効率が低下するという問題があった。また、正電圧を出力する回路は昇圧回路をなしているため、入力電圧よりも小さい電圧を出力することができないという問題もあった。
本発明は、このような問題を解決するためになされたものであり、整流素子にトランジスタを使用した同期整流方式にも適用することができ、入力電圧に関係なく任意の正負両電圧を出力することができるスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法を得ることを目的とする。
この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧から所定の正電圧及び負電圧をそれぞれ生成して対応する正電圧出力端子及び負電圧出力端子からそれぞれ出力するスイッチングレギュレータにおいて、
１つのインダクタと、
前記入力端子と該インダクタの一端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第１スイッチと、
接地電圧と前記インダクタの他端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第２スイッチと、
前記負電圧出力端子から、前記インダクタと前記第１スイッチとの接続部の方向に電流を流す第１整流素子と、
前記インダクタと前記第２スイッチとの接続部から前記正電圧出力端子の方向に電流を流す第２整流素子と、
前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第５スイッチと、
前記負電圧出力端子と接地電圧との間に接続された第１コンデンサと、
前記正電圧出力端子と接地電圧との間に接続された第２コンデンサと、
前記負電圧出力端子と前記正電圧出力端子の各電圧が対応する第１所定値及び第２所定値にそれぞれなるように、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が所定の電圧になるように、第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御するものである。
また、前記制御回路部は、前記負電圧が前記第１所定値を超える及び／又は前記正電圧が前記第２所定値未満になると、第５スイッチをオフさせると共に、第１スイッチ及び第２スイッチの各オンデューティサイクルを大きくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように大きくするようにした。
また、前記制御回路部は、前記負電圧が前記第１所定値未満になると、第１スイッチをオフさせている間だけ第５スイッチをオンさせると共に、第１スイッチ及び第２スイッチの各オンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくするようにした。
また、前記制御回路部は、前記正電圧が前記第２所定値を超えると、第２スイッチをオンさせると共に第５スイッチをオフさせ、更に、第１スイッチのオンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくするようにした。
具体的には、前記制御回路部は、
前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行う制御回路と、
を備えるようにした。
また、前記第１整流素子は、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記第２整流素子は、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチ及び第４スイッチを対応する前記第１スイッチ及び第２スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記制御回路部は、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせ、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせるようにした。
具体的には、前記制御回路部は、
前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ及び第５スイッチの動作制御を行う制御回路と、
を備えるようにした。
また、前記第１整流素子は、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチを前記第１スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記制御回路部は、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせるようにした。
具体的には、前記制御回路部は、
前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第３スイッチ及び第５スイッチの動作制御を行う制御回路と、
を備えるようにした。
また、前記第２整流素子は、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第４スイッチを前記第２スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記制御回路部は、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせるようにした。
具体的には、前記制御回路部は、
前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第４スイッチ及び第５スイッチの動作制御を行う制御回路と、
を備えるようにした。
また、前記第１コンパレータ及び第２コンパレータは、それぞれヒステリシスが設けられるようにした。
また、前記第５スイッチは、直列に接続された２つのＮＭＯＳトランジスタで構成され、一方の該ＮＭＯＳトランジスタのサブストレートゲートとドレインが接続されると共に、他方の該ＮＭＯＳトランジスタのサブストレートゲートとソースが接続されるようにした。
また、前記第５スイッチは、
前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続されたＮＭＯＳトランジスタと、
前記第１スイッチのオン／オフに応じて、該ＮＭＯＳトランジスタのサブストレートゲートをドレイン又はソースのいずれか一方に接続する接続切換回路と、
で構成されるようにしてもよい。
また、前記第１スイッチは、直列に接続された２つのＰＭＯＳトランジスタで構成され、一方の該ＰＭＯＳトランジスタのサブストレートゲートとドレインが接続されると共に、他方の該ＰＭＯＳトランジスタのサブストレートゲートとソースが接続されるようにした。
また、前記第１スイッチ、第２スイッチ、第５スイッチ、第１整流素子、第２整流素子及び制御回路部は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係るスイッチングレギュレータの動作制御方法は、
１つのインダクタと、
入力端子と該インダクタの一端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第１スイッチと、
接地電圧と前記インダクタの他端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第２スイッチと、
負電圧出力端子から、前記インダクタと前記第１スイッチとの接続部の方向に電流を流す第１整流素子と、
前記インダクタと前記第２スイッチとの接続部から正電圧出力端子の方向に電流を流す第２整流素子と、
前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第５スイッチと、
前記負電圧出力端子と接地電圧との間に接続された第１コンデンサと、
前記正電圧出力端子と接地電圧との間に接続された第２コンデンサと、
を備え、
前記入力端子に入力された入力電圧から所定の正電圧及び負電圧をそれぞれ生成して対応する前記正電圧出力端子及び前記負電圧出力端子からそれぞれ出力するスイッチングレギュレータの動作制御方法において、
前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御し、
前記負電圧出力端子と前記正電圧出力端子の各電圧が対応する第１所定値及び第２所定値にそれぞれなるように、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行うようにした。
また、前記負電圧が前記第１所定値を超える及び／又は前記正電圧が前記第２所定値未満になると、第５スイッチをオフさせると共に、前記第１スイッチ及び第２スイッチの各オンデューティサイクルを大きくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように大きくするようにした。
また、前記負電圧が前記第１所定値未満になると、第１スイッチをオフさせている間だけ第５スイッチをオンさせると共に、前記第１スイッチ及び第２スイッチの各オンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくするようにした。
また、前記正電圧が前記第２所定値を超えると、第２スイッチをオンさせると共に第５スイッチをオフさせ、更に、前記第１スイッチのオンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくするようにした。
また、前記第１整流素子が、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記第２整流素子が、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチ及び第４スイッチを対応する前記第１スイッチ及び第２スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせ、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせるようにした。
また、前記第１整流素子が、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチを前記第１スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせるようにした。
また、前記第２整流素子が、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第４スイッチを前記第２スイッチと相補的にオン／オフするように制御するようにした。
この場合、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせるようにした。
本発明のスイッチングレギュレータ及びスイッチングレギュレータの動作制御方法によれば、１つのインダクタを使用して、単電源をなす入力電圧から正負両電圧を生成することができると共に、入力電圧に関係なく正負両電圧とも任意の電圧に設定することができる。
また、整流素子に、トランジスタで構成されたスイッチを使用した同期整流方式のスイッチングレギュレータにも適用することができる。
また、整流素子にダイオードを使用することにより、整流素子にスイッチを使用した場合よりも制御を簡単にすることができる。
また、本発明のスイッチングレギュレータは、第１コンパレータ及び第２コンパレータの入力にそれぞれヒステリシス電圧を設定することにより、頻繁な動作モードの切り換わりがなくなり、出力電圧のリプルを少なくすることができる。
また、第１スイッチ及び／又は第５スイッチを２つのＭＯＳトランジスタを直列に接続して形成したことから、該各ＭＯＳトランジスタのサブストレートゲートの接続によってＭＯＳトランジスタの寄生ダイオードによる逆電流の発生を防止することができる。
また、第５スイッチにＭＯＳトランジスタを使用した場合において、第１スイッチのオン／オフに応じて、該ＭＯＳトランジスタのサブストレートゲートの接続を制御するようにしたことから、該ＭＯＳトランジスタの寄生ダイオードによる逆電流の発生を防止することができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから、所定の負電圧を生成して出力電圧−Ｖｏ１として負電圧出力端子ＯＵＴ１から出力すると共に所定の正電圧を生成して出力電圧Ｖｏ２として正電圧出力端子ＯＵＴ２から出力する。
スイッチングレギュレータ１は、インダクタＬ１と、入力された制御信号に応じてスイッチングを行いインダクタＬ１へのエネルギーの蓄積制御を行うＰＭＯＳトランジスタからなる第１スイッチＭ１と、入力された制御信号に応じてスイッチングを行いインダクタＬ１に対するエネルギーの蓄積制御及び放出制御を行うＮＭＯＳトランジスタからなる第２スイッチＭ２とを備えている。更に、スイッチングレギュレータ１は、入力された制御信号に応じてスイッチングを行いインダクタＬ１に対するエネルギーの放出制御を行う、ＮＭＯＳトランジスタからなる第３スイッチＭ３及びＰＭＯＳトランジスタからなる第４スイッチＭ４を備え、入力された制御信号に応じてスイッチングを行いインダクタＬ１に対するエネルギーの放出制御を行う、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂの直列回路からなる第５スイッチＭ５を備えている。
また、スイッチングレギュレータ１は、出力電圧−Ｖｏ１を分圧して第１分圧電圧−Ｖ１を生成する抵抗Ｒ１，Ｒ２と、出力電圧Ｖｏ２を分圧して第２分圧電圧Ｖ２を生成する抵抗Ｒ３，Ｒ４と、コンデンサＣ１，Ｃ２と、所定の第１基準電圧−Ｖｒ１を生成して出力する第１基準電圧発生回路２と、所定の第２基準電圧Ｖｒ２を生成して出力する第２基準電圧発生回路３とを備えている。また、スイッチングレギュレータ１は、第１誤差増幅回路４と、第２誤差増幅回路５と、第１コンパレータ６と、第２コンパレータ７と、ＰＷＭコンパレータ８と、所定のクロック信号ＣＬＫを生成して出力する発振回路９と、該クロック信号ＣＬＫから所定の三角波信号ＴＷを生成して出力する三角波発生回路１０と、制御回路１１と、ＮＭＯＳトランジスタＭ６，Ｍ７と、抵抗Ｒ５とを備えている。
なお、第３スイッチＭ３は第１整流素子を、第４スイッチＭ４は第２整流素子を、コンデンサＣ１は第１コンデンサを、コンデンサＣ２は第２コンデンサをそれぞれなし、第１基準電圧発生回路２、第２基準電圧発生回路３、第１誤差増幅回路４、第２誤差増幅回路５、第１コンパレータ６、第２コンパレータ７、ＰＷＭコンパレータ８、発振回路９、三角波発生回路１０、制御回路１１、ＮＭＯＳトランジスタＭ６，Ｍ７及び抵抗Ｒ１〜Ｒ５は制御回路部をなす。また、ＮＭＯＳトランジスタＭ６，Ｍ７及び抵抗Ｒ５は加算回路を、ＰＷＭコンパレータ８、発振回路９及び三角波発生回路１０はＰＷＭ変調回路をそれぞれなし、第１分圧電圧−Ｖ１は第１比例電圧を、第２分圧電圧Ｖ２は第２比例電圧をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１，Ｃ２を除く各回路は、１つのＩＣに集積されるようにしてもよい。
入力電圧Ｖｉｎと負電圧出力端子ＯＵＴ１との間には第１スイッチＭ１と第３スイッチＭ３が直列に接続され、第１スイッチＭ１と第３スイッチＭ３との接続部Ｌｘと正電圧出力端子ＯＵＴ２との間にはインダクタＬ１と第４スイッチＭ４が直列に接続されている。接続部Ｌｘと接地電圧ＧＮＤとの間には、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂが直列に接続され第５スイッチＭ５が接続されている。インダクタＬ１と第４スイッチＭ４との接続部と接地電圧ＧＮＤとの間には第２スイッチＭ２が接続され、正電圧出力端子ＯＵＴ２と接地電圧ＧＮＤとの間には、コンデンサＣ２が接続されると共に抵抗Ｒ３及びＲ４が直列に接続され、抵抗Ｒ３とＲ４との接続部から第２分圧電圧Ｖ２が出力される。また、負電圧出力端子ＯＵＴ１と接地電圧ＧＮＤとの間には、コンデンサＣ１が接続されると共に抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部から第１分圧電圧−Ｖ１が出力される。
第１スイッチＭ１のゲートには制御信号Ｓｗ１が、第２スイッチＭ２のゲートには制御信号Ｓｗ２が、第３スイッチＭ３のゲートには制御信号Ｓｗ３が、第４スイッチＭ４のゲートには制御信号Ｓｗ４が、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂの各ゲートには制御信号Ｓｗ５がそれぞれ制御回路１１から入力されている。第１スイッチＭ１のサブストレートゲートは入力電圧Ｖｉｎに、第２スイッチＭ２のサブストレートゲートは接地電圧ＧＮＤに、第３スイッチＭ３のサブストレートゲートは負電圧出力端子ＯＵＴ１に、第４スイッチＭ４のサブストレートゲートは正電圧出力端子ＯＵＴ２にそれぞれ接続されている。
また、ＮＭＯＳトランジスタＭ５ａのサブストレートゲートは接続部Ｌｘに、ＮＭＯＳトランジスタＭ５ｂのサブストレートゲートは接地電圧ＧＮＤにそれぞれ接続されている。これは、ＮＭＯＳトランジスタＭ５ａのドレイン電圧が回路動作中に正電圧と負電圧の両方の電圧になることから、ＮＭＯＳトランジスタＭ５ａとＭ５ｂがそれぞれオフしているときに、接続部ＬｘがＮＭＯＳトランジスタＭ５ａ及びＭ５ｂの各寄生ダイオードを介して接地電圧ＧＮＤと導通することを防止するためである。このようなことから、ＮＭＯＳトランジスタＭ５ａにおいてサブストレートゲートをソースに接続すると共に、ＮＭＯＳトランジスタＭ５ｂにおいてサブストレートゲートをドレインに接続するようにしてもよい。
誤差増幅回路４において、非反転入力端には第１分圧電圧−Ｖ１が、反転入力端には第１基準電圧−Ｖｒ１がそれぞれ入力され、誤差増幅回路４は、入力された第１分圧電圧−Ｖ１と第１基準電圧−Ｖｒ１との電圧差を増幅してＮＭＯＳトランジスタＭ６のゲートに出力する。入力電圧Ｖｉｎと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ６と抵抗Ｒ５が直列に接続されており、ＮＭＯＳトランジスタＭ６と抵抗Ｒ５との接続部はＰＷＭコンパレータ８の反転入力端に接続されている。また、コンパレータ６において、非反転入力端には第１分圧電圧−Ｖ１が、反転入力端には第１基準電圧−Ｖｒ１がそれぞれ入力され、コンパレータ６は、入力された第１分圧電圧−Ｖ１と第１基準電圧−Ｖｒ１との電圧比較を行い、該比較結果を示す２値の出力信号Ｖ４を生成して制御回路１１に出力する。
次に、誤差増幅回路５において、反転入力端には第２分圧電圧Ｖ２が、非反転入力端には第２基準電圧Ｖｒ２がそれぞれ入力され、誤差増幅回路５は、入力された第２分圧電圧Ｖ２と第２基準電圧Ｖｒ２との電圧差を増幅してＮＭＯＳトランジスタＭ７のゲートに出力する。入力電圧ＶｉｎとＰＷＭコンパレータ８の反転入力端との間にはＮＭＯＳトランジスタＭ７が接続されている。次に、コンパレータ７において、反転入力端には第２分圧電圧Ｖ２が、非反転入力端には第２基準電圧Ｖｒ２がそれぞれ入力され、コンパレータ７は、入力された第２分圧電圧Ｖ２と第２基準電圧Ｖｒ２との電圧比較を行い、該比較結果を示す２値の出力信号Ｖ５を生成して制御回路１１に出力する。発振回路９で生成されたクロック信号ＣＬＫは、三角波発生回路１０に出力され、三角波発生回路１０で生成された三角波信号ＴＷはＰＷＭコンパレータ８の非反転入力端に入力され、ＰＷＭコンパレータ８から出力されたパルス信号Ｓｐｗｍは制御回路１１に出力される。なお、制御回路１１にも発振回路９で生成されたクロック信号が入力されている。
このような構成において、スイッチングレギュレータ１は、第２スイッチＭ２及び第３スイッチＭ３をそれぞれオフさせると共に第４スイッチＭ４をオンさせた状態では、第１スイッチＭ１、第５スイッチＭ５及びインダクタＬ１で降圧型スイッチングレギュレータをなす。また、スイッチングレギュレータ１は、第１スイッチＭ１をオンさせると共に第３スイッチＭ３及び第５スイッチＭ５をそれぞれオフさせた状態では、第２イッチＭ２、第４スイッチＭ４及びインダクタＬ１で昇圧型スイッチングレギュレータをなす。また、スイッチングレギュレータ１は、第２スイッチＭ２をオンさせると共に第４スイッチＭ４及び第５スイッチＭ５をそれぞれオフさせた状態では、第１スイッチＭ１、第３スイッチＭ３及びインダクタＬ１で極性逆転型スイッチングレギュレータをなす。
ＮＭＯＳトランジスタＭ６は、第１誤差増幅回路４の出力電圧を電流に変換し、ＮＭＯＳトランジスタＭ７は、第２誤差増幅回路５の出力電圧を電流に変換しており、抵抗Ｒ５で該各電流が加算されて電圧Ｖ３が生成され、ＰＷＭコンパレータ８の反転入力端に入力されている。すなわち、ＮＭＯＳトランジスタＭ６，Ｍ７及び抵抗Ｒ５は、第１誤差増幅回路４と第２誤差増幅回路５の各出力電圧の和に比例した電圧Ｖ３を生成する加算回路をなしており、電圧Ｖ３は、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和を示している。なお、加算素子として抵抗Ｒ５を使用したが、抵抗Ｒ５の代わりに定電流源を使用してもよい。ＰＷＭコンパレータ８は、三角波発生回路１０から入力された三角波信号ＴＷを用いて、入力された電圧Ｖ３をＰＷＭ変調させて生成したパルス信号Ｓｐｗｍを制御回路１１に出力する。このため、ＰＷＭコンパレータ８は、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和に比例した電圧のパルスを出力する。
次に、図２は、図１のスイッチングレギュレータ１の各信号の例を示したタイミングチャートであり、図２を用いて制御回路１１の動作について説明する。
図２において、Ａ〜Ｉは、スイッチングレギュレータ１の各出力電圧状態における動作区間を示している。なお、図２では、便宜上、各動作区間Ａ〜Ｉがそれぞれ三角波信号ＴＷの１周期である場合を例にして示しているが、これに限定するものではない。また、図２では、各動作区間Ａ〜Ｉの境界における出力電圧−Ｖｏ１及びＶｏ２の変化が階段状になっているが、これも便宜上このようにしており、実際にはクロック信号ＣＬＫの複数のクロックを介して徐々に変化し、更に、各動作区間Ａ〜Ｉの発生順序は任意に示しており、これに限定するものではない。
動作区間Ａは、定常状態における動作を示している。
この場合、制御回路１１は、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオフさせて第５スイッチＭ５をオフさせると共に、第１スイッチＭ１と第２スイッチＭ２を同時にオン／オフさせ、更に第３スイッチＭ３と第４スイッチＭ４を同時にしかも第１スイッチＭ１と第２スイッチＭ２と相補的にオン／オフさせるように、制御信号Ｓｗ１〜Ｓｗ５をそれぞれ出力する。
動作区間Ａにおける第１スイッチＭ１のオンデューティサイクルＤｏｎと、負電圧−Ｖｏ１と、正電圧Ｖｏ２と、入力電圧Ｖｉｎとの関係は、
（Ｖｏ２−（−Ｖｏ１））／Ｖｉ＝Ｄｏｎ／（１−Ｄｏｎ）
となり、左辺を整理すると下記（１）式のようになる。
（Ｖｏ２＋Ｖｏ１）／Ｖｉ＝Ｄｏｎ／（１−Ｄｏｎ）………………（１）
前記（１）式から、定常状態においては、第１スイッチＭ１のオンデューティサイクルＤｏｎが、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和を制御していることが分かる。
なお、動作区間Ａでは、コンパレータ６及び７の各出力信号Ｖ４及びＶ５が共にハイレベルになるように、コンパレータ６及び７の各入力端に僅かにヒステリシス電圧をそれぞれ持たせている。
次に、動作区間Ｂは、正電圧Ｖｏ２が何らかの原因で低下した場合の動作を示している。
正電圧Ｖｏ２が低下すると、第２誤差増幅回路５の反転入力端に入力されている第２分圧電圧Ｖ２が低下するため、第２誤差増幅回路５の出力電圧は上昇してＮＭＯＳトランジスタＭ７のゲート電圧を引き上げ、ＮＭＯＳトランジスタＭ７のドレイン電流が増加して電圧Ｖ３を上昇させる。この結果、ＰＷＭコンパレータ８から出力されるパルス信号Ｓｐｗｍのローレベルのパルス幅が広がり、制御回路１１は、制御信号Ｓｗ１のローレベルと制御信号Ｓｗ２のハイレベルの各比率をそれぞれ増加させて、前記（１）式で示した負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が大きくなるようにする。なお、動作区間Ｂにおいても、制御回路１１は、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオフさせて第５スイッチＭ５をオフさせたままである。
次に、動作区間Ｃは、正電圧Ｖｏ２が何らかの原因で上昇した場合の動作を示している。
正電圧Ｖｏ２が上昇すると、第２コンパレータ７の出力信号Ｖ５の信号レベルが反転してローレベルになる。すると制御回路１１は、第２スイッチＭ２をオンさせると共に第４スイッチＭ４をオフさせ、コンデンサＣ２へのエネルギー供給を遮断して正電圧Ｖｏ２を低下させる。また、第２誤差増幅回路５の反転入力端に入力されている第２分圧電圧Ｖ２が上昇するため、第２誤差増幅回路５の出力電圧が低下してＮＭＯＳトランジスタＭ７のゲート電圧を引き下げ、ＮＭＯＳトランジスタＭ７のドレイン電流が減少して電圧Ｖ３が低下する。この結果、ＰＷＭコンパレータ８から出力されるパルス信号Ｓｐｗｍのローレベルのパルス幅が小さくなり、制御回路１１は、第２スイッチＭ２をオンさせると共に制御信号Ｓｗ１のローレベルの比率を減少させて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が小さくなるようにする。なお、動作区間Ｃにおいても、制御回路１１は、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオフさせて第５スイッチＭ５をオフさせたままである。
次に、動作区間Ｄは、負電圧−Ｖｏ１が何らかの原因で上昇した場合の動作を示している。
負電圧−Ｖｏ１が上昇すると、第１誤差増幅回路４の非反転入力端に入力されている第１分圧電圧−Ｖ１が上昇するため、第１誤差増幅回路４の出力電圧が上昇してＮＭＯＳトランジスタＭ６のゲート電圧を引き上げ、ＮＭＯＳトランジスタＭ６のドレイン電流が増加して電圧Ｖ３を上昇させる。この結果、動作区間Ｂと同様、ＰＷＭコンパレータ８から出力されるパルス信号Ｓｐｗｍのパルス幅が大きくなり、制御回路１１は、制御信号Ｓｗ１のローレベルと制御信号Ｓｗ２のハイレベルの各比率をそれぞれ増加させて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が大きくなるようにする。なお、動作区間Ｄにおいても、制御回路１１は、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオフさせて第５スイッチＭ５をオフさせたままである。
次に、動作区間Ｅは、負電圧−Ｖｏ１が何らかの原因で低下した場合の動作を示している。
負電圧−Ｖｏ１が低下すると、第１コンパレータ６の出力信号Ｖ４の信号レベルが反転してローレベルになる。すると制御回路１１は、第３スイッチＭ３をオフさせると共に、第１スイッチＭ１がオフしている間だけＮＭＯＳトランジスタＭ５ａとＭ５ｂをそれぞれオンさせ、コンデンサＣ１へのエネルギー供給を遮断して負電圧−Ｖｏ１を上昇させる。また、第１誤差増幅回路４の非反転入力端に入力されている第１分圧電圧−Ｖ１が低下して第１誤差増幅回路４の出力電圧は低下し、ＮＭＯＳトランジスタＭ６のゲート電圧を引き下げてＮＭＯＳトランジスタＭ６のドレイン電流が減少し電圧Ｖ３を低下させる。この結果、動作区間Ｃと同様、ＰＷＭコンパレータ８から出力されるパルス信号Ｓｐｗｍのローレベルのパルス幅が小さくなり、制御回路１１は、制御信号Ｓｗ１のローレベルと制御信号Ｓｗ２のハイレベルの各比率をそれぞれ減少させて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が小さくなるようにする。
次に、動作区間Ｆは、何らかの原因で負電圧−Ｖｏ１が上昇し、正電圧Ｖｏ２が低下した場合の動作を示している。
負電圧−Ｖｏ１が上昇した場合は、動作区間Ｄで説明したように電圧Ｖ３が上昇する。また、正電圧Ｖｏ２が低下した場合も、動作区間Ｂで説明したように電圧Ｖ３が上昇する。このため、動作区間Ｂと動作区間Ｄで説明したように、ＰＷＭコンパレータ８から出力されるパルス信号Ｓｐｗｍのローレベルのパルス幅が大きくなり、制御回路１１は、制御信号Ｓｗ１のローレベルと制御信号Ｓｗ２のハイレベルの各比率をそれぞれ増加させて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が大きくなるようにする。
次に、動作区間Ｇは、何らかの原因で負電圧−Ｖｏ１が低下し、正電圧Ｖｏ２が上昇した場合の動作を示している。
負電圧−Ｖｏ１が低下すると、動作区間Ｅで説明したように第１コンパレータ６の出力信号の信号レベルが反転してローレベルになる。また、正電圧Ｖｏ２が上昇した場合は、動作区間Ｃで説明したように、第２コンパレータ７の出力信号の信号レベルが反転してローレベルになる。この結果、制御回路１１は、第２スイッチＭ２オンさせると共に第３スイッチＭ３及び第４スイッチＭ４をそれぞれオフさせ、更に第１スイッチＭ１がオフしている間だけＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオンさせる。この結果、負電圧出力端子ＯＵＴ１と正電圧出力端子ＯＵＴ２へのエネルギー供給が途絶え、負電圧−Ｖｏ１が上昇すると共に、正電圧Ｖｏ２が低下してそれぞれ所定の電圧に戻すことができる。なお、動作区間ＧでインダクタＬ１に蓄えられたエネルギーは、オンしている第２スイッチＭ２と、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂを介して放出される。
次に、動作区間Ｈは、何らかの原因で負電圧−Ｖｏ１と正電圧Ｖｏ２が共に上昇した場合の動作を示している。
負電圧−Ｖｏ１が上昇すると、動作区間Ｄ及びＦで説明したように電圧Ｖ３を上昇させる。また、正電圧Ｖｏ２が上昇すると、動作区間Ｃ及びＧで説明したように電圧Ｖ３を低下させる。これらのことから、実際の電圧Ｖ３の変動は、負電圧−Ｖｏ１と正電圧Ｖｏ２の各電圧変動による差分だけとなる。また、正電圧Ｖｏ２が上昇した場合は、第２コンパレータ７の出力信号Ｖ５の信号レベルが反転してローレベルになるため、動作区間Ｃ及びＧで説明したように、制御回路１１は、第２スイッチＭ２をオンさせると共に第４スイッチＭ４をオフさせる。このため、コンデンサＣ２へのエネルギー供給が途絶え、正電圧Ｖｏ２が低下する。また、制御回路１１は、電圧Ｖ３の電圧変動に応じて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が所定の電圧になるように第１スイッチＭ１のオンデューティサイクルを制御する。
次に、動作区間Ｉは、何らかの原因で負電圧−Ｖｏ１と、正電圧Ｖｏ２が共に低下した場合の動作を示している。
負電圧−Ｖｏ１が低下した場合は、動作区間Ｅ及びＧで説明したように電圧Ｖ３が低下させる。また、正電圧Ｖｏ２が低下した場合は、動作区間Ｂ及びＦで説明したように電圧Ｖ３を上昇させる。これらのことから、実際の電圧Ｖ３の変動は、負電圧−Ｖｏ１と正電圧Ｖｏ２の各電圧変動による差分だけとなる。また、負電圧−Ｖｏ１が低下した場合は、第１コンパレータ６の出力信号Ｖ４の信号レベルが反転してローレベルになるため、動作区間Ｅ及びＧで説明したように、制御回路１１は、第３スイッチＭ３をオフさせると共に、第１スイッチＭ１がオフしている期間だけ、ＮＭＯＳトランジスタＭ５ａ及びＭ５ｂをそれぞれオンさせる。このため、コンデンサＣ１へのエネルギー供給が途絶え、負電圧−Ｖｏ１が上昇する。また、制御回路１１は、電圧Ｖ３の変動に応じて、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和（Ｖｏ２＋Ｖｏ１）が所定の電圧になるように第１スイッチＭ１のオンデューティサイクルを制御する。
なお、図１では、第５スイッチＭ５をＮＭＯＳトランジスタＭ５ａ及びＭ５ｂで構成するようにしたが、図３で示すように、第５スイッチＭ５をＮＭＯＳトランジスタＭ５ｃ〜Ｍ５ｅ及びインバータ１５で構成するようにしてもよい。なお、ＮＭＯＳトランジスタＭ５ｃ，Ｍ５ｄ及びインバータ１５は接続切換回路をなす。
図３において、接続部Ｌｘと接地電圧ＧＮＤとの間に、ＮＭＯＳトランジスタＭ５ｅが接続され、ＮＭＯＳトランジスタＭ５ｃ及びＭ５ｄの直列回路がＮＭＯＳトランジスタＭ５ｅに並列に接続されている。ＮＭＯＳトランジスタＭ５ｃのゲートには制御信号Ｓｗ１が、ＮＭＯＳトランジスタＭ５ｅのゲートには制御信号Ｓｗ５がそれぞれ入力され、ＮＭＯＳトランジスタＭ５ｄのゲートにはインバータ１５で制御信号Ｓｗ１の信号レベルを反転させた信号が入力されている。また、ＮＭＯＳトランジスタＭ５ｃ〜Ｍ５ｅの各サブストレートゲートは接続され、該接続部はＮＭＯＳトランジスタＭ５ｃとＭ５ｄとの接続部に接続されている。
制御信号Ｓｗ１がローレベルである場合は、第１スイッチＭ１がオンし、ＮＭＯＳトランジスタＭ５ｅのドレイン電圧はほぼ入力電圧Ｖｉｎになる。このとき、ＮＭＯＳトランジスタＭ５ｃはオフすると共にＮＭＯＳトランジスタＭ５ｄはオンするため、ＮＭＯＳトランジスタＭ５ｅがオフしているときに、ＮＭＯＳトランジスタＭ５ｅの寄生ダイオードを介して電流が流れることはない。また、制御信号Ｓｗ１がハイレベルになると、ＮＭＯＳトランジスタＭ５ｅのドレイン電圧は負電圧になるが、このとき、ＮＭＯＳトランジスタＭ５ｃがオンすると共にＮＭＯＳトランジスタＭ５ｄがオフするため、やはりＮＭＯＳトランジスタＭ５の寄生ダイオードを介して電流が流れることはない。このように、ＮＭＯＳトランジスタＭ５ｃとＭ５ｄは、ＮＭＯＳトランジスタＭ５ｅのサブストレートゲートの接続を切り替えるだけであるため、大電流を扱うＮＭＯＳトランジスタＭ５ｅよりも極めて小面積の素子を使うことができ、図１の場合よりもチップ面積を縮小させることができる。
一方、図１の場合、第１スイッチＭ１の寄生ダイオードは、第１スイッチＭ１のドレインからサブストレートゲートの方向に電流が流れる向きに接続されていることになる。このため、第１スイッチＭ１のサブストレートゲートをソースに接続した状態では、正電圧Ｖｏ２が入力電圧Ｖｉｎよりも大きい場合、インダクタＬ１に流れる電流がゼロとなる状態が発生したときに、第１スイッチＭ１がオフしていても第４スイッチＭ４がオンすると、コンデンサＣ２の電荷が第４スイッチＭ４から、インダクタＬ１及び第１スイッチＭ１の寄生ダイオードを介して入力電圧Ｖｉｎに逆流してしまう。このように、正電圧Ｖｏ２が入力電圧Ｖｉｎよりも大きい場合は、インダクタＬ１の状態によって逆電流が生じるため、電力効率が低下する場合があった。
このため、図４で示すように、直列に接続されたＰＭＯＳトランジスタＭ１ａ及びＭ１ｂで第１スイッチＭ１を形成し、ＰＭＯＳトランジスタＭ１ａ及びＭ１ｂの各ゲートに制御信号Ｓｗ１がそれぞれ入力されるようにした。また、ＰＭＯＳトランジスタＭ１ａのサブストレートゲートは入力電圧Ｖｉｎに、ＰＭＯＳトランジスタＭ１ｂのサブストレートゲートは接続部Ｌｘにそれぞれ接続されるようにした。このようにすることにより、第１スイッチＭ１の寄生ダイオードによる逆電流の発生を防止することができ、正電圧Ｖｏ２を入力電圧Ｖｉｎより大きくても電力効率を低下させないようにすることができる。なお、ＰＭＯＳトランジスタＭ１ａにおいてサブストレートゲートをドレインに、ＰＭＯＳトランジスタＭ１ｂにおいてサブストレートゲートをソースにそれぞれ接続するようにしてもよい。
このように、本第１の実施の形態におけるスイッチングレギュレータは、単電源をなす入力電圧Ｖｉｎから正負両電圧を生成することができ、しかも同期整流動作を行うことができるため、高い電源変換効率を得ることができる。更に、負電圧−Ｖｏ１と正電圧Ｖｏ２の絶対値の和を１つのＰＷＭコンパレータで制御するようにしたことから、負電圧−Ｖｏ１と正電圧Ｖｏ２の各出力電圧をそれぞれ任意の電圧になるように制御することができる。
第２の実施の形態．
前記第１の実施の形態では、同期整流型のスイッチングレギュレータを例にして説明したが、図１の第３スイッチＭ３及び第４スイッチＭ４をそれぞれダイオードに置き換えて非同期整流型のスイッチングレギュレータをなすようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態におけるスイッチングレギュレータの回路例を示した図である。なお、図５では、図３と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、第３スイッチＭ３をダイオードＤ１に置き換えると共に、第４スイッチＭ４をダイオードＤ２に置き換えたことにある。これに伴って、図３のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図５において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎから、所定の負電圧を生成して出力電圧−Ｖｏ１として負電圧出力端子ＯＵＴ１から出力すると共に所定の正電圧を生成して出力電圧Ｖｏ２として正電圧出力端子ＯＵＴ２から出力する。
スイッチングレギュレータ１ａは、インダクタＬ１と、第１スイッチＭ１と、第３スイッチＭ３と、第５スイッチＭ５と、ダイオードＤ１と、ダイオードＤ２と、抵抗Ｒ１〜Ｒ５と、出力コンデンサＣ１，Ｃ２と、第１基準電圧発生回路２と、第２基準電圧発生回路３と、第１誤差増幅回路４と、第２誤差増幅回路５と、第１コンパレータ６と、第２コンパレータ７と、ＰＷＭコンパレータ８と、発振回路９と、三角波発生回路１０と、制御回路１１と、ＮＭＯＳトランジスタＭ６，Ｍ７とを備えている。
なお、ダイオードＤ１は第１整流素子を、ダイオードＤ２は第２整流素子をそれぞれなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１，Ｃ２を除く回路は、１つのＩＣに集積されるようにしてもよい。
ダイオードＤ１において、カソードは接続部Ｌｘに接続され、アノードは負電圧出力端子ＯＵＴ１とコンデンサＣ１との接続部に接続されている。また、ダイオードＤ２において、カソードは正電圧出力端子ＯＵＴ２とコンデンサＣ２との接続部に接続され、アノードはインダクタＬ１と第２スイッチＭ２との接続部に接続されている。
このようにすることにより、スイッチングレギュレータ１ａは同期整流方式ではなくなるが、正負の出力電圧−Ｖｏ１及びＶｏ２が十分に大きい場合は効率の低下は小さくなる。また、正電圧Ｖｏ２を入力電圧Ｖｉｎよりも小さい電圧に設定することができることは前記第１の実施の形態と同様であり、制御回路１１から出力される制御信号Ｓｗ３及びＳｗ４が不要になり回路の簡素化を図ることができる。更に、正電圧Ｖｏ２から入力電圧Ｖｉｎへの逆電流はダイオードＤ２で阻止することができるため、図４のように第１スイッチＭ１を２つＰＭＯＳトランジスタで形成する必要がなくなる。
なお、前記説明では、第３スイッチＭ３及び第４スイッチＭ４をそれぞれダイオードに置き換えた場合を例にして説明したが、第３スイッチＭ３又は第４スイッチＭ４のいずれか一方だけをダイオードに置き換えるようにしてもよい。この場合、ダイオードに置き換えなかったスイッチの動作は前記説明と同じであることからその説明を省略する。また、図５では、図３の構成の場合を例にして示したが、図１及び図４の構成の場合にもそれぞれ適用することができ、これらの場合においても、第３スイッチＭ３及び／又は第４スイッチＭ４をダイオードに置き換えて非同期整流型のスイッチングレギュレータをなすようにすればよい。
また、前記第１及び第２の各実施の形態では、各スイッチにＭＯＳトランジスタを使用した場合を例にして示したが、ＭＯＳトランジスタの代わりにバイポーラトランジスタを使用してもよく、この場合、ＰＭＯＳトランジスタをｐｎｐトランジスタに、ＮＭＯＳトランジスタをｎｐｎトランジスタに置き換えるようにすればよい。また、ＭＯＳトランジスタの代わりにバイポーラトランジスタを使用することにより、図１、図３、図４及び図５の第５スイッチＭ５は、接続部Ｌｘと接地電圧ＧＮＤとの間に接続された１つのｎｐｎトランジスタに置き換えることができ、図１、図３、図４及び図５の第１スイッチＭ１は、入力端子ＩＮと接続部Ｌｘとの間に接続された１つのｐｎｐトランジスタに置き換えることができる。
本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。 図１のスイッチングレギュレータ１の各信号の例を示したタイミングチャートである。 本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。 本発明の第１の実施の形態におけるスイッチングレギュレータの他の回路例を示した図である。 本発明の第２の実施の形態におけるスイッチングレギュレータの回路例を示した図である。 従来のスイッチングレギュレータの回路例を示した図である。 図６のタイミングパルス発生回路１３０の回路例を示した図である。
符号の説明
１，１ａ スイッチングレギュレータ
２ 第１基準電圧発生回路
３ 第２基準電圧発生回路
４ 第１誤差増幅回路
５ 第２誤差増幅回路
６ 第１コンパレータ
７ 第２コンパレータ
８ ＰＷＭコンパレータ
９ 発振回路
１０ 三角波発生回路
１１ 制御回路
１５ インバータ
Ｍ１ 第１スイッチ
Ｍ２ 第２スイッチ
Ｍ３ 第３スイッチ
Ｍ４ 第４スイッチ
Ｍ５ 第５スイッチ
Ｍ５ａ〜Ｍ５ｅ，Ｍ６，Ｍ７ ＮＭＯＳトランジスタ
Ｍ１ａ，Ｍ１ｂ ＰＭＯＳトランジスタ
Ｄ１，Ｄ２ ダイオード
Ｃ１，Ｃ２ コンデンサ
Ｌ１ インダクタ
Ｒ１〜Ｒ５ 抵抗

Claims (29)

  1. 入力端子に入力された入力電圧から所定の正電圧及び負電圧をそれぞれ生成して対応する正電圧出力端子及び負電圧出力端子からそれぞれ出力するスイッチングレギュレータにおいて、
    １つのインダクタと、
    前記入力端子と該インダクタの一端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第１スイッチと、
    接地電圧と前記インダクタの他端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第２スイッチと、
    前記負電圧出力端子から、前記インダクタと前記第１スイッチとの接続部の方向に電流を流す第１整流素子と、
    前記インダクタと前記第２スイッチとの接続部から前記正電圧出力端子の方向に電流を流す第２整流素子と、
    前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第５スイッチと、
    前記負電圧出力端子と接地電圧との間に接続された第１コンデンサと、
    前記正電圧出力端子と接地電圧との間に接続された第２コンデンサと、
    前記負電圧出力端子及び前記正電圧出力端子の各電圧が対応する第１所定値及び第２所定値にそれぞれなるように、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行う制御回路部と、
    を備え、
    前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が所定の電圧になるように、第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御することを特徴とするスイッチングレギュレータ。
  2. 前記制御回路部は、前記負電圧が前記第１所定値を超える及び／又は前記正電圧が前記第２所定値未満になると、第５スイッチをオフさせると共に、第１スイッチ及び第２スイッチの各オンデューティサイクルを大きくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように大きくすることを特徴とする請求項１記載のスイッチングレギュレータ。
  3. 前記制御回路部は、前記負電圧が前記第１所定値未満になると、第１スイッチをオフさせている間だけ第５スイッチをオンさせると共に、第１スイッチ及び第２スイッチの各オンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくすることを特徴とする請求項１又は２記載のスイッチングレギュレータ。
  4. 前記制御回路部は、前記正電圧が前記第２所定値を超えると、第２スイッチをオンさせると共に第５スイッチをオフさせ、更に、第１スイッチのオンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくすることを特徴とする請求項１、２又は３記載のスイッチングレギュレータ。
  5. 前記制御回路部は、
    前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
    前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
    前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
    該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
    前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
    前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
    前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行う制御回路と、
    を備えること特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
  6. 前記第１整流素子は、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記第２整流素子は、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチ及び第４スイッチを対応する前記第１スイッチ及び第２スイッチと相補的にオン／オフするように制御することを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
  7. 前記制御回路部は、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせ、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせることを特徴とする請求項６記載のスイッチングレギュレータ。
  8. 前記制御回路部は、
    前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
    前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
    前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
    該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
    前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
    前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
    前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ及び第５スイッチの動作制御を行う制御回路と、
    を備えること特徴とする請求項６又は７記載のスイッチングレギュレータ。
  9. 前記第１整流素子は、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチを前記第１スイッチと相補的にオン／オフするように制御することを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
  10. 前記制御回路部は、前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせることを特徴とする請求項９記載のスイッチングレギュレータ。
  11. 前記制御回路部は、
    前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
    前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
    前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
    該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
    前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
    前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
    前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第３スイッチ及び第５スイッチの動作制御を行う制御回路と、
    を備えること特徴とする請求項９又は１０記載のスイッチングレギュレータ。
  12. 前記第２整流素子は、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチであり、前記制御回路部は、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第４スイッチを前記第２スイッチと相補的にオン／オフするように制御することを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。
  13. 前記制御回路部は、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせることを特徴とする請求項１２記載のスイッチングレギュレータ。
  14. 前記制御回路部は、
    前記負電圧に比例した第１比例電圧と所定の第１基準電圧との電圧差を増幅して出力する第１誤差増幅回路と、
    前記正電圧に比例した第２比例電圧と所定の第２基準電圧との電圧差を増幅して出力する第２誤差増幅回路と、
    前記第１誤差増幅回路と該第２誤差増幅回路の各出力電圧を加算して出力する加算回路と、
    該加算回路の出力電圧をＰＷＭ変調させてパルス信号を生成し出力するＰＷＭ変調回路と、
    前記第１比例電圧と前記第１基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第１コンパレータと、
    前記第２比例電圧と前記第２基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する第２コンパレータと、
    前記ＰＷＭ変調回路、第１コンパレータ及び第２コンパレータからの各出力信号に基づいて、前記第１スイッチ、第２スイッチ、第４スイッチ及び第５スイッチの動作制御を行う制御回路と、
    を備えること特徴とする請求項１２又は１３記載のスイッチングレギュレータ。
  15. 前記第１コンパレータ及び第２コンパレータは、それぞれヒステリシスが設けられることを特徴とする請求項５、８、１１又は１４記載のスイッチングレギュレータ。
  16. 前記第５スイッチは、直列に接続された２つのＮＭＯＳトランジスタで構成され、一方の該ＮＭＯＳトランジスタのサブストレートゲートとドレインが接続されると共に、他方の該ＮＭＯＳトランジスタのサブストレートゲートとソースが接続されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４又は１５記載のスイッチングレギュレータ。
  17. 前記第５スイッチは、
    前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続されたＮＭＯＳトランジスタと、
    前記第１スイッチのオン／オフに応じて、該ＮＭＯＳトランジスタのサブストレートゲートをドレイン又はソースのいずれか一方に接続する接続切換回路と、
    で構成されること特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４又は１５記載のスイッチングレギュレータ。
  18. 前記第１スイッチは、直列に接続された２つのＰＭＯＳトランジスタで構成され、一方の該ＰＭＯＳトランジスタのサブストレートゲートとドレインが接続されると共に、他方の該ＰＭＯＳトランジスタのサブストレートゲートとソースが接続されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６又は１７記載のスイッチングレギュレータ。
  19. 前記第１スイッチ、第２スイッチ、第５スイッチ、第１整流素子、第２整流素子及び制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７又は１８記載のスイッチングレギュレータ。
  20. １つのインダクタと、
    入力端子と該インダクタの一端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第１スイッチと、
    接地電圧と前記インダクタの他端との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第２スイッチと、
    負電圧出力端子から、前記インダクタと前記第１スイッチとの接続部の方向に電流を流す第１整流素子と、
    前記インダクタと前記第２スイッチとの接続部から正電圧出力端子の方向に電流を流す第２整流素子と、
    前記インダクタと前記第１スイッチとの接続部と、接地電圧との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第５スイッチと、
    前記負電圧出力端子と接地電圧との間に接続された第１コンデンサと、
    前記正電圧出力端子と接地電圧との間に接続された第２コンデンサと、
    を備え、
    前記入力端子に入力された入力電圧から所定の正電圧及び負電圧をそれぞれ生成して対応する前記正電圧出力端子及び前記負電圧出力端子からそれぞれ出力するスイッチングレギュレータの動作制御方法において、
    前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御し、
    前記負電圧出力端子と前記正電圧出力端子の各電圧が対応する第１所定値及び第２所定値にそれぞれなるように、前記第１スイッチ、第２スイッチ及び第５スイッチの動作制御を行うことを特徴とするスイッチングレギュレータの動作制御方法。
  21. 前記負電圧が前記第１所定値を超える及び／又は前記正電圧が前記第２所定値未満になると、第５スイッチをオフさせると共に、前記第１スイッチ及び第２スイッチの各オンデューティサイクルを大きくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように大きくすることを特徴とする請求項２０記載のスイッチングレギュレータの動作制御方法。
  22. 前記負電圧が前記第１所定値未満になると、第１スイッチをオフさせている間だけ第５スイッチをオンさせると共に、前記第１スイッチ及び第２スイッチの各オンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくすることを特徴とする請求項２０又は２１記載のスイッチングレギュレータの動作制御方法。
  23. 前記正電圧が前記第２所定値を超えると、第２スイッチをオンさせると共に第５スイッチをオフさせ、更に、前記第１スイッチのオンデューティサイクルを小さくして、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和を、前記所定の電圧になるように小さくすることを特徴とする請求項２０、２１又は２２記載のスイッチングレギュレータの動作制御方法。
  24. 前記第１整流素子が、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチであり、前記第２整流素子が、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチ及び第４スイッチを対応する前記第１スイッチ及び第２スイッチと相補的にオン／オフするように制御することを特徴とする請求項２０、２１、２２又は２３記載のスイッチングレギュレータの動作制御方法。
  25. 前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせ、前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせることを特徴とする請求項２４記載のスイッチングレギュレータの動作制御方法。
  26. 前記第１整流素子が、前記インダクタと前記第１スイッチとの接続部と、前記負電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第３スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第３スイッチを前記第１スイッチと相補的にオン／オフするように制御することを特徴とする請求項２０、２１、２２又は２３記載のスイッチングレギュレータの動作制御方法。
  27. 前記負電圧が前記第１所定値未満になると、前記第３スイッチをオフさせることを特徴とする請求項２６記載のスイッチングレギュレータの動作制御方法。
  28. 前記第２整流素子が、前記インダクタと前記第２スイッチとの接続部と、前記正電圧出力端子との間に接続され、入力された制御信号に応じてオン又はオフして導通状態又は遮断状態になる第４スイッチである場合、前記正電圧出力端子と前記負電圧出力端子の各電圧の絶対値の和が前記所定の電圧になるように、前記第１スイッチ及び第２スイッチをそれぞれ同時にオン／オフ制御すると共に、前記第４スイッチを前記第２スイッチと相補的にオン／オフするように制御することを特徴とする請求項２０、２１、２２又は２３記載のスイッチングレギュレータの動作制御方法。
  29. 前記正電圧が前記第２所定値を超えると、前記第４スイッチをオフさせることを特徴とする請求項２８記載のスイッチングレギュレータの動作制御方法。
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