JP2014064436A - 電源装置 - Google Patents

Abstract

【課題】負荷変動に対する応答性の向上を実現可能な電源装置を提供する。
【解決手段】例えば、スイッチ制御回路ＳＷＣＴＬ、蓄積制御回路ＣＧＣＴＬ、放出制御回路ＤＣＧＣＴＬ等を備える。ＳＷＣＴＬは、スイッチング周期内で、インダクタＬ０に電力を蓄積したのち、Ｌ０から放出される電力を容量Ｃｎと容量Ｃｐに時分割で分配して供給するようにスイッチＳＷ１，ＳＷ２を制御する。ＣＧＣＴＬは、Ｃｎ，Ｃｐに生成される出力電源電圧Ｖｏｎ，Ｖｏｐにおけるそれぞれの目標値からの誤差量を加算した結果を反映してＬ０に蓄積する電力量（Ｔｃ）を制御する。ＤＣＧＣＴＬは、Ｖｏｎにおける目標値からの誤差量とＶｏｐにおける目標値からの誤差量との比率を反映して、Ｌ０から放出される電力をＣｎとＣｐに時分割で分配する際の分配比率（Ｔｄｎ：Ｔｄｐ）を制御する。
【選択図】図１

Description

本発明は、電源装置に関し、例えば、複数の出力電源電圧を生成するスイッチング電源装置に適用して有効な技術に関する。

例えば、特許文献１には、単電源から正負電源を発生する正負電源発生装置が示されている。当該正負電源発生装置は、ある期間において、インダクタに電力を蓄積したのち当該電力を第１のダイオードを介して正電源用の容量に放出し、続く期間において、当該インダクタに再び電力を蓄積したのち当該電力を第２のダイオードを介して負電源用の容量に放出する。

また、特許文献２には、入力電圧に関係なく任意の正負両電圧を出力可能なスイッチングレギュレータが示されている。当該スイッチングレギュレータは、インダクタに電力を蓄積したのち、当該電力を第３スイッチを介して負電圧用の容量に放出すると同時に第４スイッチを介して正電圧用の容量にも放出する。当該放出期間では、インダクタの一端がオン状態の第３スイッチを介して負電圧用の容量に接続され、インダクタの他端がオン状態の第４スイッチを介して負電圧用の容量に接続される。

特開２００３−１８６５５２号公報 特開２００９−５４４２号公報

近年、各種電子機器では、搭載する電源の複数チャンネル化が進み、この複数チャンネルの電源を実現するために必要とされる実装面積の増大や、部品の高コスト化等が問題となっている。一般的に、スイッチング電源装置は、１個のインダクタを用いて単数の出力電源電圧を生成する。この場合、複数チャンネルの電源を実現する（複数の出力電源電圧を生成する）ためには、複数のインダクタが必要とされる。ただし、インダクタは、スイッチング電源装置の中でも実装面積が大きく、かつ高コストな部品である。そこで、例えば、特許文献１および特許文献２に示されるように、１個のインダクタを用いて複数の出力電源電圧を生成する方式が注目されている。

しかしながら、特許文献１に示される方式では、例えば、負荷変動に対する応答性が十分に得られ難いこと等から、適用範囲は限定される。特許文献２の構成では、回路構成や制御方法が複雑化する恐れがあり、また、回路の接続構成の関係上、昇圧電源の生成が困難となる恐れもあること等から、適用範囲は限定される。後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による電源装置は、複数のスイッチと、インダクタと、第１および第２容量と、スイッチ制御回路と、第１および第２制御回路とを備える。スイッチ制御回路は、スイッチング周期内で、インダクタに電力を蓄積したのち、インダクタから放出される電力を第１容量と第２容量に時分割で分配して供給するように複数のスイッチを制御する。第１容量の一端には、当該インダクタから放出される電力によって第１出力電源電圧が生成され、第２容量の一端には、当該インダクタから放出される電力によって第２出力電源電圧が生成される。第１制御回路は、第１および第２出力電源電圧におけるそれぞれの目標値からの誤差量を加算した結果を反映してインダクタに蓄積する電力量を制御する。第２制御回路は、第１出力電源電圧における目標値からの誤差量と第２出力電源電圧における目標値からの誤差量との比率を反映して、インダクタから放出される電力を第１容量と第２容量に時分割で分配する際の分配比率を制御する。

前記一実施の形態によれば、負荷変動に対する応答性を向上させることが可能になる。

本発明の実施の形態１による電源装置において、その構成の一例を示す概略図である。 （ａ）は、図１の電源装置の動作例を示す概略図であり、（ｂ）、（ｃ）および（ｄ）は、（ａ）の各動作期間における回路の内部状態の一例を示す補足図である。 （ａ）、（ｂ）および（ｃ）は、図１の電源装置の効果の一例を説明するための補足図である。 本発明の実施の形態２による電源装置において、その構成の一例を示す概略図である。 図４の電源装置の動作例を示す概略図である。 本発明の実施の形態２による電源装置において、その他の構成の一例を示す概略図である。 本発明の実施の形態３による電源装置において、その構成の一例を示す回路図である。 図７の電源装置において、定常状態の場合の動作例を示す波形図である。 図７の電源装置において、正電圧側の負荷電流が増大した場合の動作例を示す波形図である。 本発明の実施の形態４による電源装置において、その構成の一例を示す回路図である。 本発明の実施の形態５による電源装置において、その構成の一例を示す回路図である。 図１１の電源装置において、定常状態の場合の動作例を示す波形図である。 本発明の実施の形態６による電源装置において、その構成の一例を示す回路図である。 本発明の実施の形態７による電源装置において、それを適用したハードディスクシステムの概略構成例を示すブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《電源装置の概略構成および動作［１］》
図１は、本発明の実施の形態１による電源装置において、その構成の一例を示す概略図である。図１に示す電源装置は、複数のスイッチＳＷ１，ＳＷ２と、インダクタＬ０と、ダイオードＤ１，Ｄ２と、容量Ｃｐ，Ｃｎと、スイッチ制御回路ＳＷＣＴＬと、蓄積制御回路（第１制御回路）ＣＧＣＴＬと、放出制御回路（第２制御回路）ＤＣＧＣＴＬを備える。Ｌ０は、ノードＮ１とノードＮ２の間に結合される。ＳＷ１（第１スイッチ）は、電源電圧ＶＩＮとＮ１の間に結合され、ＳＷ２（第２スイッチ）は、接地電源電圧ＧＮＤとＮ２の間に結合される。Ｄ１（第１ダイオード）は、カソードがＮ１に結合され、Ｄ２（第２ダイオード）は、アノードがＮ２に結合される。Ｃｎ（第１容量）は、一端がＧＮＤに、他端がＤ１のアノードに結合され、この他端には出力電源電圧Ｖｏｎが生成される。Ｃｐ（第２容量）は、一端がＧＮＤに、他端がＤ２のカソードに結合され、この他端には出力電源電圧Ｖｏｐが生成される。

図２（ａ）は、図１の電源装置の動作例を示す概略図であり、図２（ｂ）、図２（ｃ）および図２（ｄ）は、図２（ａ）の各動作期間における回路の内部状態の一例を示す補足図である。図２（ａ）に示すように、スイッチング周期Ｔｓｗは、蓄積期間（第１期間）Ｔｃと、これに続く放出期間Ｔｄで構成され、Ｔｄは、負電圧側放出期間（第２期間）Ｔｄｎとこれに続く正電圧側放出期間（第３期間）Ｔｄｐで構成される。まず、Ｔｃにおいて、図１のスイッチ制御回路ＳＷＣＴＬは、ＳＷ１，ＳＷ２を共にオンに制御する。これによって、図２（ｂ）に示すように、電源電圧ＶＩＮ、インダクタＬ０、接地電源電圧ＧＮＤの経路でインダクタ電流ＩＬが流れ、Ｌ０に電力が蓄積される。

続いて、負電圧側放出期間Ｔｄｎにおいて、ＳＷＣＴＬは、スイッチＳＷ１をオフに、スイッチＳＷ２をオンにそれぞれ制御する。これによって図２（ｃ）に示すように、接地電源電圧ＧＮＤ、容量Ｃｎ、ダイオードＤ１、インダクタＬ０、ＳＷ２の経路でインダクタ電流ＩＬが流れ、インダクタＬ０から放出される電力の一部が容量Ｃｎに供給される。次いで、正電圧側放出期間Ｔｄｐにおいて、ＳＷＣＴＬは、ＳＷ１をオンに、ＳＷ２をオフにそれぞれ制御する。これによって図２（ｄ）に示すように、電源電圧ＶＩＮ、ＳＷ１、Ｌ０、ダイオードＤ２、容量Ｃｐの経路でＩＬが流れ、Ｌ０から放出される電力の残りがＣｐに供給される。

このように、スイッチ制御回路ＳＷＣＴＬは、インダクタＬ０に電力を蓄積したのち、Ｌ０から放出される電力を容量Ｃｎと容量Ｃｐに時分割で分配して供給するようにスイッチＳＷ１，ＳＷ２を制御する。その結果、容量Ｃｐには、電源電圧ＶＩＮを昇圧した正電圧の出力電源電圧Ｖｏｐが生成され、容量Ｃｎには、接地電源電圧ＧＮＤよりも低い負電圧の出力電源電圧Ｖｏｎが生成される。なお、ここでは、放出期間Ｔｄは、負電圧側放出期間Ｔｄｎ、正電圧側放出期間Ｔｄｐの順番であったが、逆にＴｄｐ、Ｔｄｎの順番であってもよい。

図２（ａ）において、蓄積期間Ｔｃの長さは、図１の蓄積制御回路ＣＧＣＴＬによって制御される。ＣＧＣＴＬは、出力電源電圧（負電圧）Ｖｏｎおよび出力電源電圧（正電圧）Ｖｏｐにおけるそれぞれの目標値からの誤差量を加算した結果を反映してＴｃの長さを制御し、これによってインダクタＬ０に蓄積する電力量を制御する。例えば、定常状態（Ｖｏｎ，Ｖｏｐ共に目標値の状態）を基準として、Ｖｏｎ，Ｖｏｐ共に目標値より不足する場合（Ｖｏｎが目標の負電圧よりも高く、Ｖｏｐが目標の正電圧よりも低い場合）を想定する。この場合、ＣＧＣＴＬは、このＶｏｎの不足量とＶｏｐの不足量の加算結果に応じた分だけＴｃの長さを長くする。また、定常状態を基準として、Ｖｏｎ，Ｖｏｐ共に目標値より過剰の場合（Ｖｏｎが目標の負電圧よりも低く、Ｖｏｐが目標の正電圧よりも高い場合）を想定する。この場合、ＣＧＣＴＬは、このＶｏｎの過剰量とＶｏｐの過剰量の加算結果に応じた分だけＴｃの長さを短くする。また、定常状態を基準として、Ｖｏｎが目標値より不足し、Ｖｏｐが目標値より過剰の場合を想定する。この場合、ＣＧＣＴＬは、不足量が過剰量より大きい際には、その差分だけＴｃの長さを長くし、逆に、過剰量が不足量より大きい際には、その差分だけＴｃの長さを短くする。

図２（ａ）において、負電圧側放出期間Ｔｄｎおよび正電圧側放出期間Ｔｄｐの長さは、図１の放出制御回路ＤＣＧＣＴＬによって制御される。ＤＣＧＣＴＬは、Ｖｏｎの目標値からの誤差量とＶｏｐの目標値からの誤差量との比率を反映してＴｄｎとＴｄｐの長さの比率を制御し、これによってＬ０から放出される電力を容量Ｃｎと容量Ｃｐに時分割で分配する際の分配比率を制御する。放出期間Ｔｄは、「Ｔｄｎ＋Ｔｄｐ」かつ「スイッチング周期Ｔｓｗ−蓄積期間Ｔｃ」であるため、ＴｄｎとＴｄｐの長さの比率を制御すれば、結果的にＴｄｎとＴｄｐのそれぞれの長さも制御される。

例えば、定常状態を基準として、出力電源電圧Ｖｏｎが目標値より不足の場合または出力電源電圧Ｖｏｐが目標値より過剰の場合を想定する。この場合、放出制御回路ＤＣＧＣＴＬは、この不足量または過剰量の分だけＶｏｎ側の分配比率を高める（Ｖｏｐ側の分配比率を低下させる）方向に負電圧側放出期間Ｔｄｎおよび正電圧側放出期間Ｔｄｐの長さの比率を制御する。すなわち、放出期間Ｔｄの中でＴｄｎの割合を上げ、Ｔｄｐの割合を下げる。また、定常状態を基準として、Ｖｏｎが目標値より過剰の場合またはＶｏｐが目標値より不足の場合を想定する。このＤＣＧＣＴＬは、この過剰量または不足量の分だけＶｏｎ側の分配比率を低下させる（Ｖｏｐ側の分配比率を高める）方向にＴｄｎおよびＴｄｐの長さの比率を制御する。すなわち、Ｔｄの中でＴｄｎの割合を下げ、Ｔｄｐの割合を上げる。

《本実施の形態１の主要な効果》
以上、本実施の形態１の方式を用いることで、例えば、以下の（１）〜（４）のような効果が得られる。ここで、図３（ａ）、図３（ｂ）および図３（ｃ）は、図１の電源装置の効果の一例を説明するための補足図である。図３（ａ）は、図１の電源装置におけるインダクタ電流ＩＬの変化の一例を示す図であり、所謂、電流連続モード（ＣＣＭ：Continuous Current Mode）の動作を表すものである。図３（ｂ）は、本実施の形態の比較例として検討した電源装置におけるＩＬの変化の一例を示す図であり、所謂、電流不連続モード（ＤＣＭ：Discontinuous Current Mode）の動作を表すものである。図３（ｃ）は、本実施の形態の比較例として検討した他の電源装置におけるＩＬの変化の一例を示す図であり、図３（ｂ）の電源装置にＣＣＭを適用した場合の動作を表すものである。

（１）負荷変動（出力電源電圧Ｖｏｎ，Ｖｏｐが供給される負荷の電流変動）に対する応答性の向上が実現可能になる。本実施の形態１の方式では、図２（ａ）および図３（ａ）に示すように、スイッチング周期Ｔｓｗ内に、蓄積期間Ｔｃと放出期間Ｔｄからなる１個のＰＷＭ周期が含まれている。一方、例えば前述した特許文献１のような方式（ここでは二分割方式と呼ぶ）では、図３（ｂ）に示すように、Ｔｓｗ内に蓄積期間Ｔｃ１および放出期間ＴｄｎからなるＰＷＭ周期Ｔｐｗｍ１と、蓄積期間Ｔｃ２および放出期間ＴｄｐからなるＰＷＭ周期Ｔｐｗｍ２が含まれている。したがって、本実施の形態１の方式の用いることで、二分割方式を用いる場合と比較して、スイッチング周期を短縮する（スイッチング周波数を上げる）ことが可能となり、その結果、負荷変動に対する応答性が向上する。なお、スイッチング周波数を上げると、インダクタＬ０や容量Ｃｐ，Ｃｎの小型化等も図り易くなり、コストや実装面積の観点からも有益となる。

（２）電流供給能力を高めることが可能になる。二分割方式では、クロスレギュレーション特性を確保するため、図３（ｂ）に示すように、各ＰＷＭ周期Ｔｐｗｍ１，Ｔｐｗｍ２の切れ目で、インダクタ電流ＩＬ（そのオフセット量）を一旦ゼロにする電流不連続モード（ＤＣＭ）を使用する必要がある。この場合、電流供給能力を高めるためには、ＩＬのピーク値を高くする必要がある。ただし、このピーク値はインダクタの磁気飽和特性により制限され、また、ピーク値を高くするとリプルが増大するという問題も生じる。その結果、電流供給能力は制御されてしまう。

一方、本実施の形態の方式では、クロスレギュレーション特性を十分に確保した状態で、電流連続モード（ＣＣＭ）を使用することができるため、電流供給能力を高めることが可能となる。すなわち、ＣＣＭを使用した場合、インダクタ電流ＩＬのオフセット量があるため、電流不連続モード（ＤＣＭ）で供給する電流値と同じ電流値を持つ電流を供給する際にはＩＬのピーク値を下げることができ、このピーク値ののびしろの分、電流供給能力が高められる。さらに、ＣＣＭを用いることで、ＤＣＭを用いる場合と比べてリプルを低減できるため、この点からも電流供給能力が高められる。

なお、クロスレギュレーションとは、一方の負荷における負荷電流の変動が他方の負荷における出力電源電圧に影響を及ぼすことを言い、当該影響の度合いが小さいほど、クロスレギュレーション特性が良いことになる。仮に、図３（ｃ）に示すように、二分割方式に電流連続モード（ＣＣＭ）を適用した場合において、定常状態から一方の負荷の負荷電流が変動した場合を想定する。この場合、当該一方の負荷の電源制御（例えばＴｐｗｍ１）に伴いインダクタ電流ＩＬのオフセット量が変動し、続けて行われる他方の負荷の電源制御（Ｔｐｗｍ２）では、この変動したオフセット量を持つＩＬを起点としてインダクタに電力が蓄積される。これに伴い、当該他方の負荷の電源制御（Ｔｐｗｍ２）では、インダクタから放出される電力の放出量が変動し、出力電源電圧に影響が生じ得る。したがって、図３（ｂ）に示すような電流不連続モード（ＤＣＭ）が適用される。

一方、本実施の形態の方式では、図３（ａ）において、定常状態から一方の負荷の負荷電流が変動した場合、これに応じてインダクタＬ０への電力の蓄積量（蓄積期間Ｔｃ）は変動するが、これに伴いＬ０から放出される電力の変動量は、殆どが当該一方の負荷側に配分されるように制御される。例えば、出力電源電圧Ｖｏｐ側の負荷の負荷電流が増大した場合、Ｔｃが延びると共にインダクタ電流ＩＬのピーク値は高くなるが、負電圧側放出期間Ｔｄｎの割合が下がり、正電圧側放出期間Ｔｄｐの割合が高くなる結果、Ｔｄｎでの電力の放出量はさほど変動せずに、Ｔｄｐでの電力の放出量が増大することになる。したがって、出力電源電圧Ｖｏｎへの影響は小さくなり、十分なクロスレギュレーション特性を確保できる。また、仮に出力電源電圧に影響が生じた場合でも、この影響は、上記（１）で述べたように、二分割方式の場合よりも高速な応答によって緩和されるため、この点からもクロスレギュレーション特性を確保できる。

（３）スイッチング損失の低減が実現可能になる。二分割方式では、図３（ｂ）に示すように、スイッチング周期Ｔｓｗ内でそれぞれ２回ずつ電力の蓄積（Ｔｃ１，Ｔｃ２）と放出（Ｔｄｎ，Ｔｄｐ）が行われるため、計４回のスイッチング動作が必要とされる。一方、本実施の形態では、図３（ａ）に示すように、Ｔｓｗ内で、１回の電力の蓄積（Ｔｃ）と、２回の電力の放出（Ｔｄｎ，Ｔｄｐ）を行うため、計３回のスイッチング動作で足り、スイッチング損失を低減することが可能になる。

(４)簡素な回路構成や制御方法によって電源制御を行うことができる。例えば、前述した特許文献２の方式は、本実施の形態の方式のように時分割で分配して供給する方式とは異なり、両方同時に供給する方式である。この場合、本実施の形態の方式のように、電力の放出量の分配比率を制御することは困難なため、特許文献２の構成では、両方同時に供給する過程で過剰を検出した場合に、対応するスイッチを遮断して供給を停止する機能を備えている。ただし、特許文献２の構成では、対応するスイッチを遮断した場合にインダクタの一端が開放状態となるため、それを防止するための代わりのスイッチが更に設けられる。このように、特許文献２の構成では、多くのスイッチを設け、それを適宜制御する必要があるため、回路の複雑化や制御の複雑化を招く恐れがある。これに比べて、本実施の形態の方式では、図１から分かるように、２個のスイッチ（ＳＷ１，ＳＷ２）を制御すればよく、回路構成や制御を簡素化することが可能になる。

（実施の形態２）
前述した実施の形態１では、１個のインダクタで正電圧（昇圧電圧）となる出力電源電圧と負電圧となる出力電源電圧を生成する場合を例としたが、本実施の形態２では、１個のインダクタで２個の正電圧となる出力電源電圧や、１個のインダクタで２個の負電圧となる出力電源電圧を生成する場合について説明する。

《電源装置の概略構成および動作［２］》
図４は、本発明の実施の形態２による電源装置において、その構成の一例を示す概略図である。図４に示す電源装置は、複数のスイッチＳＷ１，ＳＷ２，ＳＷ３１，ＳＷ３２と、インダクタＬ０と、容量Ｃｐ１，Ｃｐ２と、スイッチ制御回路ＳＷＣＴＬと、蓄積制御回路（第１制御回路）ＣＧＣＴＬと、放出制御回路（第２制御回路）ＤＣＧＣＴＬを備える。ＳＷ１，Ｌ０，ＳＷ２の結合関係は、図１の場合と同様である。ＳＷ３１，ＳＷ３２の一端は、共に、Ｌ０のＳＷ２側となるノードＮ２に結合される。Ｃｐ１（第１容量）は、一端が接地電源電圧ＧＮＤに、他端がＳＷ３１の他端に結合され、このＣｐ１の他端には出力電源電圧Ｖｏｐ１が生成される。Ｃｐ２（第２容量）は、一端がＧＮＤに、他端がＳＷ３２の他端に結合され、このＣｐ２の他端には出力電源電圧Ｖｏｐ２が生成される。

図５は、図４の電源装置の動作例を示す概略図である。図５に示すように、スイッチング周期Ｔｓｗは、蓄積期間（第１期間）Ｔｃと、これに続く放出期間Ｔｄで構成され、Ｔｄは、正電圧側放出期間［１］（第２期間）Ｔｄｐ１とこれに続く正電圧側放出期間［２］（第３期間）Ｔｄｐ２で構成される。まず、Ｔｃにおいて、図４のスイッチ制御回路ＳＷＣＴＬは、ＳＷ１，ＳＷ２を共にオンに制御し、前述した図２（ｂ）の場合と同様に、インダクタＬ０に電力を蓄積する。

続いて、正電圧側放出期間［１］Ｔｄｐ１において、ＳＷＣＴＬは、スイッチＳＷ１をオンに、ＳＷ２をオフにそれぞれ制御し、スイッチＳＷ３１をオンに、スイッチＳＷ３２をオフにそれぞれ制御する。この場合、図２（ｄ）においてダイオードＤ２がオン状態のＳＷ３１に代わったような回路状態となり、その結果、インダクタＬ０から放出される電力の一部が容量Ｃｐ１に供給される。次いで、正電圧側放出期間［２］Ｔｄｐ２において、ＳＷＣＴＬは、ＳＷ１をオンに、ＳＷ２をオフにそれぞれ制御し、ＳＷ３１をオフに、ＳＷ３２をオンにそれぞれ制御する。この場合、図２（ｄ）においてＤ２がオン状態のＳＷ３２に代わったような回路状態となり、その結果、Ｌ０から放出される電力の残りが容量Ｃｐ２に供給される。

このように、スイッチ制御回路ＳＷＣＴＬは、図１の場合と同様に、インダクタＬ０に電力を蓄積したのち、Ｌ０から放出される電力を容量Ｃｐ１と容量Ｃｐ２に時分割で分配して供給するようにスイッチＳＷ１，ＳＷ２，ＳＷ３１，ＳＷ３２を制御する。その結果、Ｃｐ１には、電源電圧ＶＩＮを昇圧した正電圧の出力電源電圧Ｖｏｐ１が生成され、Ｃｐ２にも、ＶＩＮを昇圧した正電圧の出力電源電圧Ｖｏｐ２が生成される。この際に、蓄積制御回路ＣＧＣＴＬは、図１の場合と同様に、Ｖｏｐ１，Ｖｏｐ２におけるそれぞれの目標値からの誤差量を加算した結果を反映して蓄積期間Ｔｃの長さを制御し、これによってＬ０に蓄積する電力量を制御する。また、放出制御回路ＤＣＧＣＴＬも、図１の場合と同様に、Ｖｏｐ１の目標値からの誤差量とＶｏｐ２の目標値からの誤差量との比率を反映してＴｄｐ１とＴｄｐ２の長さの比率を制御し、これによってＬ０から放出される電力をＣｐ１とＣｐ２に時分割で分配する際の分配比率を制御する。

《電源装置の概略構成および動作［３］》
図６は、本発明の実施の形態２による電源装置において、その他の構成の一例を示す概略図である。図６に示す電源装置は、複数のスイッチＳＷ１，ＳＷ２，ＳＷ４１，ＳＷ４２と、インダクタＬ０と、容量Ｃｎ１，Ｃｎ２と、スイッチ制御回路ＳＷＣＴＬと、蓄積制御回路（第１制御回路）ＣＧＣＴＬと、放出制御回路（第２制御回路）ＤＣＧＣＴＬを備える。ＳＷ１，Ｌ０，ＳＷ２の結合関係は、図１の場合と同様である。ＳＷ４１，ＳＷ４２の一端は、共に、Ｌ０のＳＷ１側となるノードＮ１に結合される。Ｃｎ１（第１容量）は、一端が接地電源電圧ＧＮＤに、他端がＳＷ４１の他端に結合され、このＣｎ１の他端には出力電源電圧Ｖｏｎ１が生成される。Ｃｎ２（第２容量）は、一端がＧＮＤに、他端がＳＷ４２の他端に結合され、このＣｎ２の他端には出力電源電圧Ｖｏｎ２が生成される。

図６の電源装置の動作に関しては、図５において、スイッチＳＷ３１，ＳＷ３２がスイッチＳＷ４１，ＳＷ４２にそれぞれ変更され、正電圧側放出期間［１］Ｔｄｐ１および正電圧側放出期間［２］Ｔｄｐ２が負電圧側放出期間［１］および負電圧側放出期間［２］にそれぞれ変更されたような動作となる。負電圧側放出期間［１］および［２］では、図５の場合と異なりスイッチＳＷ１がオフに、スイッチＳＷ２がオンにそれぞれ制御され、前述した図２（ｃ）において、ダイオードＤ１がオン状態のＳＷ４１またはオン状態のＳＷ４２に代わったような回路状態となる。また、蓄積制御回路ＣＧＣＴＬや放出制御回路ＤＣＧＣＴＬは、出力電源電圧Ｖｏｎ１，Ｖｏｎ２を対象に図５の場合と同様の動作を行う。その結果、容量Ｃｎ１には、負電圧の出力電源電圧Ｖｏｎ１が生成され、容量Ｃｎ２にも、負電圧の出力電源電圧Ｖｏｎ２が生成される。

以上、本実施の形態２の電源装置を用いることで、実施の形態１の場合と同様の効果が得られることに加えて、２個の正電圧や２個の負電圧といった出力電源電圧の組み合わせも生成可能になる。なお、ここでは、２個の出力電源電圧を生成する例を示したが、目的とする負荷電流を確保できる限り、同様にして３個以上の出力電源電圧を生成するように構成することも可能である。また、例えば、図１の構成例と組み合わせて、１個の負電圧と２個の正電圧を生成するように構成することも可能である。この場合、例えば、図１におけるノードＮ２からダイオードＤ２側に位置する各回路の代わりに、図４のスイッチＳＷ３１，ＳＷ３２および容量Ｃｐ１，Ｃｐ２を設ければよい。さらに、図４では、昇圧回路の構成例を示したが、場合によっては降圧回路に変更することも可能である。この場合、例えば、図４におけるノードＮ１と接地電源電圧ＧＮＤの間に更にスイッチを設け、図５の放出期間Ｔｄにおいて、スイッチＳＷ１の代わりに当該スイッチをオンに制御すればよい。

（実施の形態３）
本実施の形態３では、実施の形態１で説明した図１の電源装置の更なる詳細について説明する。

《電源装置の詳細構成および動作［１ａ］》
図７は、本発明の実施の形態３による電源装置において、その構成の一例を示す回路図である。図７に示す電源装置は、例えば、１個の半導体チップで構成される電源制御装置ＶＩＣ１ａと、その外付け部品となるインダクタＬ０および容量Ｃｎ，Ｃｐを備える。図１の場合と同様に、Ｃｎ，Ｃｐにはそれぞれ出力電源電圧Ｖｏｎ，Ｖｏｐが生成され、ここでは、Ｖｏｎが外部の負荷ＬＤ１に供給され、Ｖｏｐが外部の負荷ＬＤ２に供給されている。

電源制御装置ＶＩＣ１ａは、制御論理回路ＬＯＧ、プリドライバ回路ＰＤ１〜ＰＤ３、ＮＭＯＳトランジスタＭ１〜Ｍ３、ダイオードＤ１，Ｄ２、電流検出回路ＳＡ１、蓄積制御回路ＣＧＣＴＬ、放出制御回路ＤＣＧＣＴＬ、オペアンプ回路ＯＰ１，ＯＰ２、および発振回路ＯＳＣ１を備えている。Ｍ１，Ｍ２は、それぞれ図１におけるスイッチＳＷ１，ＳＷ２に該当し、Ｄ１，Ｄ２は、図１の場合と同様の結合関係で配置される。Ｍ１は、ドレインに外部端子を介して電源電圧ＶＩＮが供給され、ソースが外部端子（ノードＮ１）を介してインダクタＬ０の一端に結合される。Ｍ２は、ソースに外部端子を介して接地電源電圧ＧＮＤが供給され、ドレインが外部端子（ノードＮ２）を介してＬ０の他端に結合される。Ｍ３は、Ｄ１の両端に並列に結合され、同期整流用のトランジスタ（すなわち、Ｄ１に順方向電流を流す際にオンに制御される）として機能する。

発振回路（波形生成回路）ＯＳＣ１は、所定の間隔でトリガ信号ＴＲＧを出力することでスイッチング周期を設定すると共に、当該スイッチング周期と同じ周期を持つ鋸波ＳＡＷを生成する。プリドライバ回路ＰＤ１〜ＰＤ３は、それぞれ、ＮＭＯＳトランジスタＭ１〜Ｍ３のゲートを駆動する。制御論理回路ＬＯＧは、蓄積制御回路ＣＧＣＴＬからの制御信号ＣＯ１と、放出制御回路ＤＣＧＣＴＬからの制御信号ＣＯ２と、ＯＳＣ１からのトリガ信号ＴＲＧを受けて所定の処理を行い、ＰＤ１〜ＰＤ３を介してＭ１〜Ｍ３のオン・オフを制御する。ＬＯＧおよびＰＤ１〜ＰＤ３は、図１のスイッチ制御回路ＳＷＣＴＬに該当する。

電流検出回路ＳＡ１は、インダクタＬ０に流れるインダクタ電流ＩＬを検出し、当該ＩＬに比例する電圧レベルを持つ電流検出信号ＣＳを生成する。ここでは、ＳＡ１は、ＩＬをＮＭＯＳトランジスタＭ２のオン抵抗を利用して電圧に変換し、ＣＳを生成している。オペアンプ回路（第１オペアンプ回路）ＯＰ１は、非反転型のオペアンプ回路となっており、出力電源電圧Ｖｏｎを抵抗Ｒ１，Ｒ２によって定まる所定のゲインで増幅すると共に、基準電圧Ｖｒｅｆ２によって出力の中心電圧レベルを調整可能な構成となっている。オペアンプ回路（第２オペアンプ回路）ＯＰ２は、反転型のオペアンプ回路となっており、出力電源電圧Ｖｏｐを抵抗Ｒ３，Ｒ４によって定まる所定のゲインで増幅すると共に、基準電圧Ｖｒｅｆ３によって出力の中心電圧レベルを調整可能な構成となっている。

蓄積制御回路ＣＧＣＴＬは、加算回路ＡＤＤと、エラーアンプ回路（第１誤差検出回路）ＥＡ１と、比較回路（第１比較回路）ＣＭＰ１を備える。ＡＤＤは、オペアンプ回路ＯＰ１の出力電圧レベルとオペアンプ回路ＯＰ２の出力電圧レベルを加算することで所定の電圧レベルを持つフィードバック信号ＦＢを生成する。ＥＡ１は、所定の基準電圧Ｖｒｅｆ１とＦＢの電圧レベルとの誤差を検出し、この誤差量に応じてエラー出力信号ＥＯ１の電圧レベルを変動させる。ＥＡ１は、ここでは、電流アンプ回路（第１差動アンプ回路）ＡＭＰ１と抵抗Ｒｘ１によって構成され、ＡＭＰ１は、入力の差電圧「ＦＢ−Ｖｒｅｆ１」に相互コンダクタンスｇｍを乗算した出力電流を生成し、Ｒｘ１は、当該出力電流を電圧に変換することでＥＯ１を生成する。ＣＭＰ１は、ＥＯ１の電圧レベルと電流検出信号ＣＳの電圧レベルとを比較し、ＣＳの電圧レベルがＥＯ１の電圧レベルに到達した際に、制御信号ＣＯ１を出力する。

放出制御回路ＤＣＧＣＴＬは、エラーアンプ回路（第２誤差検出回路）ＥＡ２と、比較回路（第２比較回路）ＣＭＰ２を備える。ＥＡ２は、オペアンプ回路ＯＰ２の出力電圧レベルとオペアンプ回路ＯＰ１の出力電圧レベルとの差分を検出し、この差分量に応じてエラー出力信号ＥＯ２の電圧レベルを変動させる。ＥＡ２は、ここでは、電流アンプ回路（第２差動アンプ回路）ＡＭＰ２と抵抗Ｒｘ２によって構成され、ＡＭＰ２は、「ＯＰ２の出力電圧レベル−ＯＰ１の出力電圧レベル」に相互コンダクタンスｇｍを乗算した出力電流を生成し、Ｒｘ２は、当該出力電流を電圧に変換することでＥＯ２を生成する。ＣＭＰ２は、発振回路ＯＳＣ１からの鋸波ＳＡＷとエラー出力信号ＥＯ２の電圧レベルとを比較し、制御信号ＣＯ２を出力する。

なお、特に限定はされないが、図７において、電源電圧ＶＩＮは５Ｖ等であり、出力電源電圧Ｖｏｐは２８Ｖ等であり、出力電源電圧Ｖｏｎは−３Ｖ等である。この例の場合、正電圧側のＶｏｐが高電圧であるため、デバイス耐圧の観点からダイオードＤ２に対しては同期整流用のトランジスタを設けていないが、勿論、当該トランジスタを設け、Ｄ２による損失を低減することも可能である。また、図７において、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３の値は、例えば１．０Ｖ〜３．３Ｖ等の範囲内で適宜調整される。例えば、オペアンプ回路ＯＰ１は、正の電源電圧で動作し、入力された出力電源電圧（負電圧）Ｖｏｎを当該正の電源電圧を用いて検出する構成となっている。

図８は、図７の電源装置において、定常状態の場合の動作例を示す波形図である。図８に示すように、まず、制御論理回路ＬＯＧは、トリガ信号ＴＲＧ（ここでは‘Ｌ’パルス信号）を受けてＮＭＯＳトランジスタＭ１，Ｍ２を共にオンに制御し、これによって蓄積期間Ｔｃが開始される。Ｔｃでは、インダクタ電流ＩＬが所定の傾きで増加し、これに応じて電流検出信号ＣＳの電圧レベルも増加する。そして、蓄積制御回路ＣＧＣＴＬ内の比較回路ＣＭＰ１は、ＣＳの電圧レベルがエラー出力信号ＥＯ１の電圧レベルに到達した際に制御信号ＣＯ１（ここでは‘Ｌ’パルス信号）を出力する。ＬＯＧは、このＣＯ１を受けて、Ｍ１をオフに、Ｍ２をオンにそれぞれ制御し、これによってＴｃが終了すると共に負電圧側放出期間Ｔｄｎが開始する。このようなＴｃの制御方式は、ピーク電流制御方式と呼ばれる。

負電圧側放出期間Ｔｄｎでは、インダクタ電流ＩＬが所定の傾きで低下し、これに応じて電流検出信号ＣＳの電圧レベルも低下する。一方、放出制御回路ＤＣＧＣＴＬ内の比較回路ＣＭＰ２は、エラー出力信号ＥＯ２の電圧レベルよりも鋸派ＳＡＷの電圧レベルが低い場合には、制御信号ＣＯ２として‘Ｈ’レベルを出力し、ＳＡＷの電圧レベルが高い場合には、ＣＯ２として‘Ｌ’レベルを出力する。制御論理回路ＬＯＧは、ＣＯ２が‘Ｈ’レベルから‘Ｌ’レベルに遷移した際に、ＮＭＯＳトランジスタＭ１をオンに、ＮＭＯＳトランジスタＭ２をオフにそれぞれ制御し、これによってＴｄｎが終了すると共に正電圧側放出期間Ｔｄｐが開始する。このＴｄｐは、次のトリガ信号ＴＲＧが入力された際に終了し、これに応じて次のスイッチング周期Ｔｓｗにおける蓄積期間Ｔｃが開始される。なお、ＣＯ２は、このＴｄｐの期間で‘Ｌ’レベルを保つ。

ここで、図７のオペアンプ回路ＯＰ１の出力電圧レベルは、出力電源電圧（負電圧）Ｖｏｎが目標値の際の電圧レベル（中心電圧レベル）をＶｎｃとすると、Ｖｏｎが目標値よりも高い場合（すなわち目標値よりも不足の場合）にはＶｎｃより増加し、逆に、目標値よりも低い場合（すなわち目標値よりも過剰の場合）にはＶｎｃより減少する。したがって、ＯＰ１の出力電圧レベルを「Ｖｎｃ＋ΔＶｎ」とすると、ΔＶｎは不足分を反映した正の値か、過剰分を反映した負の値を持つことになる。

一方、オペアンプ回路ＯＰ２の出力電圧レベルは、出力電源電圧Ｖｏｐが目標値の際の電圧レベル（中心電圧レベル）をＶｐｃとすると、Ｖｏｐが目標値よりも低い場合（すなわち目標値よりも不足する場合）にはＶｐｃより増加し、逆に、目標値よりも高い場合（すなわち目標値よりも過剰な場合）にはＶｐｃより減少する。したがって、ＯＰ２の出力電圧レベルを「Ｖｐｃ＋ΔＶｐ」とすると、ΔＶｐは不足分を反映した正の値か、過剰分を反映した負の値を持つことになる。このように、過剰であるか不足であるかでＯＰ１，ＯＰ２の出力電圧レベルの極性を整合させるため、ＯＰ１，ＯＰ２の一方に非反転型を他方に反転型を適用している。

加算回路ＡＤＤは、このようなオペアンプ回路ＯＰ１の出力電圧レベルとオペアンプ回路ＯＰ２の出力電圧レベルの間を抵抗Ｒｆｂｎ，Ｒｆｂｐによって抵抗分圧することで、当該抵抗分圧ノードにフィードバック信号ＦＢを生成する。前述したように、ＯＰ１の出力電圧レベルを「Ｖｎｃ＋ΔＶｎ」、ＯＰ２の出力電圧レベルを「Ｖｐｃ＋ΔＶｐ」とすると、ＦＢの電圧レベルは、ＯＰ１の出力電圧レベルがＶｎｃかつＯＰ２の出力電圧レベルがＶｐｃである場合（すなわち定常状態の場合）の電圧レベルを基準としてΔＶｎ，ΔＶｐの値に応じて変動する。例えば、ΔＶｎおよびΔＶｐが正の値（すなわちＶｏｎおよびＶｏｐが不足）の場合、この正の値の加算結果に応じてＦＢの電圧レベルは上昇し、ΔＶｎおよびΔＶｐが負の値（すなわちＶｏｎおよびＶｏｐが過剰）の場合、この負の値の加算結果に応じてＦＢの電圧レベルは低下する。また、ΔＶｎ，ΔＶｐの一方が正の値、他方が負の値（すなわち、Ｖｏｎ，Ｖｏｐの一方が不足、他方が過剰）の場合、この正の値と負の値のバランス（加算結果）に応じてＦＢの電圧レベルは上昇または低下する。

ここで、図８の定常状態（出力電源電圧Ｖｏｎ，Ｖｏｐ共に目標値）の場合、オペアンプ回路ＯＰ１の出力電圧レベルはＶｎｃ、オペアンプ回路ＯＰ２の出力電圧レベルはＶｐｃとなり、フィードバック信号ＦＢの電圧レベルは、このＶｎｃ，Ｖｐｃに対応した電圧レベルとなる。エラーアンプ回路ＥＡ１は、この定常状態の場合のＦＢの電圧レベルを正極入力ノード（＋）に受けて増幅動作を行い、エラー出力信号ＥＯ１として、Ｖｏｎ，Ｖｏｐが共に目標値の場合に対応する電圧レベルを生成する。

一方、出力電源電圧Ｖｏｎ，Ｖｏｐの電圧レベルに目標値からの誤差が生じると、前述したように、オペアンプ回路ＯＰ１，ＯＰ２はΔＶｎ，ΔＶｐの値を生成し、加算回路ＡＤＤはΔＶｎ，ΔＶｐの加算結果を反映してフィードバック信号ＦＢの電圧レベルを変動させる。ここでは、ＶｏｎおよびＶｏｐが不足するほどＦＢの電圧レベルが上がり、エラーアンプ回路ＥＡ１を介してエラー出力信号ＥＯ１の電圧レベルは上昇する。比較回路ＣＭＰ１は、このＥＯ１の電圧レベルに応じて蓄積期間Ｔｃの長さを制御する。その結果、蓄積制御回路ＣＧＣＴＬは、Ｖｏｎ，Ｖｏｐにおけるそれぞれの目標値からの誤差量（ΔＶｎ，ΔＶｐ）を加算した結果を反映してインダクタＬ０に蓄積する電力量を制御することになる。

また、図８の定常状態（出力電源電圧Ｖｏｎ，Ｖｏｐ共に目標値）の場合、エラーアンプ回路ＥＡ２は、オペアンプ回路ＯＰ１，ＯＰ２の出力電圧レベルＶｎｃ，Ｖｐｃを受けて、エラー出力信号ＥＯ２として所定の電圧レベルを生成し、図８における負電圧側放出期間Ｔｄｎの長さと正電圧側放出期間Ｔｄｐの長さの比率を所定の値に設定する。一方、Ｖｏｎ，Ｖｏｐの電圧レベルに目標値からの誤差が生じると、前述したように、オペアンプ回路ＯＰ１，ＯＰ２はΔＶｎ，ΔＶｐの値を生成し、ＥＡ２は、「ΔＶｎ−ΔＶｐ」の値に応じてＥＯ２の電圧レベルを下記（Ａ）〜（Ｅ）のように制御する。

（Ａ）ΔＶｎ＝ΔＶｐの場合（すなわち、出力電源電圧Ｖｏｎ，Ｖｏｐ共に同じ量だけ過剰か、同じ量だけ不足の場合）、エラー出力信号ＥＯ２の電圧レベルは変動しない。その結果、負電圧側放出期間Ｔｄｎと正電圧側放出期間Ｔｄｐの比率は、定常状態時の比率と同じになる。

（Ｂ）ΔＶｎ＜０またはΔＶｐ＞０の場合（すなわち、出力電源電圧Ｖｏｎが過剰か、出力電源電圧Ｖｏｐが不足の場合）、エラー出力信号ＥＯ２の電圧レベルは｜ΔＶｎ＋ΔＶｐ｜の大きさに応じて低下する。その結果、定常状態時の比率に比べて、負電圧側放出期間Ｔｄｎの割合が減少し、正電圧側放出期間Ｔｄｐの割合が増加する。

（Ｃ）ΔＶｎ＞０またはΔＶｐ＜０の場合（すなわち、出力電源電圧Ｖｏｎが不足か、出力電源電圧Ｖｏｐが過剰の場合）、エラー出力信号ＥＯ２の電圧レベルは｜ΔＶｎ＋ΔＶｐ｜の大きさに応じて増加する。その結果、定常状態時の比率に比べて、負電圧側放出期間Ｔｄｎの割合が増加し、正電圧側放出期間Ｔｄｐの割合が減少する。

（Ｄ）ΔＶｎ＞ΔＶｐ＞０の場合（すなわち、出力電源電圧Ｖｏｎ，Ｖｏｐ共に不足であるが、その不足量がＶｏｎの方が大きい場合）、エラー出力信号ＥＯ２の電圧レベルは｜ΔＶｎ−ΔＶｐ｜の大きさに応じて増加する。その結果、定常状態時の比率に比べて、負電圧側放出期間Ｔｄｎの割合が増加し、正電圧側放出期間Ｔｄｐの割合が減少する。

（Ｅ）ΔＶｎ＜ΔＶｐ＜０の場合（すなわち、出力電源電圧Ｖｏｎ，Ｖｏｐ共に過剰であるが、その過剰量がＶｏｎの方が大きい場合）、エラー出力信号ＥＯ２の電圧レベルは｜ΔＶｎ−ΔＶｐ｜の大きさに応じて減少する。その結果、定常状態時の比率に比べて、負電圧側放出期間Ｔｄｎの割合が減少し、正電圧側放出期間Ｔｄｐの割合が増加する。

このように、放出制御回路ＤＣＧＣＴＬは、出力電源電圧Ｖｏｎにおける目標値からの誤差量（ΔＶｎ）と出力電源電圧Ｖｏｐにおける目標値からの誤差量（ΔＶｐ）との比率を反映して、負電圧側放出期間Ｔｄｎと正電圧側放出期間Ｔｄｐの比率を制御する。言い換えれば、インダクタＬ０から放出される電力を容量Ｃｎと容量Ｃｐに時分割で分配する際の分配比率を制御する。

図９は、図７の電源装置において、正電圧側の負荷電流が増大した場合の動作例を示す波形図である。図７において、正電圧側の負荷ＬＤ２には、負荷電流Ｉｌｄ２が供給されている。図９の期間Ｔ１に示すように、このＩｌｄ２が増大すると、これに応じて出力電源電圧Ｖｏｐの低下がより加速し、Ｖｏｐが目標値に対して不足する。その結果、エラー出力信号ＥＯ１の電圧レベルは上昇し、エラー出力信号ＥＯ２の電圧レベルは下降する。ＥＯ１の電圧レベルが上昇すると、蓄積期間Ｔｃが長くなり、インダクタ電流ＩＬのピーク値が高くなる。これによって、インダクタＬ０に蓄積される電力が増大する。

一方、エラー出力信号ＥＯ２の電圧レベルが下降すると、正電圧側放出期間Ｔｄｐの割合が高くなり、負電圧側放出期間Ｔｄｎの割合が低くなる。その結果、インダクタＬ０に蓄積される電力の増大分は、その殆どがＴｄｐ側に分配される。すなわち、図９において、領域ＡＰ１の面積を基準とした領域ＡＰ２の面積の変動分は、領域ＡＮ１の面積を基準とした領域ＡＮ２の面積の変動分に比べて大きくなる。その後は、図９の期間Ｔ２，Ｔ３に示すように、インダクタ電流ＩＬのオフセット量が増大した状態で再び定常状態に向かっていく。

以上、本実施の形態３の電源装置を用いることで、実施の形態１で述べた各種効果が得られると共に、当該効果を簡素な構成で実現でき、また、応答性の更なる向上を図ることが可能になる。すなわち、図７の構成例では、エラーアンプ回路ＥＡ１，ＥＡ２として電流アンプ回路ＡＭＰ１，ＡＭＰ２および抵抗Ｒｘ１，Ｒｘ２を用い、所謂ループフィルタ（ロウパスフィルタ）等を介した積分制御を用いない構成となっている。これによって、電源装置の小型化・低コスト化等を実現でき、また負荷変動時の応答性を向上させることが可能になる。

なお、図１の電源装置は、勿論、図７の構成例に限定されるものではなく、その他、様々な回路方式で実現することが可能である。例えば、オペアンプ回路ＯＰ１，ＯＰ２の代わりに、単純に、２個の誤差増幅器を設け、その一方に出力電源電圧Ｖｏｎの目標値を印加すると共にＶｏｎとの誤差を増幅させ、他方に出力電源電圧Ｖｏｐの目標値を印加すると共にＶｏｐとの誤差を増幅させるように構成することも可能である。ただし、Ｖｏｎの目標値は負電圧であり、また、Ｖｏｐの目標値は高電圧となる場合があるため、例えば図７のＯＰ１，ＯＰ２のように、適切な正電圧レベルにレベル変換を行う構成を用い、これによって回路構成を簡略化することが望ましい。

また、ここでは、図８に示したように、スイッチング周期Ｔｓｗの区間内で正の傾きで増大する鋸波ＳＡＷを用いたが、例えば、負の傾きで減少する鋸波を用いたり、あるいは、制御信号ＣＯ１を受けて、負電圧側放出期間Ｔｄｎと正電圧側放出期間Ｔｄｐの区間内で正の傾きで増大するような鋸波を用いてもよい。すなわち、Ｔｄｎ，Ｔｄｐの区間内で所定の傾きで推移する波形であればよい。

さらに、ここでは、アナログ回路を用いた構成例を示したが、代わりにディジタル回路で構成することも可能である。例えば、出力電源電圧Ｖｏｎ，Ｖｏｐをアナログ・ディジタル変換回路でそれぞれディジタル値に変換し、目標値との誤差をディジタル値で算出し、この誤差をカウンタ回路等の設定値に反映して、蓄積期間Ｔｃ、負電圧側放出期間Ｔｄｎおよび正電圧側放出期間Ｔｄｐの長さをそれぞれ定めればよい。一般的には、アナログ・ディジタル変換回路の変換速度等に起因して、ディジタル回路では所定の応答速度を確保できない場合がある。ただし、本実施の形態の方式は、加算処理や分配比率の決定処理などのように、原理的にはディジタル処理に適した制御方法を用いているため、ディジタル回路で実現することも有益である。

また、図７の構成例は、出力電源電圧Ｖｏｐ，Ｖｏｎの両方を生成する構成となっているが、例えば、両方の出力電源電圧を生成するモードといずれか一方の出力電源電圧のみを生成するモードを設けることも可能である。この場合、実使用上で、例えば、負荷ＬＤ１，ＬＤ２の一方が、所定の期間、動作を行わないような場合に、モードを切り替えることで消費電力の低減を図ることが可能となる。具体的な実現方法としては、例えば、図７において、一方の出力電源電圧のみを生成するモード設定信号を受けた際に、加算回路ＡＤＤの入力の一方をオープンまたは所定の固定電圧に設定する回路と、比較回路ＣＭＰ２からの制御信号ＣＯ２を‘Ｈ’レベルまたは‘Ｌ’レベルの一方に固定する回路とを設ければよい。これによって、１回の蓄積期間と１回の放出期間からなるスイッチング周期でいずれか一方の出力電源電圧のみが生成される。

（実施の形態４）
本実施の形態４では、実施の形態３で述べた図７の電源装置の変形例について説明する。

《電源装置の詳細構成および動作［１ｂ］》
図１０は、本発明の実施の形態４による電源装置において、その構成の一例を示す回路図である。図１０に示す電源装置は、図７の電源装置と比較して、電源制御装置ＶＩＣ１ｂ内の２個のエラーアンプ回路（第１および第２誤差検出回路）ＥＡ１ａ，ＥＡ２ａ内にループフィルタを用いている点が異なっている。これ以外の構成に関しては、図７の場合と同様であるため、詳細な説明は省略する。ＥＡ１ａ内のループフィルタは、抵抗Ｒｘ１と容量Ｃｘ１ａからなるラグリードフィルタと容量Ｃｘ１ｂからなるラグフィルタで構成され、ＥＡ２ａ内のループフィルタは、抵抗Ｒｘ２と容量Ｃｘ２ａからなるラグリードフィルタと容量Ｃｘ２ｂからなるラグフィルタで構成される。

このようなループフィルタは、例えば、外付け部品となる場合があり、実施の形態３で述べたように、電源装置の大型化やコストの増大を招く恐れがあり、また、積分制御に伴い負荷変動時の応答性を低下させる恐れがある。ただし、図１０の電源装置は、図７の電源装置と比較して、応答性が低下する代わりに、例えば、ノイズ耐性が向上する等、制御の安定性が向上する場合があり、この観点からは有益な効果が得られる。

（実施の形態５）
本実施の形態５では、実施の形態３で述べた図７の電源装置の他の変形例について説明する。

《電源装置の詳細構成および動作［１ｃ］》
図１１は、本発明の実施の形態５による電源装置において、その構成の一例を示す回路図である。図１１に示す電源装置は、図７の電源装置と比較して、電源制御装置ＶＩＣ１ｃの蓄積制御回路ＣＧＣＴＬ内にヒステリシス型の比較回路ＣＭＰＨ１を用いている点が異なっている。また、これに伴い、図１１に示す電源装置は、図７の電源装置と比較して、ＶＩＣ１ｃの外部に電流検出用の抵抗Ｒｓを備えた点と、電流検出回路ＳＡ２の入力箇所が変わった点と、発振回路ＯＳＣ２の機能が変わった点と、制御論理回路ＬＯＧａの機能が変わった点が異なっている。これ以外の構成に関しては、図７の場合と同様であるため、詳細な説明は省略する。

図１２は、図１１の電源装置において、定常状態の場合の動作例を示す波形図である。図１２に示すように、ヒステリシス型の比較回路ＣＭＰＨ１は、電流検出回路ＳＡ２からの電流検出信号ＣＳの電圧レベルが、エラーアンプ回路ＥＡ１からのエラー出力信号ＥＯ１の電圧レベルに到達した際に制御信号ＣＯ１を‘Ｈ’レベルから‘Ｌ’レベルに遷移させる。その後、ＣＭＰＨ１は、ＣＳの電圧レベルが、ＣＯ１を‘Ｈ’レベルから‘Ｌ’レベルに遷移させた際の電圧レベル（ＥＯ１の電圧レベル）から所定のヒステリシス特性に基づく電圧レベルＨＹだけ低下した際に、ＣＯ１を‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。

制御論理回路ＬＯＧａは、制御信号ＣＯ１が‘Ｈ’レベルの期間で蓄積期間Ｔｃの制御を行い、ＣＯ１が‘Ｌ’レベルの期間で放出期間（Ｔｄｎ，Ｔｄｐ）の制御を行う。このように、ヒステリシス型の比較回路ＣＭＰＨ１を用いると、スイッチング周期Ｔｓｗは、エラー出力信号ＥＯ１の電圧レベルと、ＣＭＰＨ１のヒステリシス特性（ＨＹ）に基づいて定められ、図７における固定周期と異なり可変周期となる。

このような構成および動作を用いると、図７の場合と異なり、電流検出回路ＳＡ２を用いて、放出期間（Ｔｄｎ，Ｔｄｐ）においてもインダクタ電流ＩＬを検出し、電流検出信号ＣＳを生成する必要がある。前述した図７の構成例では、ＮＭＯＳトランジスタＭ２に電流が流れない期間では電流検出を行うことが困難であるため、図１１の構成例では、インダクタＬ０と直列に電流検出用の抵抗Ｒｓを設け、その両端の電位差をＳＡ２によって検出する。また、発振回路ＯＳＣ２は、制御信号ＣＯ１によってスイッチング周期Ｔｓｗを認識し、このＴｓｗと同じ周期を持つ鋸波ＳＡＷを生成する。

以上、本実施の形態５の電源装置を用いることで、実施の形態１で述べた各種効果が得られると共に、更なる回路の簡素化や、更なる応答性の向上が実現可能になる。例えば、図７のような固定周期の電流モード制御を用いた場合、インダクタＬ０に電力を蓄積している間、出力電源電圧Ｖｏｎ，Ｖｏｐは不足する方向に推移するため、これに応じてエラー出力信号ＥＯ１が上昇し、その結果、オンデューティ（＝Ｔｃ／Ｔｓｗ）が拡大する場合がある。オンデューティが所定の値以上に拡大した場合、所謂サブハーモニック発振と呼ばれる現象が生じるため、その対策として、スロープ補償回路が必要となり、また固定周期の長さをある程度長くする必要がある。一方、図１１のようなヒステリシス制御を用いると、可変周期であるため、このようなスロープ補償回路が不要となり、回路を簡素化できる。また、固定周期の場合には、必ずこの周期分の応答遅れ時間が生じるが、可変周期を用いた場合、この応答遅れ時間が状況に応じて最適に変動するため、結果として応答性の向上が実現可能になる。

（実施の形態６）
本実施の形態６では、実施の形態２で説明した図４の電源装置の更なる詳細について説明する。

《電源装置の詳細構成および動作［２］》
図１３は、本発明の実施の形態６による電源装置において、その構成の一例を示す回路図である。図１３に示す電源装置は、例えば、１個の半導体チップで構成される電源制御装置ＶＩＣ２と、その外付け部品となるインダクタＬ０および容量Ｃｐ１，Ｃｐ２を備える。図４の場合と同様に、Ｃｐ１，Ｃｐ２にはそれぞれ出力電源電圧Ｖｏｐ１，Ｖｏｐ２が生成される。電源制御装置ＶＩＣ２は、制御論理回路ＬＯＧｂ、プリドライバ回路ＰＤ１，ＰＤ２，ＰＤ３１，ＰＤ３２、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３１，Ｍ３２、電流検出回路ＳＡ１、蓄積制御回路ＣＧＣＴＬ、放出制御回路ＤＣＧＣＴＬ、オペアンプ回路ＯＰ３，ＯＰ４、および発振回路ＯＳＣ１を備えている。Ｍ１，Ｍ２，Ｍ３１，Ｍ３２は、それぞれ図４におけるスイッチＳＷ１，ＳＷ２，ＳＷ３１，ＳＷ３２に該当する。

電流検出回路ＳＡ１、蓄積制御回路ＣＧＣＴＬ、放出制御回路ＤＣＧＣＴＬ、および発振回路ＯＳＣ１の構成および動作に関しては、図７の場合と同様である。制御論理回路ＬＯＧｂも、図７の場合と同様に、制御信号ＣＯ１，ＣＯ２およびトリガ信号ＴＲＧを受けて、各ＮＭＯＳトランジスタを適宜制御する。ただし、ここでは、ＬＯＧｂは、プリドライバ回路ＰＤ１，ＰＤ２，ＰＤ３１，ＰＤ３２を介してＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３１，Ｍ３２のオン・オフを図５のように制御することになる。この際には、図７の場合と同様に、ＴＲＧとＣＯ１によって図５の蓄積期間Ｔｃを制御し、ＣＯ２によって、図５の正電圧側放出期間［１］Ｔｄｐ１と正電圧側放出期間［２］Ｔｄｐ２の比率を制御する。

また、図１３では、図７のオペアンプ回路ＯＰ１，ＯＰ２の代わりに、オペアンプ回路ＯＰ３，ＯＰ４が備わっている。ここでは、ＯＰ３，ＯＰ４は、それぞれボルテージフォロワ回路となっており、ＯＰ３は出力電源電圧Ｖｏｐ１の電圧レベルを出力し、ＯＰ４は出力電源電圧Ｖｏｐ２の電圧レベルを出力する。ここでは、Ｖｏｐ１，Ｖｏｐ２共に正電圧であるため、図７の場合のように、一方の極性を反転する必要はない。

（実施の形態７）
本実施の形態７では、実施の形態３で説明した図７の電源装置の適用例として、記憶システム（ハードディスクシステム）に適用した場合について説明する。

《ハードディスクシステムの構成》
図１４は、本発明の実施の形態７による電源装置において、それを適用したハードディスクシステムの概略構成例を示すブロック図である。図１４に示すハードディスクシステムは、磁気ディスクＤＳＫ、スピンドルモータＳＭＴ、磁気ヘッドＨＤ、デュアルステージアクチュエータＤＳＡ、ボイスコイルモータＶＣＭ、モータ制御装置ＭＤＩＣ、プリアンプ装置ＰＡＭＰ、ハードディスク制御装置ＣＴＩＣ、およびパーソナルコンピュータＰＣ等を備える。ＳＭＴは、ＤＳＫを回転させ、ＶＣＭはＤＳＫ上でＨＤを動かし、ＤＳＡはＤＳＫ上でＨＤを更に詳細に動かす。ＨＤは、ＤＳＫの所定の位置に対して書き込み動作または読み出し動作を行う。

近年、ハードディスクシステムでは、磁気ディスクＤＳＫにおける記憶密度の向上に伴い、磁気ヘッドＨＤの位置をより高精度に制御することが求められている。そこで、図１４のシステムでは、従来から広く使用されているボイスコイルモータＶＣＭに加えて、それよりも高精度な位置制御が可能なデュアルステージアクチュエータＤＳＡを備えている。ＤＳＡは、例えば、ピエゾ圧電効果素子等によって実現され、その制御には、通常、高い正電圧が必要とされる。

モータ制御装置ＭＤＩＣは、例えば、一つの半導体チップで実現され、スピンドルモータドライバＳＭＴＤＶ、デュアルステージアクチュエータドライバＤＳＡＤＶ、ボイスコイルモータドライバＶＣＭＤＶ、電源レギュレータＶＲＥＧ、およびインタフェースＩＦを備えている。ＳＭＴＤＶは、スピンドルモータＳＭＴを駆動し、ＤＳＡＤＶは、デュアルステージアクチュエータＤＳＡを駆動し、ＶＣＭＤＶは、ボイスコイルモータＶＣＭを駆動する。ＶＲＥＧは、図７に示したような電源制御装置ＶＩＣ１ａを備え、出力電源電圧Ｖｏｐ（例えば２８Ｖ）と、出力電源電圧Ｖｏｎ（例えば−３Ｖ）を生成する。Ｖｏｐは、ＤＳＡＤＶに供給され、ＤＳＡの駆動に使用される。さらに、ＶＲＥＧは、例えば、降圧型のスイッチングレギュレータ等を備え、２．５Ｖ、１．８Ｖ、１．０Ｖ等といったハードディスク制御装置ＣＴＩＣ用の電源も生成する。ＩＦは、ハードディスク制御装置ＣＴＩＣとの間で通信を行う。

ハードディスク制御装置ＣＴＩＣは、例えば、一つの半導体チップで実現され、リードライトチャネルＲＷＣＨと、メモリＭＥＭと、ハードディスク制御回路ＨＤＤＣＴＬを備える。ＣＴＩＣは、モータ制御装置ＭＤＩＣからのＣＴＩＣ用の電源を受けて動作する。ＲＷＣＨは、パーソナルコンピュータＰＣからのデータ読み出し命令またはデータ書き込み命令を受けて、当該命令に応じてプリアンプ装置ＰＡＭＰを適宜制御する。ＨＤＤＣＴＬは、ＰＣからのデータ読み出し命令またはデータ書き込み命令に伴うアドレス情報を受けて、モータ制御装置ＭＤＩＣを制御する。すなわち、ＨＤＤＣＴＬは、ＭＤＩＣを介して磁気ディスクＤＳＫの回転や磁気ヘッドＨＤの位置を制御する。ＭＥＭは、例えば、ＲＡＭ（Random Access Memory）であり、ＲＷＣＨやＨＤＤＣＴＬの処理に際して適宜使用される。

プリアンプ装置（リードライトＩＣ）ＰＡＭＰは、例えば、一つの半導体チップで実現され、ハードディスク制御装置ＣＴＩＣ内のリードライトチャネルＲＷＣＨからの制御を受けて磁気ヘッドＨＤを駆動し、磁気ディスクＤＳＫからのデータの読み出しやＤＳＫに対するデータの書き込みを行う。この際に、ＰＡＭＰは、モータ制御装置ＭＤＩＣからの出力電源電圧Ｖｏｎ（例えば−３Ｖ）を用いてＨＤの駆動を行う。当該負電圧は、例えば、正電圧による動作との組み合わせでＨＤの中心電位を０Ｖ付近に保つ目的等で使用される。

このようなハードディスクシステムでは、小型化・低コスト化のため、外付け部品数を削減することが求められる。そこで、本実施の形態の方式を用いて、１個のインダクタで複数の出力電源電圧を生成することが有益となる。ただし、当該方式では、１個またはそれ以上のインダクタで単数の出力電源電圧を生成する方式と比べると電流供給能力が制限される。例えば、ハードディスク制御装置ＣＴＩＣでは、比較的大きい負荷電流が必要とされるため、ここでは、ＣＴＩＣ用の電源に関しては、各電源毎に１個またはそれ以上のインダクタを用いて生成する。また、デュアルステージアクチュエータＤＳＡでは、高精度な位置制御を実現するため、安定した電源が求められる。本実施の形態の方式を用いると、前述したように応答速度の向上が実現できるため、このような要求を満たすことが可能となる。なお、ここでは、ハードディスクシステムへの適用例を示したが、勿論、これに限らず、例えば、有機ＥＬディスプレイをはじめとして、様々なシステムに対して適用可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

ＡＭＰ 電流アンプ回路
Ｃ 容量
ＣＧＣＴＬ 蓄積制御回路
ＣＭＰ，ＣＭＰＨ 比較回路
ＣＯ 制御信号
ＣＳ 電流検出信号
ＣＴＩＣ ハードディスク制御装置
Ｄ ダイオード
ＤＣＧＣＴＬ 放出制御回路
ＤＳＡ デュアルステージアクチュエータ
ＤＳＡＤＶ デュアルステージアクチュエータドライバ
ＤＳＫ 磁気ディスク
ＥＡ エラーアンプ回路
ＥＯ エラー出力信号
ＦＢ フィードバック信号
ＧＮＤ 接地電源電圧
ＨＤ 磁気ヘッド
ＨＤＤＣＴＬ ハードディスク制御回路
ＩＦ インタフェース
ＩＬ インダクタ電流
Ｌ インダクタ
ＬＤ 負荷
ＬＯＧ 制御論理回路
Ｍ トランジスタ
ＭＤＩＣ モータ制御装置
ＭＥＭ メモリ
Ｎ ノード
ＯＰ オペアンプ回路
ＯＳＣ 発振回路
ＰＡＭＰ プリアンプ装置
ＰＣ パーソナルコンピュータ
ＰＤ プリドライバ回路
Ｒ 抵抗
ＲＷＣＨ リードライトチャネル
ＳＡ 電流検出回路
ＳＡＷ 鋸波
ＳＭＴ スピンドルモータ
ＳＭＴＤＶ スピンドルモータドライバ
ＳＷ スイッチ
ＳＷＣＴＬ スイッチ制御回路
ＴＲＧ トリガ信号
ＶＣＭ ボイスコイルモータ
ＶＣＭＤＶ ボイスコイルモータドライバ
ＶＩＣ 電源制御装置
ＶＩＮ 電源電圧
ＶＲＥＧ 電源レギュレータ
Ｖｏｎ，Ｖｏｐ 出力電源電圧
Ｖｒｅｆ 基準電圧

Claims (12)

1. 複数のスイッチと、
   前記複数のスイッチの制御に応じて電力の蓄積と放出を行うインダクタと、
   前記インダクタから放出される電力が供給されることで一端に第１出力電源電圧が生成される第１容量と、
   前記インダクタから放出される電力が供給されることで一端に第２出力電源電圧が生成される第２容量と、
   スイッチング周期内で、前記インダクタに電力を蓄積したのち、前記インダクタから放出される電力を前記第１容量と前記第２容量に時分割で分配して供給するように前記複数のスイッチを制御するスイッチ制御回路と、
   前記第１および第２出力電源電圧におけるそれぞれの目標値からの誤差量を加算した結果を反映して前記インダクタに蓄積する電力量を制御する第１制御回路と、
   前記第１出力電源電圧における目標値からの誤差量と前記第２出力電源電圧における目標値からの誤差量との比率を反映して、前記インダクタから放出される電力を前記第１容量と前記第２容量に時分割で分配する際の分配比率を制御する第２制御回路とを有する電源装置。
2. 請求項１記載の電源装置において、
   前記電源装置は、さらに、前記スイッチング周期と同じ周期を持つ鋸波を生成する波形生成回路を備え、
   前記第２制御回路は、
   前記第１出力電源電圧における目標値からの誤差量と前記第２出力電源電圧における目標値からの誤差量との比率に応じて出力レベルを変動させる第２誤差検出回路と、
   前記鋸波と前記第２誤差検出回路の出力レベルとを比較し、当該比較結果によって前記分配比率を制御する第２比較回路とを有する電源装置。
3. 請求項２記載の電源装置において、
   前記第２誤差検出回路は、前記第１および第２出力電源電圧が共に目標値の場合に第１電圧レベルを出力し、前記第１出力電源電圧が目標値より不足の場合または前記第２出力電源電圧が目標値より過剰の場合に当該不足量または過剰量に応じて前記第１電圧レベルを所定の極性方向に変動させ、前記第１出力電源電圧が目標値より過剰の場合または前記第２出力電源電圧が目標値より不足の場合に当該過剰量または不足量に応じて前記第１電圧レベルを前記極性方向の反対の極性方向に変動させる電源装置。
4. 請求項３記載の電源装置において、
   前記第１および第２出力電源電圧の一方は正電圧であり、他方は負電圧である電源装置。
5. 請求項４記載の電源装置において、
   前記第１制御回路は、
   前記インダクタに流れる電流を検出し、前記インダクタに流れる電流に比例する電圧レベルを生成する電流検出回路と、
   前記第１出力電源電圧と前記第２出力電源電圧を、一方の極性を反転して加算することで第２電圧レベルを生成する加算回路と、
   所定の基準電圧と前記第２電圧レベルとの誤差を検出し、当該誤差量に応じて出力レベルを変動させる第１誤差検出回路と、
   前記第１誤差検出回路の出力レベルと前記電流検出回路の電圧レベルを比較し、当該比較結果によって前記インダクタに蓄積する電力量を制御する第１比較回路とを有する電源装置。
6. 請求項３記載の電源装置において、
   前記第１および第２出力電源電圧は、共に正電圧であるか、または共に負電圧である電源装置。
7. 第１ノードと第２ノードの間に結合されるインダクタと、
   前記第１ノードと電源電圧の間に結合される第１スイッチと、
   前記第２ノードと接地電源電圧の間に結合される第２スイッチと、
   カソードが前記第１ノードに結合される第１ダイオードと、
   一端が前記接地電源電圧に結合され、他端が前記第１ダイオードのアノードに結合され、他端に第１出力電源電圧が生成される第１容量と、
   アノードが前記第２ノードに結合される第２ダイオードと、
   一端が前記電源電圧に結合され、他端が前記第２ダイオードのカソードに結合され、他端に第２出力電源電圧が生成される第２容量と、
   第１期間、前記第１期間に続く第２期間、前記第２期間に続く第３期間を含むスイッチング周期内において、前記第１期間で前記第１および第２スイッチを共にオンに制御し、前記第２および第３期間の一方で前記第１スイッチをオフに、前記第２スイッチをオンにそれぞれ制御し、前記第２および第３期間の他方で前記第１スイッチをオンに、前記第２スイッチをオフにそれぞれ制御するスイッチ制御回路と、
   前記第１および第２出力電源電圧におけるそれぞれの目標値からの誤差量を加算した結果を反映して前記第１期間を制御する第１制御回路と、
   前記第１出力電源電圧における目標値からの誤差量と前記第２出力電源電圧における目標値からの誤差量との比率を反映して前記第２期間と前記第３期間の比率を制御する第２制御回路とを有する電源装置。
8. 請求項７記載の電源装置において、
   前記電源装置は、さらに、前記スイッチング周期と同じ周期を持つ鋸波を生成する波形生成回路を備え、
   前記第２制御回路は、
   前記第１出力電源電圧における目標値からの誤差量と前記第２出力電源電圧における目標値からの誤差量との比率に応じて出力レベルを変動させる第２誤差検出回路と、
   前記鋸波と前記第２誤差検出回路の出力レベルとを比較し、当該比較結果によって前記第２期間と前記第３期間の比率を制御する第２比較回路とを有する電源装置。
9. 請求項８記載の電源装置において、
   前記電源回路は、さらに、
   前記第１出力電源電圧を所定のゲインで増幅すると共に中心電圧レベルを調整された出力電圧レベルを生成する第１オペアンプ回路と、
   前記第２出力電源電圧を所定のゲインで増幅すると共に中心電圧レベルを調整された出力電圧レベルを生成する第２オペアンプ回路とを備え、
   前記第１および第２オペアンプ回路の一方は反転型、他方は非反転型のオペアンプ回路であり、
   前記第２誤差検出回路は、前記第１オペアンプ回路の出力電圧レベルと前記第２オペアンプ回路の出力電圧レベルを所定のゲインで差動増幅する第２差動アンプ回路で実現される電源装置。
10. 請求項９記載の電源装置において、
    前記第１制御回路は、
    前記インダクタに流れる電流を検出し、前記インダクタに流れる電流に比例する電圧レベルを生成する電流検出回路と、
    前記第１オペアンプ回路の出力電圧レベルと前記第２オペアンプ回路の出力電圧レベルの間を抵抗分圧することで当該出力電圧レベルの加算電圧を当該抵抗分圧ノードに生成する加算回路と、
    所定の基準電圧と前記加算電圧を所定のゲインで差動増幅する第１誤差検出回路と、
    前記第１誤差検出回路の出力レベルと前記電流検出回路の電圧レベルを比較し、当該比較結果によって前記第１期間を制御する第１比較回路とを有する電源装置。
11. 請求項１０記載の電源装置において、
    前記波形生成回路は、さらに、所定の間隔でトリガ信号を出力することで前記スイッチング周期を設定し、
    前記第１期間は、前記トリガ信号が出力されてから、前記第１比較回路によって前記電流検出回路の電圧レベルが前記第１誤差検出回路の出力レベルに到達したことを検出されるまでの期間で定められる電源装置。
12. 請求項１０記載の電源装置において、
    前記第１比較回路は、所定のヒステリシス特性に基づいて比較動作を行い、
    前記スイッチング周期は、前記ヒステリシス特性に基づいて定められる電源装置。

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