JP2008244179A - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP2008244179A
JP2008244179A JP2007083092A JP2007083092A JP2008244179A JP 2008244179 A JP2008244179 A JP 2008244179A JP 2007083092 A JP2007083092 A JP 2007083092A JP 2007083092 A JP2007083092 A JP 2007083092A JP 2008244179 A JP2008244179 A JP 2008244179A
Authority
JP
Japan
Prior art keywords
wiring
lsi
layer
wiring board
multilayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007083092A
Other languages
English (en)
Other versions
JP4978269B2 (ja
Inventor
Tomokazu Tokoro
知一 所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2007083092A priority Critical patent/JP4978269B2/ja
Priority to US12/078,019 priority patent/US8072774B2/en
Publication of JP2008244179A publication Critical patent/JP2008244179A/ja
Application granted granted Critical
Publication of JP4978269B2 publication Critical patent/JP4978269B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01PWAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00Waveguides; Transmission lines of the waveguide type
    • H01P3/02Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08Microstrips; Strip lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0245Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09236Parallel layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/0929Conductive planes
    • H05K2201/09336Signal conductors in same plane as power plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09627Special connections between adjacent vias, not for grounding vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672Superposed layout, i.e. in different planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】従来のタンデムバランス配線の利点を残したままで、配線の特性インピーダンスの不整合をなくすことで、高品質な信号伝送を可能にするとともに実装する電子部品の動作マージンを確保する。
【解決手段】多層配線基板25は、LSI1の一対のハンダボール18からの一対の信号経路は、LSI1の直下の基板の領域ではそれぞれLSI1の直下のスルーホール17を介して、異なる層の配線層4,5に配線7a、8aが配線幅W1で形成されるとともに、LSI1の外側の基板の領域では一方の配線7aがスルーホール19を介して配線層4aに乗り換えて、配線幅W2の配線7bへ変更され、他方の配線8aはLSI1の外側の基板の領域においても配線層を変更することなく、配線幅W2の配線8bに配線幅のみ変更されている。
【選択図】図1

Description

この発明は、LSI等の電子部品を実装する多層配線基板に係り、特に実装された電子部品間を伝送する信号の伝送速度の高速化のために必須なバランス配線を備えた多層配線基板に関する。
コンピュータや携帯電話等の電子機器の主要部を構成する電子部品の代表としてLSI(大規模集積回路)が数多く用いられているが、LSIは多層配線基板に実装されて電子機器に組み込まれる。このように各種電子機器に組み込まれた多くのLSI間を伝送する信号の伝送速度は、近年ますます高速化が進んでいる。ここで、LSI間の信号の伝送速度の高速化のためには、信号をバランス化(差動化)させることが必須となっている。このようなバランス配線は、従来から、同一層バランス配線(横方向バランス配線とも称される)と、タンデムバランス配線との2種類が知られている。
図5は、同一層バランス配線14を備えた従来の多層配線基板21(第1の従来例)の概略構成を示す断面図、図6は同多層配線基板21の概略構成を示す平面図である。同多層配線基板21の同一層バランス配線は、図5及び図6から明らかなように、層間絶縁膜(層間膜と称する)を介して順次にCOVER(カバー)層102、GND(グランド)層103、配線層104、GND層106が形成された構成において、LSI101の一対(ペア)のハンダボール118からの一対の信号経路(配線経路)は、それぞれLSI101の直下の一対のスルーホール117を介して、同一層の配線層104に横方向の配線117a、118aを経てLSI101の外側の配線107b、108bに結合されるようになっている。そして、一対の信号間(配線間)の間隔と配線幅で特性インピーダンスが規定されるようになっている。符号109、110、112はそれぞれ層間厚を示している。
一方、図7は、タンデムバランス配線15,16を備えた従来の多層配線基板22(第2の従来例)の概略構成を示す断面図、図8は同多層配線基板22の概略構成を示す平面図である。同多層配線基板22のタンデムバランス配線は、図7及び図8から明らかなように、図5及び図6と同じ層構成において、LSI101の一対のハンダボール118からの一対の信号経路は、それぞれLSI101の直下のスルーホール117を介して、異なる層の配線層104,105に配線117a、118aを経てLSI101の外側の配線107b、108bに結合されるようになっている。そして、一対の配線間の層間厚111と配線幅で特性インピーダンスが規定されるようになっている。符号111は層間厚を示している。
ここで、従来の同一層バランス配線14とタンデムバランス配線15、16とを比較すると、図9にも示すように、同一層バランス配線は一対の信号経路が多層配線基板21の横方向(水平方向)の同一層の配線層104により形成できるという利点がある反面、配線のペア数が増加するとこれらの配線により多層配線基板の横方向のサイズが大きくなるという欠点がある。一方、タンデムバランス配線15,16は一対の信号経路が多層配線基板21の縦方向(厚さ方向)に形成されているので、同信号経路が多層配線基板22の横方向に形成されている同一層バランス配線14よりも、配線の収容性に優れているという利点を有している。さらに、タンデムバランス配線15、16は上述のような理由により同一層バランス配線14よりも、隣接ペアからのクロストークの影響を受けにくいという利点も有している。
ここで、LSI等の電子部品を実装するための各種の配線基板あるいは多層配線基板が提供されている(特許文献1、特許文献2、特許文献3)。これらの中で、特許文献1に開示されている配線基板は、導体間の絶縁部層に凹部凸部を設けて信号配線とグランド間の距離を近づけることにより、細幅配線のインピーダンスを整合しているが、本願発明のように細幅の配線部のインピーダンスの整合に差動間の結合を利用することは行われていない。また、特許文献1の配線基板のように局所的に絶縁層の厚みを変更することは、技術的に難易度が高いのでコストアップが避けられないだけでなく実現性が低い。
特許文献2に開示されている多層配線基板は、導体配線とグランド配線との間に誘電層を介在させて特性インピーダンスを一定にしているが、本願発明のように細幅の配線部のインピーダンスの整合に差動間の結合を利用することは行われていない。また、特許文献2の多層配線基板は特性インピーダンスを一定に整合することと、基板全体の厚さを薄くすることを目的としているが、本願発明のように細幅配線から太幅配線への乗り換えの際に特性インピーダンスの不整合及び信号の減衰量の増加を防止し、配線基板の層数そのものを削減することや配線の収容性を良くすることは目的としていない。
特許文献3に開示されている配線基板は、内側パターン配線の断線を防止することを目的として、内側パターン配線の配線幅を外側パターン配線の配線幅より十分に広くしているが、本願発明のように細幅の配線部のインピーダンスの整合に差動間の結合を利用することは行われていない。、
特開2001−053507号公報 特開2002−057467号公報 特開平04−255287公報
ところで、前述したような従来の第1の従来例及び第2の従来例では、いずれも次に説明するように、配線の特性インピーダンスに不整合が生ずるので、信号伝送の際に信号の反射が起きるという問題がある。
いずれの従来例においても、図6及び図8に示すように、LSI101を実装する基板の領域にはLSI101と多層配線基板21,22とを接続するための、ハンダボール118用のLSI接続パッド113とスルーホール117が密集しているので、配線を通過させかつ配線の収容性を良くすることを目的として、LSI101の直下の基板の領域の配線の配線幅W1(細幅配線)はスペースの制約があるので細く形成される。一方、LSI101の直下の基板の領域を通過してLSI101の外側の基板の領域に形成される配線の配線幅W2(太幅配線)は、スペースに余裕があるので、信号の減衰を抑えかつ多層配線基板の製造性を良くすることを目的として、太く(W1<W2)形成される。
ここで、配線の特性インピーダンスは、配線幅W1、配線幅W2のどちらかで、所望の値となるように各層間厚109〜112を規定するため、配線の配線幅W1の部分の特性インピーダンスと、配線幅W2の特性インピーダンスとは等しくならない。したがって、配線の特性インピーダンスに不整合が生ずるので、信号伝送の際に信号の反射が起きる要因となっている。
上述のような理由で、LSI101の直下の基板の領域の配線は細幅配線に、かつLSI101の外側の基板の領域の配線は太幅配線に形成せざるを得ないので、配線の細幅配線の部分の特性インピーダンスは太幅配線の部分のそれよりも高くなる。この結果、上述のように配線の特性インピーダンスに不整合が生ずるので、信号伝送の際に信号の反射が起きている。ところで、近年の信号の伝送速度の高速化による信号の減衰量の増加やLSIの低電圧化によって、LSIの動作マージンの確保が困難になっている事情を考慮すると、信号伝送の際に起きる信号の反射は許容できなくなっている。
このような背景で、配線の特性インピーダンスの不整合を抑えるために、配線幅W1で特性インピーダンスを規定すべく、この配線幅W1のみでLSI間を配線することも考えられるが、この場合には、信号の減衰が大きくなるので、信号の伝送速度の高速化に伴って実現は困難である。また、同一層バランス配線の場合、横方向に隣接している2本の配線間で特性インピーダンスを規定することも可能であるが、LSIの直下の基板の領域にはLSI接続パッドやスルーホール等が密集していることを考慮すると、2本の配線のピッチの調整が難しくなる。加えて、通過できる信号数が少なくなるので、図9を参照して説明したように、タンデムバランス配線と比較して配線の収容性及びクロストークの点で劣る欠点がある。したがって、高品質な信号伝送が不可能になる。
この発明は、上述の事情に鑑みてなされたもので、従来のタンデムバランス配線の利点を残したままで、配線の特性インピーダンスの不整合をなくすことで、高品質な信号伝送を可能にするとともに実装する電子部品の動作マージンを確保することができる多層配線基板を提供することを目的とする
上記問題を解決するために、請求項1記載の発明は、実装される電子部品間を伝送する信号の伝送速度の高速化のために必須なバランス配線を備えた多層配線基板であって、上記バランス配線は、一対の信号経路が上記電子部品の直下の基板の領域ではそれぞれ異なる層の配線層に細幅配線で形成されるとともに、上記一対の信号経路が上記電子部品の外側の基板の領域では一方の信号経路が上記配線層と異なる配線層に乗り換えて、かつ両方の信号経路が太幅配線で形成されていることを特徴としている。
また、請求項2記載の発明は、請求項1記載の多層配線基板に係り、上記一対の信号経路は上記電子部品の外側の基板の領域では他方の信号経路が上記配線層と同一層の配線層で、かつ両方の信号経路が太幅配線で形成されていることを特徴としている。
また、請求項3記載の発明は、請求項1又は2記載の多層配線基板に係り、上記バランス配線は、上記一対のグランド経路が上記電子部品の直下の基板の領域ではそれぞれ異なる層の配線層に形成されるとともに、上記一対のグランド経路が上記電子部品の外側の基板の領域では一方のグランド経路が上記配線層と異なる配線層に乗り換えて形成されていることを特徴としている。
また、請求項4記載の発明は、請求項1,2又は3記載の多層配線基板に係り、上記一対のグランド経路は上記電子部品の外側の基板の領域では他方のグランド経路が上記配線層と同一層の配線層に形成されていることを特徴としている。
また、請求項5記載の発明は、請求項1乃至4のいずれか1つに記載の多層配線基板に係り、上記一方の信号経路あるいは上記一方のグランド経路が半貫通スルーホールを介して上記配線層と異なる配線層に乗り換えることを特徴としている。
また、請求項6記載の発明は、請求項1乃至5のいずれか1つに記載の多層配線基板に係り、上記電子部品が大規模集積回路であることを特徴としている。
この発明の多層配線基板25によれば、配線の細幅配線の部分の特性インピーダンスは太幅配線の部分のそれと等しい所望の特性インピーダンスになる。したがって、配線の収容性に優れるとともに、クロストークの影響を受けにくいという従来のタンデムバランス配線の利点を残したままで、電子部品間を接続している配線の全区間において特性インピーダンスの不整合をなくすことできるため、高品質な信号伝送を可能にするとともに実装する電子部品の動作マージンを確保することができる。
多層配線基板25は、LSI1の一対のハンダボール18からの一対の信号経路は、LSI1の直下の基板の領域ではそれぞれLSI1の直下のスルーホール17を介して、異なる層の配線層4,5に配線7a、8aが配線幅W1で形成されるとともに、LSI1の外側の基板の領域では一方の配線7aがスルーホール19を介して配線層4aに乗り換えて、配線幅W2の配線7bへ変更され、他方の配線8aはLSI1の外側の基板の領域においても配線層を変更することなく、配線幅W2の配線8bに配線幅のみ変更されている。
図1は、この発明の実施例である多層配線基板の概略構成を示す断面図、図2は同多層配線基板の概略構成を示す平面図、図3及び図4は同多層配線基板により得られた効果を従来例と比較して示す図である。
この例の多層配線基板25のバランス配線は、図1及び図2に示すように、層間膜を介して順次にCOVER2、GND層3、配線層4、配線層5、GND層6が形成された構成において、LSI1の一対のハンダボール18からの一対の信号経路は、LSI1の直下の基板の領域ではそれぞれLSI1の直下のスルーホール17を介して、異なる層の配線層4,5に配線7a、8aが配線幅W1で形成されるとともに、LSI1の外側の基板の領域では一方の配線7aがスルーホール19を介して配線層4aに乗り換えて、配線幅W2の配線7bへ変更されている。また、他方の配線8aはLSI1の外側の基板の領域においても配線層を変更することなく、配線幅W2の配線8bに配線幅のみ変更されている。同様に、一対のGND経路は、LSI1の直下の基板の領域ではそれぞれ異なる層のGND層3,6に形成されるとともに、LSI1の外側の基板の領域では一方のGND層3のみがスルーホールを介してGND層3aに乗り換えられている。ここで、スルーホール19は信号の反射に影響するスタブ(分岐)とならないように、半貫通に形成されていることが望ましい。
ここで、配線幅W1で形成される配線7a、8aは、配線7a、8aとの結合によって、所望の特性インピーダンスとなるように、層間厚11を形成する。また、配線7bは配線幅W2とGND層3aとの関係で、所望の特性インピーダンスとなるように、層間厚9と層間厚10を規定する。さらに、配線8bは配線幅W2とGND層6との関係で、所望の特性インピーダンスとなるように、層間厚12を規定する。
層間厚9、10、12の配線7a、8aに対する影響は、層間厚11と比較して小さく、層間厚11の配線7bに対する影響は、層間厚9、10と比較して小さく、さらに配線8bに対する影響は層間厚12よりも小さいため、LSI1の直下の基板の領域を通過した後の配線7b、8bの特性インピーダンスは、全て所望の特性インピーダンスとなる。したがって、LSI1間を接続する配線の全区間において特性インピーダンスの不整合は発生しなくなる。
すなわち、この例の多層配線基板25のバランス配線において、配線幅W1(細幅配線)の配線7aと配線8aの特性インピーダンスは、GND層3との層間厚10、GND層6との層間厚12、配線間の層間厚11のそれぞれに対する、配線幅W1との関係で規定される。換言すると、特性インピーダンスが合うように,配線幅W1とそれぞれの層間厚を規定する。また、配線幅W2(太幅配線)の配線7bと配線8bの特性インピーダンスは、配線7aと7bそれぞれ、配線7bは、配線幅W2とGND層3aとの層間厚10が支配項となり、配線8bに対しては、配線幅W2とGND層3aとの層間厚11と、GND層6との層間厚12が支配項となった上で、さらに特性インピーダンスとして規定される。換言すると特性インピーダンスの不整合が発生しないように、配線幅W2を規定する(配線膜は変更できない)配線幅W1<W2とすることが可能となる。ただし、層間厚10≠層間厚11≠層間厚12の前提条件が必要となる。
図3は、この例の多層配線基板25のバランス配線により得られた特性インピーダンス(ZO)を従来のタンデムバランス配線により得られたそれと比較して示すもので、特性インピーダンス100Ωをターゲットにした例を示している。同図から明らかなように、従来のタンデムバランス配線では、[1]、[2]のいずれも細幅配線と太幅配線との値に差が生じているが、本発明[3]では両者の値にほとんど差がなく、特性インピーダンスの不整合が発生しないことを示している。
また、図4は、従来の同一層バランス配線(a)、タンデムバランス配線(b)及び本発明(c)における多層配線基板の層構成を比較して示すものである。例えば、2ペアの配線を形成する例で示すと、(a)では7層が必要になるのに対して、(b)、(c)ではいずれも6層のみ必要となる。
図3及び図4から明らかなように、本発明を従来のタンデムバランス配線と比較すると、配線の収容性及びクロストークの点で優れているという利点を残したままで、特性インピーダンスの不整合をなくすことができ、また本発明を従来の同一層バランス配線と比較すると、層数を増加させることなく特性インピーダンスの不整合をなくすことができる。この点、従来のタンデムバランス配線の場合は、特性インピーダンスの不整合をなくすには、LSI間を接続する全配線の細幅配線で規定するしかないので信号の減衰を抑えることができないが、本発明によれば細幅配線はLSIの直下の基板の領域のみに限定できるので、信号の減衰を抑えたままで特性インピーダンスの不整合をなくすことができる。したがって、本発明によれば高品質な信号伝送が可能になる。
このように、この例の多層配線基板25によれば、LSI1の一対のハンダボール18からの一対の信号経路は、LSI1の直下の基板の領域ではそれぞれLSI1の直下のスルーホール17を介して、異なる層の配線層4,5に配線7a、8aが配線幅W1で形成されるとともに、LSI1の外側の基板の領域では一方の配線7aがスルーホール19を介して配線層4aに乗り換えて、配線幅W2の配線7bへ変更され、また、他方の配線8aはLSI1の外側の基板の領域においても配線層を変更することなく、配線幅W2の配線8bに配線幅のみ変更されている。
したがって、従来のタンデムバランス配線の利点を残したままで、配線の特性インピーダンスの不整合をなくすことで、高品質な信号伝送を可能にするとともに実装する電子部品の動作マージンを確保することができる。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限定されるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、多層配線基板に実装する電子部品としてはLSIに例をあげて説明したが、これに限らず多端子を備えたキャパシタ、抵抗などの他の電子部品に適用することもできる。また、多層配線基板には2ペアの配線を形成する例で説明したが、これに限らず必要に応じてさらに多くのペアの配線を形成することができる。
この発明の実施例である多層配線基板の概略構成を示す断面図である。 同多層配線基板の概略構成を示す平面図である。 同多層配線基板により得られた効果を従来例と比較して示す図である。 同多層配線基板により得られた効果を従来例と比較して示す図である。 第1の従来例による多層配線基板の概略構成を示す断面図である。 同多層配線基板の概略構成を示す平面図である。 第2の従来例による多層配線基板の概略構成を示す断面図である。 同多層配線基板の概略構成を示す図である。 第1及び第2の従来例の概略構成を比較して平面図である。
符号の説明
1 LSI
2 COVER層
3、3a、6 GND層
4、4a、5 配線層
7a、7b、8a、8b 配線
9〜12 層間厚
13 LSI接続パッド
14 (同一層バランス配線)横方向配線
15,16 タンデムバランス配線
17,19 スルーホール
18 ハンダボール
25 多層配線基板

Claims (6)

  1. 実装される電子部品間を伝送する信号の伝送速度の高速化のために必須なバランス配線を備えた多層配線基板であって、
    前記バランス配線は、一対の信号経路が前記電子部品の直下の基板の領域ではそれぞれ異なる層の配線層に細幅配線で形成されるとともに、前記一対の信号経路が前記電子部品の外側の基板の領域では一方の信号経路が前記配線層と異なる配線層に乗り換えて、かつ両方の信号経路が太幅配線で形成されていることを特徴とする多層配線基板。
  2. 前記一対の信号経路は前記電子部品の外側の基板の領域では他方の信号経路が前記配線層と同一層の配線層で、かつ両方の信号経路が太幅配線で形成されていることを特徴とする請求項1記載の多層配線基板。
  3. 前記バランス配線は、前記一対のグランド経路が前記電子部品の直下の基板の領域ではそれぞれ異なる層の配線層に形成されるとともに、前記一対のグランド経路が前記電子部品の外側の基板の領域では一方のグランド経路が前記配線層と異なる配線層に乗り換えて形成されていることを特徴とする請求項1又は2記載の多層配線基板。
  4. 前記一対のグランド経路は前記電子部品の外側の基板の領域では他方のグランド経路が前記配線層と同一層の配線層に形成されていることを特徴とする請求項1,2又は3記載の多層配線基板。
  5. 前記一方の信号経路あるいは前記一方のグランド経路が半貫通スルーホールを介して前記配線層と異なる配線層に乗り換えることを特徴とする請求項1乃至4のいずれか1つに記載の多層配線基板。
  6. 前記電子部品が大規模集積回路であることを特徴とする請求項1乃至5のいずれか1つに記載の多層配線基板。
JP2007083092A 2007-03-27 2007-03-27 多層配線基板 Expired - Fee Related JP4978269B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007083092A JP4978269B2 (ja) 2007-03-27 2007-03-27 多層配線基板
US12/078,019 US8072774B2 (en) 2007-03-27 2008-03-26 Substrate including wiring for transmitting signal, apparatus and system including the substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007083092A JP4978269B2 (ja) 2007-03-27 2007-03-27 多層配線基板

Publications (2)

Publication Number Publication Date
JP2008244179A true JP2008244179A (ja) 2008-10-09
JP4978269B2 JP4978269B2 (ja) 2012-07-18

Family

ID=39793267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007083092A Expired - Fee Related JP4978269B2 (ja) 2007-03-27 2007-03-27 多層配線基板

Country Status (2)

Country Link
US (1) US8072774B2 (ja)
JP (1) JP4978269B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258390A (ja) * 2009-04-28 2010-11-11 Kyocer Slc Technologies Corp 配線基板
JP2015088642A (ja) * 2013-10-31 2015-05-07 Ngkエレクトロデバイス株式会社 差動伝送線路と多層回路基板と光モジュール
US9220164B2 (en) 2014-01-28 2015-12-22 Murata Manufacturing Co., Ltd. High frequency module
JP2016004833A (ja) * 2014-06-13 2016-01-12 新光電気工業株式会社 配線基板及びその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101594729B (zh) * 2008-05-27 2012-06-20 鸿富锦精密工业(深圳)有限公司 一种可补偿过孔残端电容特性的电路板
CN102695359A (zh) * 2011-03-21 2012-09-26 鸿富锦精密工业(深圳)有限公司 具有bga区域的电路板
JP6452270B2 (ja) * 2012-04-19 2019-01-16 キヤノン株式会社 プリント回路板および電子機器
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
KR20160055460A (ko) * 2014-11-10 2016-05-18 삼성전기주식회사 배선 기판
US9907156B1 (en) 2015-03-06 2018-02-27 Juniper Networks, Inc. Cross-talk reduction for high speed signaling at ball grid array region and connector region
US10455691B1 (en) * 2017-03-28 2019-10-22 Juniper Networks, Inc. Grid array pattern for crosstalk reduction
KR102627331B1 (ko) 2018-08-09 2024-01-22 삼성전자주식회사 과전압 방지 소자를 포함하는 인쇄 회로 기판 및 이를 포함하는 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430452A (ja) * 1990-05-25 1992-02-03 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2000349403A (ja) * 1999-06-02 2000-12-15 Matsushita Electric Ind Co Ltd 回路基板及び配線設計支援装置
JP2006086825A (ja) * 2004-09-16 2006-03-30 Seiko Epson Corp 多層配線基板,及び、信号安定化方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605489B2 (ja) 1991-02-07 1997-04-30 日本電気株式会社 印刷配線板
US5898217A (en) * 1998-01-05 1999-04-27 Motorola, Inc. Semiconductor device including a substrate having clustered interconnects
US6008534A (en) * 1998-01-14 1999-12-28 Lsi Logic Corporation Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like
JP2001053507A (ja) 1999-08-13 2001-02-23 Nec Corp 配線基板とその製造方法
JP2001251061A (ja) * 2000-03-02 2001-09-14 Sony Corp 多層型プリント配線基板
JP2002057467A (ja) 2000-08-11 2002-02-22 Kenwood Corp 多層配線基板
KR100491179B1 (ko) * 2001-11-21 2005-05-24 마츠시타 덴끼 산교 가부시키가이샤 박형 회로기판 및 박형 회로기판의 제조방법
US6762367B2 (en) * 2002-09-17 2004-07-13 International Business Machines Corporation Electronic package having high density signal wires with low resistance
KR100499146B1 (ko) * 2003-06-24 2005-07-04 삼성전자주식회사 곡면 미러를 구비한 광스캐너 및 그 제조방법
TWI246384B (en) * 2004-11-22 2005-12-21 Benq Corp Multi-layer printed circuit board layout and manufacturing method thereof
US7404250B2 (en) * 2005-12-02 2008-07-29 Cisco Technology, Inc. Method for fabricating a printed circuit board having a coaxial via

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430452A (ja) * 1990-05-25 1992-02-03 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2000349403A (ja) * 1999-06-02 2000-12-15 Matsushita Electric Ind Co Ltd 回路基板及び配線設計支援装置
JP2006086825A (ja) * 2004-09-16 2006-03-30 Seiko Epson Corp 多層配線基板,及び、信号安定化方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258390A (ja) * 2009-04-28 2010-11-11 Kyocer Slc Technologies Corp 配線基板
JP2015088642A (ja) * 2013-10-31 2015-05-07 Ngkエレクトロデバイス株式会社 差動伝送線路と多層回路基板と光モジュール
US9220164B2 (en) 2014-01-28 2015-12-22 Murata Manufacturing Co., Ltd. High frequency module
JP2016004833A (ja) * 2014-06-13 2016-01-12 新光電気工業株式会社 配線基板及びその製造方法

Also Published As

Publication number Publication date
US8072774B2 (en) 2011-12-06
JP4978269B2 (ja) 2012-07-18
US20080238585A1 (en) 2008-10-02

Similar Documents

Publication Publication Date Title
JP4978269B2 (ja) 多層配線基板
US7989708B2 (en) Multi-layer wiring board
US8586873B2 (en) Test point design for a high speed bus
JP6614903B2 (ja) プリント回路板及びプリント配線板
TWI423753B (zh) 多層佈線基板
KR100709059B1 (ko) 메모리 시스템 및 메모리 모듈
US20070194434A1 (en) Differential signal transmission structure, wiring board, and chip package
JP2007035710A (ja) 多層プリント配線板
US8198549B2 (en) Multi-layer printed wiring board
US20060215375A1 (en) Method and apparatus for routing a differential pair on a printed circuit board
TWI452954B (zh) 印刷電路板
JP4371766B2 (ja) プリント配線板
US8089004B2 (en) Semiconductor device including wiring excellent in impedance matching, and method for designing the same
JP4834937B2 (ja) 高周波回路用多層配線板
US8878627B2 (en) Monolithic power splitter for differential signal
US20080151513A1 (en) High-frequency PCB connections that utilize blocking capacitors between the pins
US6744130B1 (en) Isolated stripline structure
TWM540453U (zh) 軟式印刷電路板與硬式印刷電路板焊接結構
JP2846803B2 (ja) 多層配線基板
JP4820985B2 (ja) 差動並走線路
TWI756860B (zh) 訊號傳輸之通道結構
TWI394498B (zh) 印刷電路板
JPH0548273A (ja) 多層プリント配線板
TWI353200B (en) Differential layout configuration
JP2006140365A (ja) 多層配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120403

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4978269

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees