JP2008130579A - 電子基板の製造方法及び多層配線基板の製造方法 - Google Patents

電子基板の製造方法及び多層配線基板の製造方法 Download PDF

Info

Publication number
JP2008130579A
JP2008130579A JP2006309942A JP2006309942A JP2008130579A JP 2008130579 A JP2008130579 A JP 2008130579A JP 2006309942 A JP2006309942 A JP 2006309942A JP 2006309942 A JP2006309942 A JP 2006309942A JP 2008130579 A JP2008130579 A JP 2008130579A
Authority
JP
Japan
Prior art keywords
insulating layer
conductive
manufacturing
insulating
protrusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006309942A
Other languages
English (en)
Other versions
JP4211842B2 (ja
Inventor
Takeshi Niidate
剛 新舘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2006309942A priority Critical patent/JP4211842B2/ja
Priority to KR1020070115989A priority patent/KR20080044774A/ko
Priority to US11/939,644 priority patent/US7805836B2/en
Priority to CNA2007101887046A priority patent/CN101184380A/zh
Publication of JP2008130579A publication Critical patent/JP2008130579A/ja
Application granted granted Critical
Publication of JP4211842B2 publication Critical patent/JP4211842B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/76Apparatus for connecting with build-up interconnects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76Apparatus for connecting with build-up interconnects
    • H01L2224/7615Means for depositing
    • H01L2224/76151Means for direct writing
    • H01L2224/76155Jetting means, e.g. ink jet
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82101Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0104Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/013Inkjet printing, e.g. for printing insulating material or resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1241Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing
    • H05K3/125Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing by ink-jet printing
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49158Manufacturing circuit on or in base with molding of insulated base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】液滴吐出法を用いて電子部品の周囲に絶縁膜を形成する場合にも、配線と前記電子部品との間で良好な導通を得る。
【解決手段】導電部71を有する電子部品70を、導電部71を上方に向けて第1絶縁層50上に配置するとともに、導電部71上に導電性を有した突起72を設ける工程と、液滴吐出法を用いて絶縁材料を、突起72を外して塗布して、電子部品70の上面70aに突起72が突出する高さで第2絶縁層60Bを設ける工程と、第2絶縁層60B上に突起72と接続する導電配線15を設ける工程と、電子部品70の周囲に液滴吐出法を用いて絶縁材料を塗布し、第2絶縁層60Bと略同じ高さで第3絶縁層60Aを設ける工程と、を有する。
【選択図】図4

Description

本発明は、電子基板の製造方法及び多層配線基板の製造方法に関するものである。
近年、回路基板(配線基板)上に実装される電子部品の小型化が進んでおり、配線基板の細密化が要求されている。このような、細密な配線構造を形成する方法として、液滴吐出法を用いて、導電性パターンを絶縁膜中に埋め込んだ状態に形成する技術がある(例えば、特許文献1参照)。
また、上記回路基板が搭載される、例えば携帯電話等の電子機器についても、近年、小型化が進行している。これに伴って、携帯電話は、回路基板(配線基板)上における電子部品の実装スペースが制限されてしまう。そのため、電子部品をより高密度で実装する方法の提供が望まれている。
そこで、基板上にチップ部品を固定し、該チップ部品の周囲に、液滴吐出法を用いて絶縁材料を塗布し、絶縁膜中にチップ部品を埋め込み、該チップ部品に接続する配線を形成することで、チップ部品が高密度で実装された配線基板が考えられる。
特開2005−327985号公報
しかしながら、上述したような従来技術には、以下のような問題が存在する。
液滴吐出法により電子部品の周囲に絶縁材料を配置し、絶縁膜に電子部品を埋め込む際に、該絶縁体インクが電子部品の上面側に設けられた導電部上に乗り上げてしまう。このような状態のもとで硬化された絶縁体インクから構成された絶縁膜は、電子部品の導電部を覆ってしまうため、絶縁膜上に形成する配線と電子部品との間で導通が取れなくなり接続不良を引き起こすといった問題が生じてしまう。
また、例えばICチップの側面が絶縁性インクに対して撥液性を有していると、絶縁性インクがチップ側面に十分に密着せず、絶縁層とチップ側面との間に隙間が生じることがある。この場合、ICパッドに接続する導電配線を、ICパッドの周囲に形成した絶縁膜に跨って形成すると、導電配線が断線する可能性があり、やはり接続不良を引き起こすことがある。
本発明は、以上のような点を考慮してなされたもので、液滴吐出法を用いて電子部品の周囲に絶縁膜を形成する場合にも、配線と前記電子部品との間で良好な導通を得ることを可能とした、電子基板の製造方法及び多層配線基板の製造方法を提供することを目的とする。
上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の電子基板の製造方法は、導電部を有する電子部品を、該導電部を上方に向けて第1絶縁層上に配置するとともに、前記導電部上に導電性を有した突起を設ける工程と、液滴吐出法を用いて絶縁材料を前記突起を外して塗布して、前記電子部品の上面に前記突起が突出する高さで第2絶縁層を設ける工程と、前記第2絶縁層上に前記突起と接続する導電配線を設ける工程と、前記電子部品の周囲に前記液滴吐出法を用いて前記絶縁材料を塗布し、前記第2絶縁層と略同じ高さで第3絶縁層を設ける工程と、を有することを特徴とするものである。
従って、本発明の電子基板の製造方法では、電子部品の周囲に配置された絶縁層には跨らずに上面に設けられた第2絶縁層に導電配線を形成するため、周囲の絶縁層と電子部品の側面との間に隙間が生じても、導電配線が断線することなく突起を介して導電部と安定して接続させることができる。また、本発明では、第2絶縁層を設ける際に、突起を外して絶縁材料を塗布するため、絶縁材料により突起との導通が取れなくなり接続不良を引き起こすことを回避でき、安定して導通を確保できる。さらに、本発明では、第2、第3絶縁層により電子部品を埋設して、高密度実装を実現することができる。
また、本発明の電子基板の製造方法では、前記導電性突起を液滴吐出法で形成する手順も好適に採用できる。
従って、本発明の電子基板の製造方法では、液滴吐出法を用いることでフォトリソグラフィ工程等を行うことなく、導電性突起を形成できるので、電子基板の製造工程を簡略化することができる。
また、本発明の電子基板の製造方法では、前記導電配線の前記突起と異なる位置に、導電性を有する第2突起を設ける工程を有する手順も好適に採用できる。
これにより、本発明では、導電配線が再配置配線として機能するため、電子部品の導電部と電気的に接続させる第2突起を任意の位置に設定することができる。
また、上記の構成では、前記導電配線及び前記第2突起を液滴吐出法で形成する手順も好適に採用できる。
これにより、本発明では、液滴吐出法を用いることでフォトリソグラフィ工程等を行うことなく、前記導電配線及び前記第2突起を形成できるので、電子基板の製造工程を簡略化することができる。
また、本発明では、前記電子部品の側面が、前記絶縁材料に対して撥液性を有する構成であっても適用可能である。
従って、本発明では、前記電子部品の側面が、前記絶縁材料に対して撥液性を有し、第3絶縁層と電子部品の側面とが密着しづらい場合でも、導電配線と突起(導電部)とを安定して接続させることができる。
一方、本発明の多層配線基板の製造方法は、先に記載の電子基板の製造方法で製造された前記導電配線上に液滴吐出法により前記絶縁材料を塗布して第4絶縁層を形成する工程と、前記第4絶縁層上に前記導電部に電気的に接続される第2導電配線を形成する工程とを有することを特徴とするものである。
これにより、本発明の多層配線基板の製造方法では、絶縁層に埋め込まれた電子部品と前記絶縁層上に形成された導電配線との間で良好な導通を得る電子基板を積層しているので、電子部品が高密度に実装された信頼性の高い多層配線基板を提供することが可能になる。
上記の構成においては、前記第2導電配線を液滴吐出法により形成する手順も好適に採用できる。
これにより、本発明では、液滴吐出法を用いることでフォトリソグラフィ工程等を行うことなく、前記第2導電配線を形成できるので、多層配線基板の製造工程を簡略化することができる。
以下、本発明の電子基板の製造方法及び多層配線基板の製造方法の実施の形態を、図1ないし図5を参照して説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
(液滴吐出装置)
まず、本発明に係る電子基板の製造方法及び多層配線基板の製造方法において用いられる液滴吐出装置について図1及び図2を参照して説明する。
図1に示す液滴吐出装置1は、基本的にはインクジェット装置である。より具体的には、液滴吐出装置1は、液状材料111を保持するタンク101と、チューブ110と、グランドステージGSと、吐出ヘッド部(液滴吐出ヘッド)103と、ステージ106と、第1位置制御装置104と、第2位置制御装置108と、制御部112と、光照射装置140と、支持部104aと、を備えている。
吐出ヘッド部103は、ヘッド114(図2参照)を保持している。このヘッド114は、制御部112からの信号に応じて、液状材料111の液滴を吐出する。なお、吐出ヘッド部103におけるヘッド114は、チューブ110によってタンク101に連結されており、このため、タンク101からヘッド114に液状材料111が供給される。
ステージ106は基板(後述)を固定するための平面を提供している。さらにステージ106は、吸引力を用いて基板の位置を固定する機能も有する。
第1位置制御装置104は、支持部104aによって、グランドステージGSから所定の高さの位置に固定されている。この第1位置制御装置104は、制御部112からの信号に応じて、吐出ヘッド部103をX軸方向と、X軸方向に直交するZ軸方向と、に沿って移動させる機能を有する。さらに、第1位置制御装置104は、Z軸に平行な軸の回りで吐出ヘッド部103を回転させる機能も有する。ここで、本実施例では、Z軸方向は、鉛直方向(つまり重力加速度の方向)に平行な方向である。
第2位置制御装置108は、制御部112からの信号に応じて、ステージ106をグランドステージGS上でY軸方向に移動させる。ここで、Y軸方向は、X軸方向およびZ軸方向の双方と直交する方向である。
上述のように、第1位置制御装置104によって、吐出ヘッド部103はX軸方向に移動する。そして、第2位置制御装置108によって、基板はステージ106と共にY軸方向に移動する。これらの結果、基板に対するヘッド114の相対位置が変わる。より具体的には、これらの動作によって、吐出ヘッド部103、ヘッド114、またはノズル118(図2参照)は、基板に対して、Z軸方向に所定の距離を保ちながら、X軸方向およびY軸方向に相対的に移動、すなわち相対的に走査する。「相対移動」または「相対走査」とは、液状材料111を吐出する側と、そこからの吐出物が着弾する側(被吐出部)の少なくとも一方を他方に対して相対移動することを意味する。
制御部112は、液状材料111の液滴を吐出すべき相対位置を表す吐出データを外部情報処理装置から受け取るように構成されている。制御部112は、受け取った吐出データを内部の記憶装置に格納するとともに、格納された吐出データに応じて、第1位置制御装置104と、第2位置制御装置108と、ヘッド114と、を制御する。なお、吐出データとは、基板上に、液状材料111を所定パターンで付与するためのデータである。本実施例では、吐出データはビットマップデータの形態を有している。
上記構成を有する液滴吐出装置1は、吐出データに応じて、ヘッド114のノズル118(図2参照)を基板に対して相対移動させるとともに、被吐出部に向けてノズル118から液状材料111を吐出する。なお、液滴吐出装置1によるヘッド114の相対移動と、ヘッド114からの液状材料111の吐出と、をまとめて「塗布走査」または「吐出走査」と表記することもある。
光照射装置140は、基板に付与された液状材料111に紫外光を照射する装置である。光照射装置140の紫外光の照射のON・OFFは制御部112によって制御される。
図2(a)および(b)に示すように、液滴吐出装置1におけるヘッド114は、複数のノズル118を有するインクジェットヘッドである。具体的には、ヘッド114は、振動板126と、複数のノズル118と、複数のノズル118のそれぞれの開口を規定するノズルプレート128と、液たまり129と、複数の隔壁122と、複数のキャビティ120と、複数の振動子124と、を備えている。
液たまり129は、振動板126と、ノズルプレート128と、の間に位置しており、この液たまり129には、図示しない外部タンクから孔131を介して供給される液状材料111が常に充填される。また、複数の隔壁122は、振動板126と、ノズルプレート128と、の間に位置している。
キャビティ120は、振動板126と、ノズルプレート128と、一対の隔壁122と、によって囲まれた部分である。キャビティ120はノズル118に対応して設けられているため、キャビティ120の数とノズル118の数とは同じである。キャビティ120には、一対の隔壁122間に位置する供給口130を介して、液たまり129から液状材料111が供給される。なお、本実施例では、ノズル118の直径は、例えば約27μmである。
さて、複数の振動子124のそれぞれは、それぞれのキャビティ120に対応するように振動板126上に位置する。複数の振動子124のそれぞれは、ピエゾ素子124Cと、ピエゾ素子124Cを挟む一対の電極124A,124Bと、を含む。制御部112が、この一対の電極124A,124Bの間に駆動電圧を与えることで、対応するノズル118から液状材料111の液滴Dが吐出される。ここで、ノズル118から吐出される材料の体積は、0pl以上42pl(ピコリットル)以下の間で可変である。なお、ノズル118からZ軸方向に液状材料111の液滴が吐出されるように、ノズル118の形状が調整されている。
なお、吐出部127は、ピエゾ素子の代わりに電気熱変換素子を有してもよい。つまり、吐出部127は、電気熱変換素子による材料の熱膨張を利用して材料を吐出する構成を有していてもよい。
(多層配線基板)
続いて、本発明を適用して製造される多層配線基板について図3を参照して説明する。
図3に示す多層配線基板500は、複数の電子部品、導電配線、絶縁層等が積層して搭載されたものである。
以下、詳細に説明する。
図3に示す多層配線基板500は、絶縁層50、60A、60B、62、64が積層され、絶縁層(第1絶縁層)50上にICチップ(電子部品)70が絶縁層60A、60Bに埋め込まれた状態で設けられ、さらに、絶縁層64上にチップ部品(電子部品)24が搭載された構成となっている。ICチップ70の上面70aの端縁近傍には、電極パッド(導電部)71が設けられ、この電極パッド71には、例えば銀材によりバンプ(導電性突起)72が液滴吐出法により設けられている。
また、ICチップ70の表面70a上には、バンプ72が突出する高さで絶縁層(第2絶縁層)60Bが設けられている。そして、この絶縁層60B上には、一端においてバンプ72と接続される配線(導電配線)15が設けられている。この配線15の他端側(バンプ72とは異なる位置)には、導電性のポスト(第2突起)52が立設されている。また、ICチップ70の周囲には、絶縁層60Bと略同じ高さで絶縁層(第3絶縁層)60Aが設けられている。
絶縁層60A、60B上には、配線15を覆い、且つポスト52を挿通させる孔部62aを有する絶縁層(第4絶縁層)62が設けられている。この絶縁層62上には、一端においてポスト52と接続されて電極パッド71と電気的に接続される配線(第2導電配線)61が設けられている。絶縁層62上には、配線61を覆う絶縁層64が設けられている。そして、この絶縁層64上には、当該絶縁層64を貫通するスルーホールH1を介して配線61(すなわち電極パッド71)と電気的に接続されるチップ部品24が搭載されている。
前記チップ部品24としては、抵抗、コンデンサー、ICチップ、アンテナ素子及び水晶振動子等が挙げられる。
絶縁層50、60A、60B、62、64は、いずれも上述した液滴吐出装置1による液滴吐出方式を用いて絶縁性インク(絶縁材料)を塗布し、該絶縁性インクを硬化させることで形成されたものである。この絶縁性インクとしては、ここでは光エネルギを付与した際に硬化する光硬化性、及び熱エネルギを付与した際に硬化する熱硬化性を有する材料として、アクリル系の感光性樹脂(より詳細には、光硬化性を有するアクリル系樹脂、及び熱硬化性を有するエポキシ系樹脂)を含んでいる。この光硬化性材料は、溶剤と、溶剤に溶解した樹脂とを含有してよい。ここで、この場合の光硬化性材料は、それ自体が感光して重合度を上げる樹脂を含有してもよいし、あるいは、樹脂と、その樹脂の硬化を開始させる光重合開始剤とを含有していてもよい。また、光硬化性材料として、光重合して不溶の絶縁樹脂を生じるモノマーと、そのモノマーの光重合を開始させる光重合開始剤とを含有してもよい。ただしこの場合の光硬化性材料は、モノマー自体が光官能基を有していれば、光重合開始剤を含有しなくてもよい。
配線15、61、ポスト52、バンプ72、及びスルーホールH1は、液滴吐出装置1による液滴吐出方式を用いて導電性インクを吐出することで形成されたものである。本実施形態では、銀微粒子を含む導電性インクを用いている(詳細は後述)。
(多層配線基板の製造方法)
続いて、上記多層配線基板(電子基板)500の製造方法について、図4及び図5を参照して説明する。
まず、図4(a)に示すように、電極パッド71にバンプ72を設けたICチップ70を絶縁層50上に配置する。この場合、ICチップ70を絶縁層50上に配置した後に、電極パッド71にバンプ72を設けてもよい。
この絶縁層50は、上述した絶縁性インクを塗布した後に、紫外域の波長を有する光を所定時間照射して所定エネルギ量を付与することによりアクリル系樹脂のみが硬化しエポキシ系樹脂が未硬化の半硬化状態にする。このとき、絶縁性インクに対して付与するエネルギ量は、絶縁性インクが硬化するエネルギ量よりも小さい値に設定される。
ここで、絶縁性インクの半硬化とは、絶縁性インクに含まれる光硬化性材料の状態が、吐出時の状態と、完全な硬化状態との間の状態になることを意味する。本実施形態では、このような中間の状態が上述の半硬化状態である。なお、吐出時の状態とは、光硬化性材料がノズル118から吐出されうる粘性を有している状態である。
これにより、図4(a)に示すように、半硬化状態の絶縁層50が成膜される。
また、バンプ72としては、上述した液滴吐出法を用いて導電性インクを吐出することにより形成する。なお、前記バンプ72を形成する方法としてはインクジェット法に限定されることはなく、例えばスタッドバンプ法を採用することもできる。
本実施形態では、直径10nm程度の銀微粒子が有機溶剤に分散した銀微粒子分散液の分散媒をテトラデカンで置換してこれを希釈し、濃度が60wt%、粘度が8mPa・s、表面張力が0.022N/mとなるように調整したものを導電性インクとして用いた。
具体的には、前記ICチップ70の電極パッド71上に導電性インクを吐出し、焼成することにより、図4(a)に示すバンプ72を形成できる。
また、上記分散媒としては、銀微粒子を分散できるもので、凝集を起こさないものであれば特に限定されない。例えば、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、n−ヘプタン、n−オクタン、デカン、ドデカン、テトラデカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、またエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、1,2−ジメトキシエタン、ビス(2−メトキシエチル)エーテル、p−ジオキサンなどのエーテル系化合物、さらにプロピレンカーボネート、γ−ブチロラクトン、N−メチル−2−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を例示できる。これらのうち、微粒子の分散性と分散液の安定性、また液滴吐出法(インクジェット法)への適用の容易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、より好ましい分散媒としては、水、炭化水素系化合物を挙げることができる。また、分散液の粘度は、例えば1mPa・s以上50mPa・s以下であることが好ましい。インクジェット法を用いて液体材料を液滴として吐出する際、粘度が1mPa・sより小さい場合にはノズル周囲がインクの流出により汚染されやすく、また粘度が50mPa・sより大きい場合は、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるからである。
なお、表面張力を調整するため、上記分散液には、基板との接触角を大きく低下させない範囲で、フッ素系、シリコーン系、ノニオン系などの表面張力調節剤を微量添加するとよい。ノニオン系表面張力調節剤は、液体の基板への濡れ性を向上させ、膜のレベリング性を改良し、膜の微細な凹凸の発生などの防止に役立つものである。上記表面張力調節剤は、必要に応じて、アルコール、エーテル、エステル、ケトン等の有機化合物を含んでもよい。
次に、図4(b)に示すように、上述した絶縁性インクをICチップ70の上面70a上に塗布した後に、紫外域の波長を有する光を所定時間照射して所定エネルギ量を付与することによりアクリル系樹脂のみが硬化しエポキシ系樹脂が未硬化の半硬化状態にする。これにより、図4(b)に示すように、半硬化状態の絶縁層60Bが成膜される。このとき、絶縁層60Bは、当該絶縁層60Bからバンプ72が突出して露出する高さで成膜される。
続いて、図4(c)に示すように、絶縁層60B上に、上述した液滴吐出法を用いて導電性インクを吐出することにより配線15を形成するとともに、配線15を乾燥させた後に、ポスト52を形成する。このポスト52は、バンプ72とは異なる位置に形成され、従って、配線15はバンプ72(電極パッド71)と任意の位置で導通を取るための再配置配線として機能することになる。
次に、ICチップ70の周囲に上述した絶縁性インクを塗布した後に、紫外域の波長を有する光を所定時間照射して所定エネルギ量を付与することによりアクリル系樹脂のみが硬化しエポキシ系樹脂が未硬化の半硬化状態にする。これにより、図4(d)に示すように、半硬化状態の絶縁層60Aが成膜される。このとき、絶縁層60Aは、絶縁層60Bと略同じ高さに成膜される。
以上の工程によりICチップ70が絶縁層60A、60Bに埋設され、バンプ72を介して電極パッド71に接続された配線15を有する単層の配線基板(電子基板)100が製造される。
次に、絶縁層60A、60B上に、配線15を覆って上述した絶縁性インクを塗布した後に、紫外域の波長を有する光を所定時間照射して所定エネルギ量を付与することによりアクリル系樹脂のみが硬化しエポキシ系樹脂が未硬化の半硬化状態にする。これにより、図5(a)に示すように、半硬化状態の絶縁層62が成膜される。このとき、絶縁層62は、ポスト52が挿通する孔部62aが形成されるようにパターニングされる。
続いて、図5(b)に示すように、絶縁層62上に上述した液滴吐出法を用いて導電性インクを吐出することにより配線61を形成する。このとき、導電性インクは絶縁層62の孔部62aにも塗布され、配線15に接続する配線61が形成される。
なお、配線15の形成時にポスト52を形成せず、配線61の形成時に孔部62aに導電性インクを塗布して、配線15と配線61とを接続させるスルーホールを形成する手順としてもよい。
この後、絶縁層62上に配線61を覆って上述した絶縁性インクを塗布した後に、紫外域の波長を有する光を所定時間照射して所定エネルギ量を付与することによりアクリル系樹脂のみが硬化しエポキシ系樹脂が未硬化の半硬化状態にする。これにより、図5(c)に示すように、半硬化状態の絶縁層64が成膜される。
なお、この絶縁性インクの塗布は、スルーホールH1を囲むように形成し、スルーホールH1に対応する孔部を形成する。そして、絶縁層64を半硬化状態とした後に、上記導電性インクを孔部に塗布することによりスルーホールH1を形成する。
そして、図3に示したように、絶縁層64上に、チップ部品24をスルーホールホールH1を介して実装する。
この後、絶縁層50、60A、60B、62、64及び配線15、61、スルーホールH1を一括して加熱することにより硬化させる。このとき、絶縁層においては、未硬化であったエポキシ系樹脂が硬化することにより、既に光照射により硬化していたアクリル系樹脂と併せて完全に硬化状態となる。
以上の工程により、多層配線基板500を形成することができる。
以上説明したように、本実施形態では、ICチップ70の上面70aに設けた絶縁層60B上に、バンプ72と接続する配線15を形成しているので、ICチップ70の側面が絶縁性インクに対して撥液性を有していて、絶縁層60AとICチップ70との間に隙間が生じても断線等が生じることもなく、安定した導通を確保することができる。また、本実施形態では、バンプ72が突出する厚さで絶縁層60Bを形成し、まら絶縁層60B形成時にバンプ72を外して絶縁性インクを塗布しているため、バンプ72を露出させることが可能になり、絶縁性インクが電極パッド71に乗り上げることにより生じる接続不良を防止することができる。さらに、本実施形態では、絶縁層60A、60BによりICチップ70を埋設しているため、高密度実装を実現することができる。
また、本実施形態では、配線15によって、電極パッド71に電気的に接続する位置を任意に設定できるため、設計上の自由度を拡げることができる。
また、本実施形態では、絶縁層60B、62が配線15を挟むように設けられており、また、絶縁層62、64が配線61を挟むように設けられており、これら絶縁層60B、62、64が加熱により一括して同時に硬化されるため、硬化した絶縁層60B、62の間、及び絶縁層62、64の間に応力を残さない状態とすることができる。そのため、本実施形態では、亀裂が生じづらく構造的に安定な電子基板である多層配線基板500を得ることができる。
また、本実施形態では、配線基板100及び多層配線基板500の製造工程を全て液滴吐出方式で行うことが可能であり、生産性の大幅な向上を図ることができる。
また、本実施形態では、液滴吐出方式で絶縁性インクを塗布するため、印刷法やフォトリソ法等のように、マスクやレジスト等を用いることなく、容易に接着材をパターニングすることができ、また消費する接着材に無駄が生じないため、コスト低減にも寄与できる。さらに、本実施形態では、光エネルギの付与により絶縁性インクを半硬化状態にしているため、半硬化処理が容易であるとともに、例えばマスク等を用いることで、容易に紫外光の照射範囲を規定でき、半硬化させる領域を容易にパターニングすることが可能になる。
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
例えば、上記実施形態で示した配線の配置は一例であり、配線及び絶縁層の層数、電極部パッド71との接続パターン等は適宜選択可能である。
また、上記実施形態では、絶縁層50、60A、60B、62、64及び配線15、61、スルーホールH1を一括して加熱することにより硬化させる構成としたが、これに限定されるものではなく、中途で適宜加熱して硬化させる手順としてもよい。
電子基板の製造に用いる液滴吐出装置の模式図である。 (a)および(b)は液滴吐出装置におけるヘッドの模式図である。 多層配線基板の概略構成を示す断面図である。 多層配線基板を形成する手順を示す工程図である。 多層配線基板を形成する手順を示す工程図である。
符号の説明
50…絶縁層(第1絶縁層)、 52…ポスト(第2突起)、 60A…絶縁層(第3絶縁層)、 60B…絶縁層(第2絶縁層)、 61…配線(第2導電配線)、 62…絶縁層(第4絶縁層)、 70…ICチップ(電子部品)、 70a…上面、 71…電極パッド(導電部)、 72…バンプ(導電性突起)、 100…配線基板(電子基板)

Claims (7)

  1. 導電部を有する電子部品を、該導電部を上方に向けて第1絶縁層上に配置するとともに、前記導電部上に導電性を有した突起を設ける工程と、
    液滴吐出法を用いて絶縁材料を、前記突起を外して塗布して、前記電子部品の上面に前記突起が突出する高さで第2絶縁層を設ける工程と、
    前記第2絶縁層上に前記突起と接続する導電配線を設ける工程と、
    前記電子部品の周囲に前記液滴吐出法を用いて前記絶縁材料を塗布し、前記第2絶縁層と略同じ高さで第3絶縁層を設ける工程と、
    を有することを特徴とする電子基板の製造方法。
  2. 請求項1記載の電子基板の製造方法において、
    前記導電性突起を液滴吐出法で形成することを特徴とする電子基板の製造方法。
  3. 請求項1または2記載の電子基板の製造方法において、
    前記導電配線の前記突起と異なる位置に、導電性を有する第2突起を設ける工程を有することを特徴とする電子基板の製造方法。
  4. 請求項3記載の電子基板の製造方法において、
    前記導電配線及び前記第2突起を液滴吐出法で形成することを特徴とする電子基板の製造方法。
  5. 請求項1から4のいずれかに記載の電子基板の製造方法において、
    前記電子部品の側面は、前記絶縁材料に対して撥液性を有することを特徴とする電子基板の製造方法。
  6. 請求項1から5のいずれかに記載の電子基板の製造方法で製造された前記導電配線上に液滴吐出法により前記絶縁材料を塗布して第4絶縁層を形成する工程と、
    前記第4絶縁層上に前記導電部に電気的に接続される第2導電配線を形成する工程とを有することを特徴とする多層配線基板の製造方法。
  7. 請求項6記載の多層配線基板の製造方法において、
    前記第2導電配線を液滴吐出法により形成することを特徴とする多層配線基板の製造方法。
JP2006309942A 2006-11-16 2006-11-16 電子基板の製造方法及び多層配線基板の製造方法 Expired - Fee Related JP4211842B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006309942A JP4211842B2 (ja) 2006-11-16 2006-11-16 電子基板の製造方法及び多層配線基板の製造方法
KR1020070115989A KR20080044774A (ko) 2006-11-16 2007-11-14 전자 기판의 제조 방법 및 다층 배선 기판의 제조 방법
US11/939,644 US7805836B2 (en) 2006-11-16 2007-11-14 Manufacturing method of electronic board and multilayer wiring board
CNA2007101887046A CN101184380A (zh) 2006-11-16 2007-11-15 电子基板的制造方法和多层布线基板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006309942A JP4211842B2 (ja) 2006-11-16 2006-11-16 電子基板の製造方法及び多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2008130579A true JP2008130579A (ja) 2008-06-05
JP4211842B2 JP4211842B2 (ja) 2009-01-21

Family

ID=39417458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006309942A Expired - Fee Related JP4211842B2 (ja) 2006-11-16 2006-11-16 電子基板の製造方法及び多層配線基板の製造方法

Country Status (4)

Country Link
US (1) US7805836B2 (ja)
JP (1) JP4211842B2 (ja)
KR (1) KR20080044774A (ja)
CN (1) CN101184380A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135933A (ja) * 2014-01-16 2015-07-27 株式会社ワールドメタル 多層配線板とその製造方法
JPWO2014006787A1 (ja) * 2012-07-04 2016-06-02 パナソニックIpマネジメント株式会社 電子部品実装構造体、icカード、cofパッケージ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019011961A (ja) * 2017-06-29 2019-01-24 セイコーエプソン株式会社 電子部品搬送装置および電子部品検査装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192859B2 (en) * 2003-05-16 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device
JP2005251910A (ja) 2004-03-03 2005-09-15 Seiko Epson Corp 回路基板とその製造方法、電気光学装置、電子機器
JP2005327985A (ja) 2004-05-17 2005-11-24 Seiko Epson Corp 電極間接続構造、電極間接続方法、及び電子機器
JP4052295B2 (ja) * 2004-08-25 2008-02-27 セイコーエプソン株式会社 多層配線基板の製造方法、電子デバイス及び電子機器
JP4207917B2 (ja) 2005-04-01 2009-01-14 セイコーエプソン株式会社 多層構造基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014006787A1 (ja) * 2012-07-04 2016-06-02 パナソニックIpマネジメント株式会社 電子部品実装構造体、icカード、cofパッケージ
JP2015135933A (ja) * 2014-01-16 2015-07-27 株式会社ワールドメタル 多層配線板とその製造方法

Also Published As

Publication number Publication date
JP4211842B2 (ja) 2009-01-21
US20080119067A1 (en) 2008-05-22
US7805836B2 (en) 2010-10-05
KR20080044774A (ko) 2008-05-21
CN101184380A (zh) 2008-05-21

Similar Documents

Publication Publication Date Title
KR100788445B1 (ko) 전자 기판의 제조 방법, 반도체 장치의 제조 방법, 및 전자기기의 제조 방법
JP4059260B2 (ja) 多層構造形成方法、配線基板の製造方法、および電子機器の製造方法
JP2008117997A (ja) 電子基板の製造方法
JP4207917B2 (ja) 多層構造基板の製造方法
KR100714820B1 (ko) 배선 패턴의 형성 방법, 배선 패턴 및 전자 기기
JP4379386B2 (ja) 多層構造形成方法
JP4100385B2 (ja) 多層構造形成方法、配線基板の製造方法、および電子機器の製造方法
JP2006066494A (ja) 多層配線基板の製造方法、電子デバイス及び電子機器
KR100692470B1 (ko) 배선 패턴 형성 방법, 배선 패턴 및 전자 기기
JP4211842B2 (ja) 電子基板の製造方法及び多層配線基板の製造方法
JP4888073B2 (ja) 電子基板の製造方法
JP2006073561A (ja) 回路基板
JP4888072B2 (ja) 電子基板の製造方法
JP2008124294A (ja) 電子基板とその製造方法
JP2008021843A (ja) 配線基板の製造方法、多層配線基板の製造方法
JP2008124106A (ja) 多層配線基板の製造方法
JP2005340437A (ja) 多層配線基板の製造方法、電子デバイス及び電子機器
JP2008258376A (ja) 回路素子実装モジュールの製造方法、回路素子実装モジュールの製造装置および回路素子実装モジュール
JP2011044584A (ja) 回路基板の形成方法
JP2005327985A (ja) 電極間接続構造、電極間接続方法、及び電子機器
JP2006080179A (ja) 配線パターン形成方法、tft用ソース電極およびドレイン電極の形成方法
JP2006148170A (ja) 配線パターン形成方法および配線パターン
JP2007042707A (ja) インダクタンス素子、インダクタンス素子の製造装置及び製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081020

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111107

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees