JP2008091927A5 - - Google Patents

Claims (10)

1. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板と、
   前記セルアレイ領域を横切って前記第１コア領域に延長された第１及び第２導電性ラインと、
   前記セルアレイ領域を横切って前記第２コア領域に延長された第３及び第４導電性ラインと、を含み、
   前記第１、第２、第３及び第４導電性ラインは、リソグラフィ工程の限界解像度よりも小さい線幅を有することを特徴とする半導体素子。
2. 前記第１及び第２導電性ラインは、前記セルアレイ領域でリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔され、前記第１コア領域で前記第１距離よりも大きい第２距離離隔された部分を有し、
   前記第３及び第４導電性ラインは、前記セルアレイ領域で前記第１距離離隔され、前記第２コア領域で前記第１距離よりも大きい前記第２距離離隔された部分を有することを特徴とする請求項１に記載の半導体素子。
3. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、
   前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも小さい第２長さ延長され、
   前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長され、
   前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長されたことを特徴とする請求項１に記載の半導体素子。
4. 前記第１導電性ラインは前記セルアレイ領域から前記第１コア領域に第１長さ延長され、
   前記第２導電性ラインは前記セルアレイ領域から前記第１コア領域に前記第１長さよりも大きい第２長さ延長され、
   前記第３導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第２長さ延長され、
   前記第４導電性ラインは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されたことを特徴とする請求項１に記載の半導体素子。
5. 前記セルアレイ領域で前記第２及び第３導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔され、
   前記第１及び第２導電性ラインは前記セルアレイ領域で前記第１距離よりも大きい第２距離離隔され、前記第１コア領域で前記第２距離よりも大きい第３距離離隔された部分を有し、
   前記第３及び第４導電性ラインは前記セルアレイ領域で前記第２距離離隔され、前記第２コア領域で前記第３距離離隔された部分を有することを特徴とする請求項１に記載の半導体素子。
6. セルアレイ領域を間に置いて提供された第１及び第２コア領域を有する半導体基板と、
   前記セルアレイ領域を横切って前記第１及び第２コア領域に延長されて前記セルアレイ領域に順に配列されると共に、リソグラフィ工程の限界解像度よりも小さい寸法の線幅を有する第１、第２、第３及び第４導電性ラインと、
   前記第１コア領域での前記第２及び第４導電性ラインの端部分に電気的に接続された第１コンタクトパッドと、
   前記第２コア領域での前記第１及び第３導電性ラインの端部分に電気的に接続された第２コンタクトパッドと、を含み、
   前記第１コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列され、前記第２コンタクトパッドは行方向及び列方向に沿って互いに交差して繰り返し配列されたことを特徴とする半導体素子。
7. 前記セルアレイ領域で前記第１及び２導電性ラインはリソグラフィ工程の限界解像度よりも小さい寸法の第１距離離隔されると共に、前記第３及び４導電性ラインは前記第１距離離隔され、
   前記セルアレイ領域で前記第２及び第３導電性ラインは前記第１距離よりも大きい第２距離離隔されたことを特徴とする請求項６に記載の半導体素子。
8. 前記第１及び第３導電性ラインのそれぞれは前記セルアレイ領域から前記第１コア領域に第１長さ延長されると共に、前記第２コア領域で前記第１長さよりも大きい第２長さ延長され、
   前記第２及び第４導電性ラインのそれぞれは前記セルアレイ領域から前記第２コア領域に前記第１長さ延長されると共に、前記第１コア領域で前記第２長さ延長されたことを特徴とする請求項６に記載の半導体素子。
9. 前記第１コア領域の前記第２及び第４導電性ラインの端部分と前記第１コンタクトパッドとの間に提供された第１接続部と、
   前記第２コア領域の前記第１及び第３導電性ラインの端部分と前記第２コンタクトパッドとの間に提供された第２接続部と、をさらに含み、
   前記第１及び第２接続部のそれぞれは前記第１ないし第４導電性ラインよりも大きい幅を有すると共に、前記第１及び第２コンタクトパッドよりも小さい幅を有することを特徴とする請求項６に記載の半導体素子。
10. 前記導電性ラインは、埋め込みゲートラインであることを特徴とすることを特徴とする請求項６に記載の半導体素子。