JP2008091888A - 基板に取り付けられたスタッドバンプを伴う、フリップチップパッケージング用の可融性入出力相互接続システムおよび方法 - Google Patents

基板に取り付けられたスタッドバンプを伴う、フリップチップパッケージング用の可融性入出力相互接続システムおよび方法 Download PDF

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Abstract

【課題】基板に対して、微細なピッチの電極を持つ半導体チップをフェースアップ接続できる方法を提供する。
【解決手段】基板42にある各入出力ボンドパッド50上に、それぞれに対応するスタッドバンプ52を形成し、チップ40にある各入出力ボンドパッド46上に可融材料層48をを形成し、そのスタッドバンプ52上に、裏返しにしたチップ40の入出力ボンドパッド46を位置合わせして載せ加熱することにより、各スタッドバンプ52が、チップ40上のそれぞれに対応する入出力ボンドパッド46と融着されて、基板42にある各入出力ボンドパッド50がチップ40上のそれぞれに対応する入出力ボンドパッド46に電気的に接続される。
【選択図】図1

Description

本開示は、半導体集積回路および他のマイクロエレクトロニックデバイスを製作する製作方法を対象とする。
チップパッケージングは通常、半導体集積回路製造の長い一連のプロセス中の最終プロセスである。チップパッケージングは、一般に多くのステップが関係する、多くの専門にわたる技術である。この技術は、チップの性能および信頼性、ならびに、チップが組み込まれる電子デバイスの性能および信頼性に直接影響を及ぼすので、決定的に重要である。本明細書では、「パッケージング」とは、チップ(「ダイ」とも呼ばれる)を電子デバイス中で実際に使用するために準備する、さまざまな従来技法のいずれかを包含する。多くの場合、パッケージングは基本的に、外部環境からダイを密閉して保護するように、またダイから他の回路への必要な外部電気接続(「入出力」接続と呼ばれる)をもたらすように、ダイをカプセル化するものである。パッケージングはまた、使用中に熱を伝導してダイから除去するのを促進することもできる。他のタイプのパッケージングは、予め個々のダイの周囲に個別のカプセルを形成せずに、単にダイを、ダイがそれと必要な入出力接続を形成する基板またはキャリア上に取り付けるものである場合がある。ダイのカプセル化は空間を消費するので、この後者のパッケージング方法は一般に、電子時計、補聴器および他の医療装置、携帯電話および他のパーソナルコミュニケーション機器、および高速マイクロプロセッサなど、サイズが決定的に重要な適用分野において使用される。
現開示は一般に、ダイ上にある入出力ボンドパッドの、基板、キャリア、リードフレームなどの上にある対応する入出力ボンドパッドへの電気接続の形成を対象とする。こうした電気接続により、ダイの、ダイの外界への必要な入出力接続がもたらされる。
ワイヤボンディングが長年の間、ダイ上の入出力ボンドパッドとパッケージまたは他のダイ取付け基板上の入出力ボンドパッドとの間の電気接続を形成するための、「主力」技術であった。しかし、ワイヤボンディングには、いくつかの欠点がある。第1に、ワイヤボンディングは一般に、連続的に、パッド毎に実施され、これは本質的に遅く、したがってスループットを低下させる。第2に、集積回路(例えば、メモリまたはマイクロプロセッサチップ)への入出力接続数が増加してきたことに伴って、ダイ上にますますより多数の入出力ボンドパッドが必要になっている。より多数のそのようなパッドを、チップサイズを過度に増大させずに設けるには、通常、ダイ上の入出力ボンドパッドのピッチをそれに対応して低下させること(すなわち、より微細なピッチ)が必要である。ここで、「ピッチ」とは、隣接するボンドパッド間の中心間距離であり、「より微細な」ピッチとは、中心間距離が低減されたものである。これらの要因および他の要因により、ワイヤボンドを使用する困難さが増大し、またその信頼性が低下し、そのことが、個々のダイに入出力接続を形成する代替方法に対する多くの関心を引き起こしてきた。
主要な代替方法は、いわゆる「フリップチップ」技術から得られる。フリップチップは、ダイを、ダイの入出力ボンドパッド上に形成された導電性バンプを使用して、基板またはキャリアにフェースダウンの形で組み立てるものである。(「フェースダウン」とは、回路層がその上に形成されたダイ表面が、ダイが取り付けられる基板に実際に面することを意味する。それとは対照的に、ワイヤボンディングは、フェースアップダイ上に実施される。)フリップチップ法は、1960年代半ばに出現したが、主にワイヤボンディングが標準であったため、長年の間広範にわたる利用を成し遂げなかった。多数の入出力接続を必要とする極めて複雑な集積回路の出現で、フリップチップ法は魅力あるものになった。この理由として、例えば、(a)フリップチップは、ワイヤボンディングよりも微細なボンドパッドピッチで、より確実に実施することができること、(b)フリップチップは、ワイヤボンディングよりも低いコストで実施することができること、(c)ダイへの入出力接続全てを、ワイヤボンディングと同様に連続的にではなく、同時に形成することができること、また(d)フリップチップ法を使用して形成されたデバイスの信頼性が、証明されてきたことが挙げられる。現在、フリップチップ部品は主に、集積回路、メモリ、マイクロプロセッサなどの半導体デバイスであるが、フリップチップ法は、受動フィルタ、検出器アレイ、MEMsデバイスなど、他のタイプのデバイスでもますます使用されてもいる。フリップチップは、恐らくより説明的な用語である、「ダイレクトチップアタッチ」(DCAと略される)とも呼ばれる。というのも、ダイが、導電性バンプを用いて基板、キャリアなどに直接取り付けられるためである。DCAは、場合によっては、従来の「パッケージ」の排除を完全に可能にした。
さまざまな従来のフリップチップ法の中で、最も一般的な技法が、ダイの各入出力ボンドパッド上に小さな個々のはんだ「バンプ」(一般に概略球形のバンプ)を形成する、「はんだバンプ」技法である。この構造のいくつかの側面が、ダイ10、基板12、基板上の入出力ボンドパッド14、およびダイ上の入出力ボンドパッド16を示す、図4(A)〜4(B)に示される。はんだバンプ技法は通常、(複数のダイを含む)ウェーハがダイシングされる前に、ダイ10の入出力ボンドパッド16上に「アンダーバンプメタライゼーション」(「UBM」)18を形成することから始まる。入出力ボンドパッド16上の絶縁酸化アルミニウム層を除去して、元素アルミニウムを露出させた後に、UBM18の形成が続き、UBM18の形成は、露出されたアルミニウムの画定された領域上に、一連の金属層を形成することを含む。したがって、UBM18は、後続のステップ中にはんだで濡らされるべきボンドパッド上のそれぞれの領域を画定し、限定する。はんだは、UBM領域18上に、例えば、蒸着、電気めっき、はんだペーストのスクリーン印刷、またはニードル堆積(needle−deposition)によって堆積される。はんだの堆積後、はんだをリフローして概略球形を有する個々のはんだ「ボール」20(図4(A))にするために、ウェーハが加熱される。次いでウェーハがダイシングされて、「バンプ付きダイ」22になる。個々のバンプ付きダイ22は、図4(A)に示されるように、それぞれに対応する基板12またはキャリア(一般に「基板」と呼ばれる)上に正確に載せられる。そのような組立体がそれぞれ加熱されて、図4(B)に示されるように、ダイ10と基板上の入出力ボンドパッド14との間にはんだ接続24が形成される。ダイ10がはんだ付けされた後、「アンダーフィル」(図示されないが、通常はエポキシ接着剤である)が一般に、ダイ10と基板12の間に追加される。
UBMはんだバンプ技術には、上記で要約されたいくつかの利点があるにも関わらず、いくつかの制限がある。1つの制限は、個々のはんだボールの最小の実施可能なサイズ(各ボールの例示的なサイズは、高さ70〜100μm、および直径100〜125μmである)によってもたらされ、これは本質的に、入出力ボンドパッドの最小サイズに、したがってバンプピッチの実現可能な微細さに制限を課す。別の制限は、はんだボールを形成するために、ウェーハをウェーハ製作作業から取り出す必要性であり、これは、チップ製造プロセス全体に、スループットを低下させてコストが増大する混乱を与える。さらに別の制限は、ボール形成用に使用されるはんだが、正確に含有されていない場合にデバイス故障を生ずる恐れがある汚染の潜在源となる、鉛を含有することによってもたらされる。
従来方法のさまざまな欠点は、本明細書に開示の方法およびデバイスによって対処される。
第1の態様によれば、チップ上の入出力ボンドパッドを、基板上の対応する入出力ボンドパッドに電気的に接続する方法が提供される。そうした方法の一実施形態は、基板上にある入出力ボンドパッド上に、それぞれに対応するスタッドバンプを形成することを含む。チップが裏返しにされて、スタッドバンプ上に、チップ上の入出力ボンドパッドが基板上の対応するスタッドバンプと位置合わせされるように載せられる。チップ上の入出力ボンドパッドが、それぞれに対応するスタッドバンプに、それぞれに対応するスタッドバンプをチップ上の入出力ボンドパッドに電気的に接続するように取り付けられる。この方法はさらに、チップ上の入出力ボンドパッドをそれぞれに対応するスタッドバンプに取り付ける前に、チップ上にある各入出力ボンドパッド上に、アンダーバンプメタライゼーション(UBM)を形成するステップを含むことができる。
チップ上の入出力ボンドパッドを取り付けるステップは、スタッドバンプを入出力ボンドパッドに融着させることを含むことができる。融着は、加熱することによって、または、言及された取付けを形成するのに十分な、少なくとも限られた程度まで、融解材料を流れさせる他の適切な方法によって実現することができる。融着のために、スタッドバンプを可融材料で形成することができる。次いで、スタッドバンプ上に裏返しにされたチップを載せた後、スタッドバンプの可融材料の少なくとも一部分が、対応する入出力ボンドパッドとの接続を形成するようにされる。スタッドバンプを入出力ボンドバッドに融着させる一代替方式は、チップ上にある入出力ボンドパッド上に、可融材料からなる層を形成することを含む。次いで、スタッドバンプ上に裏返しにされたチップを載せた後、可融材料の一部分が、それぞれの入出力ボンドパッドからそれぞれに対応するスタッドバンプへ流されて、入出力ボンドパッドとそれぞれに対応するスタッドバンプとの間に接続が形成される。この代替方法はさらに、チップ上にある入出力ボンドパッド上に、可融材料からなる層がその上に形成されるUBMを形成することを含むこともできる。
スタッドバンプは、ボンド・オン・トレース(bond−on−trace)または押出しバンプ(extruded−bump)技法、あるいは他の適切な技法を使用して形成することができる。
チップ上の入出力ボンドパッドを、基板上の対応する入出力ボンドパッドに電気的に接続する一方法の別の実施形態は、チップ上にある各入出力ボンドパッド上に、少なくとも1層のUBM層を、チップ上の対応する各入出力ボンドパッドをUBM処理するように形成することを含む。基板上にある各対応する入出力ボンドパッド上に、それぞれに対応するスタッドバンプが形成される。スタッドバンプ上にチップが、チップ上の入出力ボンドパッドが基板上の対応するスタッドバンプと位置合わせされるように載せられる。チップ上の入出力ボンドパッドが、基板上のそれぞれに対応するスタッドバンプに、それぞれに対応するスタッドバンプをチップ上の入出力ボンドパッドに電気的に接続するように接合される。少なくとも1層のUBMを形成するステップは、それぞれの金属からなる複数の層を、入出力ボンドパッドに施すことを含むことができる。例えば、少なくとも1層のUBMを、それぞれの金属を真空蒸着することによって形成することができる。
チップ上の入出力ボンドパッドを、それぞれに対応するスタッドバンプに接合させるステップは、スタッドバンプを入出力ボンドパッドに融着させることを含むことができる。スタッドバンプを入出力ボンドパッドに融着させることは、可融材料からなるスタッドバンプを形成することを含むことができる。スタッドバンプ上にチップを載せた後、スタッドバンプの可融材料の少なくとも一部分が、対応する入出力ボンドパッドへ流されて、対応する入出力ボンドパッドとの接続を形成するようにされる。スタッドバンプを入出力ボンドパッドに対して融着させることは、別法として、チップ上にあるUBM処理された各入出力ボンドパッド上に、可融材料からなる層を形成することを含むことができる。スタッドバンプ上に裏返しにされたチップを載せた後、可融材料の一部分が、それぞれの入出力ボンドパッドからそれぞれに対応するスタッドバンプへ(例えば、加熱または他の適切な技法によって)流され、したがって、入出力ボンドパッドとそれぞれに対応するスタッドバンプとの間に接続を形成するようにされる。一例として、可融材料からなる層は、Snからなる層、またはSnの合金からなる層を備えることができる。
一実施形態では、基板上の入出力ボンドパッドに、それぞれに対応するワイヤをボールボンディングし、続いてワイヤを切断して、各ボールボンドのところにスタッドを形成することによって、スタッドバンプが形成される。望ましくは、スタッドバンプは、基板上にほぼ同一の高さで一括して形成される。
別の態様によれば、チップパッケージング基板が提供される。一実施形態のチップパッケージング基板は、入出力ボンドパッドがその上に形成される取付け面を有する基板を備える。それぞれ第1の端部を有するスタッドバンプが、取付け面上のそれぞれに対応する入出力ボンドパッドに取り付けられる。スタッドバンプの第2の端部がそれぞれ、それぞれに対応する入出力ボンドパッドから突き出す。第2の端部は、基板に取り付けられて基板上の入出力ボンドパッドに電気的に接続されることが意図されるチップ上の対応するボンドパッドに対して、可融である。取付け面上の入出力ボンドパッドは、押し出されることができる。スタッドバンプを、ワイヤ(例えば、Au、Cu、あるいは一方または両方の金属の合金)で形成しても、可融材料で形成してもよい。特に、スタッドバンプがワイヤで形成される場合、スタッドバンプの第1の端部を、基板の入出力ボンドパッドにボールボンディングすることができる。
本方法のいずれもさらに、チップと基板の間にアンダーフィルを施すことを含むことができる。希望するなら、例えば、当技術分野で既知のさまざまなパッケージ構成および方法のいずれかを使用して、チップをカプセル化することができる。
別の態様は、本開示の範囲内にある方法のいずれかによって製造されるチップを対象とする。
さらに別の態様は、集積回路、ディスプレイ、メモリ素子などのマイクロデバイスを対象とする。そうしたマイクロデバイスの一実施形態は、少なくとも1つのマイクロ回路を画定し、複数の入出力ボンドパッドを備えるチップを備える。このマイクロデバイスは、チップの入出力ボンドパッドに対応する複数の入出力ボンドパッドを画定する基板も含む。基板の各入出力ボンドパッド上に、それぞれに対応するスタッドバンプがあり、各スタッドバンプは、チップ上のそれぞれに対応する入出力ボンドパッドに取り付けられる。「基板」は、例えば、チップ用パッケージのそれぞれの部分でも、耐久性のある実用的な基礎をチップにもたらし、チップへの入出力接続の形成を容易にする、チップが取り付けられるさまざまな構造のいずれかでもよい。
望ましくは、上記で触れたように、チップは、基板に対して裏返しにされた構成である。このマイクロデバイスはさらに、可融材料の各ユニットとチップ上のそれぞれの入出力ボンドパッドとの間に、少なくとも1層のUBMを備えることができる。このマイクロデバイスはさらに、チップと基板の間に、アンダーフィルを備えることもできる。
前述のまたさらなる本発明の態様、特徴および利点は、添付の図面を参照して行われる以下の詳細な説明からより容易に明らかとなるであろう。
本開示は、いかなる形であれ限定しているものではない、代表的な諸実施形態の文脈において記載される。
本方法は、ダイ上にはんだボールまたはバンプを形成する必要なく、ダイ上の入出力ボンドパッドと、基板、キャリア、リードフレームなど(それらは全て一般に、「基板」と呼ばれる)上の対応する入出力ボンドパッドとの間に、所望の相互接続を実現するものである。したがって、(a)実質的により微細な入出力接続のピッチが実現される、(b)入出力接続を、ダイの周辺領域内だけでなく、ダイの有効回路領域内を含めて、ダイの表面上の実質的にどこにでも形成し(「エリアアレイ相互接続」と呼ばれる)、それによって、周辺入出力接続で実現可能なよりも実質的に多くの入出力接続を設けることができる、また(c)鉛を使用する必要なしに、入出力相互接続を形成し、それによって、完成したデバイスの汚染の潜在源をなくすことができる。さらに、それぞれの部分が、ウェーハ製作環境、およびチップ組立て環境により適している(より「やさしい」、すなわち、より適合性がある)。これにより、「製作」ステップの、下流の「組立て」ステップからのより適切でより顕著な分離がもたらされ、ダイと基板の間に入出力相互接続を形成する従来の方法に比べて、ダイあたりの製作コストが低減される。
本方法の第1の代表的実施形態では、図1(A)〜1(C)に示されるように、ダイ40の入出力ボンドパッド46上に、アンダーバンプメタライゼーション(UBM)44が形成され、UBM44上に、(はんだボールの厚さに対して)「薄い」可融層48が形成される。基板42上にある対応する入出力ボンドパッド50上に、「スタッドバンプ」52(後に以下に説明される)が形成される。ダイ40は、ダイの面55が、基板42の方を向いているように「裏返し」にされる。ダイ40は、可融層48を含む位置が、そのそれぞれに対応するスタッドバンプと接触するように、正確な位置合わせでスタッドバンプ52上に載せられる。その結果得られる組立体が、可融層48をそれぞれに対応するスタッドバンプ52上に流れさせるように、また可融層48に、それぞれに対応するスタッドバンプ52への接続を完了させるように処理される。
UBM44の形成に関して、大部分のダイ上にある入出力ボンドパッド46の最終金属層が、空気にさらされるとすぐに酸化アルミニウムの表面層を容易に形成するアルミニウムであることに、まず留意されよう。酸化アルミニウムは、絶縁物であり、UBM44を施す前に除去されるべきである。酸化アルミニウムの除去ならびにUBM44および可融層48の形成は、望ましくは、ウェーハ製作施設内で、ウェーハをダイシングする前に実施される。酸化アルミニウムを、スパッタエッチング、プラズマエッチング、イオンエッチング、または湿式エッチングなどのさまざまな技法のいずれかによって、除去することができる。
UBM44はとりわけ、ダイ40の入出力ボンドパッド46に、電気的により伝導性の表面をもたらす働きをする。UBM44の望ましい特性は、(a)強力な、安定した、低抵抗の電気接続を、その下にある、ダイ上の入出力ボンドパッド46に提供すること、(b)入出力ボンドパッドの材料に十分に接着すること、(c)UBM上に形成される可融材料48からなる層に接着し、その層に対して濡れ性があること、(d)下にある入出力ボンドパッド46を、環境から保護すること、および(e)有害金属がダイ40内に拡散するのに対する障壁をもたらすことである。UBM44はまた、可融層48がその上に形成される領域を画定し、制限する。これらの基準を満足させるために、UBM44は一般に、入出力ボンドパッド46から可融材料48の層まで、材料適合性のある段階的変化を成す複数の層として形成される。UBM44は、蒸着またはスパッタリングなどの真空蒸着によって、あるいは化学めっきによって形成することができる(真空蒸着がより一般的な方法である)。ダイ40上の入出力ボンドパッド46が、アルミニウムで形成される場合、酸化アルミニウムを除去することができ、処理されるべき(ボンドパッド上の)領域を画定するマスクを、(例えばフォトリソグラフィによって)まず形成することによって、UBM44をウェーハの所望の領域内に形成することができる。マスクの使用に代わる手段として、無電解法を使用して、UBM44を形成することができる。
UBM44の各層は、そのそれぞれの機能を意味する、異なる名称を有する。「接着層」と呼ばれる第1の層は、入出力ボンドパッド金属(例えばアルミニウム)、および必要に応じて任意の周囲のパッシベーションに十分に接着し、それによって、強力な、低応力の機械的および電気的な接続がもたらされる。「拡散障壁層」と呼ばれる、通常の次の層は、薄い可融層内の元素が、下にある材料中に拡散するのを制限する。「濡れ性層」と呼ばれる、通常の第3の層は、可融層の、その下にある金属への良好な接合をもたらすように、薄い可融層48の形成に使用される材料で容易に濡れることができる表面をもたらす。任意選択の「保護層」が使用される場合、保護層は、下にある材料を酸化から保護するために、少なくとも濡れ性層のいくつかの領域に対して施される。
UBMの合計の厚さは、望ましくは0.1〜5μmの範囲であり、得られる実際の厚さは、UBMの各層を形成するのに使用される特定の方法に、少なくともある程度依存する(めっきは、薄膜法よりも厚い層を形成する傾向がある)。個々の層に関しては、接着層に関する例示的な厚さの範囲が、0.1〜3μmであり、拡散障壁層に関する例示的な厚さの範囲が、0.1〜5μmであり、濡れ性層に関する例示的な厚さの範囲が、0.1〜5μmである。保護層が使用される場合にはその例示的な厚さの範囲が、0.1〜3μmである。
UBM44の各層は、Cr、Cu、Ti、Ni、V、WおよびAuのうち1つまたは複数、ならびにそれらの合金を含む(がそれらに限定されない)、金属のさまざまな組合せのいずれかを使用して形成することができる。当技術分野で理解されるように、特定の金属またはその組合せは、それによって形成される特定の層に従って、またダイの特定の側面に従って選択される。UBMプロファイルの例には、(a)Cr:Cr−Cu:Cu、(b)Ti:Ni−V、(c)Ti:Cu、(d)Ti:W:Au、(e)Ni:Au、(f)Al/Ni/Cu、(g)Al/NiV/Cu、および(h)Ti:Cu:Niがある(がそれらに限定されない)。以下は、手順の例である。(1)スパッタエッチングをして、酸化アルミニウムを除去し、ボンドパッド上のアルミニウムの新たな表面を露出させる。(2)露出されたアルミニウム上に、接着層として、Ti/Cr/Alからなる第1のUBM層(例えば、100nm厚さ)を堆積させる。(3)接着層上に、拡散障壁層として、Cr:Cuからなる第2のUBM層(例えば、80nm厚さ)を堆積させる。(4)拡散障壁層上に、濡れ性層として、Cu/Ni:Vからなる第3のUBM層(例えば、300nm厚さ)を堆積させる。(5)任意選択で、濡れ性層上に、保護層(例えば、50nmのAu)を堆積させる。
UBM44の形成完了後、可融層48がUBM領域上に形成される。可融層48の形成は、UBM形成用に使用されたのと同じマスクを使用して実施することができる(望ましくは、UBM形成用に使用されたのと同じマスクを使用して実施される)。したがって、可融層48を、構成要素層からなるUBM「スタック」の一部として形成し、それによって、別々の堆積ステップをなくすことができる。可融層48を形成する代替方法には、(a)ダイのUBM領域44上に、可融層材料のペーストをスクリーン印刷すること、および(b)UBM領域44上に、可融材料をめっきすることがある(がそれらに限定されない)。可融層48を形成するための材料の例は、Sn;Sn−Pb、Sn−Bi、Sn−Cu、Sn−Ag、およびSn−Sbなどの二元合金;それらの元素のいずれかからなる三元合金(例えば、Sn−Ag−Cu);および他の適切な材料(例えば、Pbのない配合物が、多くの適用分野にとって特に望ましい)を含む。ダイ40上の可融層48の領域は、従来のバンプ付きダイ上のはんだボールと同じ機能を果たすが、ダイ上にはんだボールまたははんだバンプがある必要性がない。可融層48に関する例示的な厚さの範囲は、0.5〜50μmである。実際の厚さは、少なくとも一部には、可融層を形成するのに使用される特定の方法に依存する。熱圧縮法では、より薄い層が製作される傾向があるが、ピック・アンド・プレース法では、より厚い層が製作される傾向がある。
基板42に対しては、ダイ上の、UBM44および可融材料48で処理されたボンドパッドの位置に対応する、入出力ボンドパッド50上のそれぞれの位置に、バンプが形成される。基板42上のバンプは、望ましくは、スタッドバンプ52またはスタッド台として構成され、望ましくは、ダイ上にスタッドバンプを形成するのに使用される、従来のスタッドバンピング技法によって形成される。スタッドバンプ52は、望ましくは、非可融材料(例えば、CuまたはAu、あるいはその合金)で形成される。スタッドバンプ52に関する例示的な高さの範囲は、30〜60μmである。
スタッドバンプ52を形成する一技法例が、従来のワイヤボンディングで使用される「ボールボンディング」技法を変更したものである。スタッドバンプを形成するためには、ワイヤを、例えばAuまたはCu、あるいはその合金で形成することができる。ボールボンディングでは、ボンドワイヤの先端が融解されて、小さな球が形成される。ワイヤボンディングツールが、機械的力、熱、および超音波エネルギーで、その球を入出力ボンドパッドに押し付けて、ボールのボンドパッドへの金属接続を形成する。その結果、ボールが一般に平坦にされて、ボンドパッドに押し付けられた円盤になる。スタッドバンプ52の形成は、ワイヤ54のボールボンド56を、入出力ボンドパッド50に対して類似の方式で形成し、続いてワイヤを、ボールボンドの上方に接近して切断することから始まる。その結果得られる、入出力ボンドパッド50上の残りの「スタッドバンプ」52は、ボンドパッドの金属への、永久的な信頼性の高い接続をもたらす。球56が、入出力ボンドパッド50に押し付けられる方式のため、得られる接続は通常、ボンドパッド上に存在する可能性があるどんな酸化物層も貫通する。ワイヤ54の底面で幾分か平坦にされた球56に関する例示的な直径の範囲は、30〜75μmである。
本実施形態では、基板42上にスタッドバンプ52を形成した後、その「ワイヤ」54を、機械的圧力または他の適切な技法によって、平坦にする(「コイニングする」)ことができる。したがって、図1(A)に示されるように、ワイヤ54上に平坦な上面58が設けられ、それによって、より均一なバンプ高さがもたらされる。各スタッドバンプ52を、ツールによって、バンプ形成直後に個々にコイニングすることができ、または別法として、バンプ形成後、別の作業において、基板42上の全てのスタッドバンプを、平坦な面を使用してそれらに圧力を加えることによって、同時にコイニングすることもできる。
ダイ上の従来のスタッドバンプは、基板上のそのそれぞれに対応する入出力ボンドパッドに、導電性または非導電性の接着剤を使用して接続される。それとは対照的に、例えば図1(B)および1(C)を参照すると、基板42上のスタッドバンプ52は、ダイ40上にあるそのそれぞれに対応する入出力ボンドパッド46に、ダイ上の入出力ボンドパッドに既に施された可融材料48を使用して接続される。これは、ダイ40のピック・アンド・プレース作業に続いて、リフローステップまたは熱圧着ステップを使用して、可融材料48の、接触しているスタッドバンプおよびその周囲(ワイヤ54の先端と、UBM44付きの入出力ボンドパッド46との間を橋渡ししている、図1(C)の領域60を参照されたい)への流れを引き起こすことによって、実現することができる。
スタッドバンプ52は、ダイ40と基板42の間に空間62をもたらす。本実施形態または他の実施形態において、所望されるまたは必要である場合、このチップ下空間62を、ダイ40の接面55全体を基板42に接合する非導電性の「アンダーフィル」接着剤(図示されないが、当技術分野で十分理解されている)で埋めることができる。アンダーフィルは、スタッドバンプ52を湿気および他の環境上の危険源から保護し、組立体にさらなる機械的強度をもたらす。アンダーフィル接着剤の別の主要な機能は、ダイ40と基板42の間の熱膨張の差を補償することである。アンダーフィルは、熱膨張の差がスタッドバンプ52によって形成された電気接続を破壊しないように、または損傷を与えないように、ダイ40と基板42を機械的に一緒に接合する。
アンダーフィル接着剤は、ダイ40の表面55上のパッシベーション層と、基板42のどちらにも、十分に接合しなければならない。そのような接合を実現するためには、接着剤を施す前に、ダイ40および基板42から残留物があればそれを除去するための清浄ステップを実施することが望ましい。アンダーフィルは、ダイ40の1つまたは2つの縁部に沿ってニードルで計量供給して、ダイ下空間62に毛細作用によって引き込むことができる。接着剤は一般に、施された後、熱硬化される。
上述のようにダイを基板に取り付けた後、本実施形態および他の実施形態では、ダイおよび基板を、当技術分野で公知のさまざまなパッケージング方法および材料のいずれかを使用してカプセル化することができる。特定のダイおよびその意図される適用分野に応じて、カプセル化は、アンダーフィルを施した後でも、後でなくてもよい。カプセル化に代わる手段として、やはりダイおよびその意図される適用分野に応じて、ダイを「裸で」使用することもできる(すなわち、非カプセル化)。ダイに、特定の使用環境または使用条件への耐性を与えるために、必要に応じて、ダイを他のプロセスにかけることができる。
第2の代表的実施形態では、スタッドバンプの形成に一代替技術が使用される。本実施形態は、ダイ40、基板42、ダイ上の入出力ボンドパッド46、ボンドパッド46上のUBM44、および基板上の入出力ボンドパッド50を示す図2(A)〜2(B)に示される。本代替実施形態では、入出力ボンドパッド50上にスタッドバンプ64が、可融金属またはその合金で形成された「はんだワイヤ」を使用して形成される。上述の第1の代表的実施形態と同様に、はんだワイヤの先端が加熱されて、小さな球または同様のものが形成される。そのボールが、力と熱エネルギーを組み合わせたものを用いて、入出力ボンドパッド50に押し付けられて、はんだワイヤのボンドパッドへの接続65が形成される。これに続いて、得られるボンドの上方に接近してワイヤを切断する。その結果得られる構造が、図2(A)に示されている。本代替実施形態の利点は、可融層48を必要とせず、したがって可融層48がないことである。その代わりに、ダイ40の入出力ボンドパッド46上には、UBM44しか形成されない。これは、スタッドバンプ64自体が、ダイ40の対応する入出力ボンドパッド46上のUBM44に対して可融であるためである。接合後のこの構造が、ダイ40と基板42の間の得られる接続66を示す図2(B)に示されている。本実施形態は、ダイ40上の可融材料を除外した結果、第1の代表的実施形態よりもさらにウェーハ製作環境と適合性がある。すなわちダイを、ウェーハ製作施設内で、可融層をその場所で形成することから生ずる起こり得る汚染の懸念なく、好都合に準備することができ、基板を、組立て・パッケージング施設内で、好都合に準備することができる。次いで、完成されたダイが、組立て・パッケージング施設に届けられ、その施設で、そこで実施される他のプロセスと適合性があるプロセスを使用して基板に取り付けられる。
いくつかの実施形態では、チップ上の入出力ボンドパッドが、可融材料48との材料適合性の問題を引き起こさない場合、UBM44をなくす、または少なくとも簡略化(例えば、上述されたものよりも少ない層を用いて)することができる。そうした実施形態では、可融材料48が、介在するUBMを伴って、または伴わないで、チップの入出力ボンドパッド上に施される。
第1の代表的実施形態(図1(A)〜1(C))では、例えば、スタッドバンプ52を、酸化物除去ステップまたはUBM形成ステップを実施する必要なく、基板42の入出力ボンドパッド50上に形成することができる。また、ダイが依然としてウェーハ製作施設内にある間、ダイを(UBM44および可融層48を形成することによって)準備することもできる。これらは、本方法の重要な利点である。というのも、ウェーハ製作ステップ、ならびに下流のチップ組立ておよびチップパッケージングステップはしばしば、異なる工場において実施されるためであり、また今や、ダイおよび基板を、必要なプロセスがより「やさしい」(すなわち、その施設で実施される他のプロセスと、より適合性がある)各施設において、より完全に準備することができるためである。具体的には、図1(A)に示される上部構造を、その構造を形成するのに必要なプロセスステップがより適切に対応されるウェーハ製作施設において、全面的に製作することができ、図1(A)に示される下部構造を、必要なプロセスステップがより適切に対応される組立て工場において製作することができる。次いで、上部構造を、組立て工場に届けて、そこで図1(B)および1(C)に示されるステップを実施することができる。したがって、プロセスの流れ全体がより合理化され、それにより、スループットが増大し、コストが低下する。さらに、基板42は、ウェーハまたはダイよりも頑丈なため、基板42上へのスタッドバンプ52の形成中に場合によっては生ずる、付随的な損傷に関する懸念が、ダイ40上にスタッドバンプを形成するのに比べて大いに軽減される。
第3の代表的実施形態が、図3(A)〜3(B)に示され、図ではプロセスが、「ボンド・オン・トレース」/「押出しバンプ」法である。図3(A)〜3(B)に示される多くの詳細は、図1(A)〜1(C)に示される実施形態の、対応する詳細に類似するものである。図では、ダイ70および基板72が示されている。本実施形態では、ダイ70の入出力ボンドパッド76上に、UBM74が形成され、UBM74上に、可融層78が形成される。基板72上の入出力ボンドパッド80を、狭く離隔されたトレースとすることができ、また押出しによって形成することができる。入出力ボンドパッド上に、スタッドバンプ82が、(図1(A)〜1(C)に比べて)ベース85の一部分がボンドパッドの側面を覆って実際に広がった状態で形成される。スタッドバンプ82上に、裏返しにされたダイ70が、可融層78を含む位置がそのそれぞれに対応するスタッドバンプと接触するようにして、正確な位置合わせで載せられる。その結果得られる組立体が、可融層78をそれぞれに対応するスタッドバンプ82上に流れさせるように、また可融層78に、それぞれに対応するスタッドバンプ82との接続を完了させるように処理される。
上述の方法には、従来方法に勝る以下の利点がある。(1)本方法は、通常ウェーハレベルでのはんだ堆積に付随するいくつかのウェーハ処理ステップをなくし、それらのステップを、ウェーハ製作環境内のウェーハ・インフラストラクチャに対してよりやさしい、薄膜堆積ステップと置き換える。具体的には、1μm/分を超える高速でのSnの薄膜スパッタリングが、現在実施可能である。(2)本方法は、大量のはんだを、ダイと基板の間の入出力相互接続からなくし、それによって、より微細な相互接続ピッチが実現されることが可能になる。(3)本方法によって、「ボンド・オン・トレース」または「押出しバンプ」技法の使用を含めて、基板上にスタッドバンプを形成することにより、スタッドバンプが、非常に微細なピッチ(例えば、70μm以下)で形成されることが可能になる。(4)本方法では、Snまたはその合金が可融層に使用され、CuまたはAu、あるいはそのそれぞれの合金が、スタッドバンプ材料に使用され、それによって、ダイの基板へのPbフリー入出力相互接続を実現することが可能になる。(5)本方法では、基板に対するはんだマスクの使用が不要になり、それによって基板を、高価でなく、より製造性のあるものにすることができる。(6)本方法では、基板上へのスタッドバンプの形成を、他のパッケージ組立て作業に、最小の投資で組み込むことが容易である。
以上、本発明は、代表的諸実施形態の文脈において説明されてきたが、本発明は、それらの実施形態に限定されない。それとは反対に、本発明は、添付の特許請求の範囲により定義される本発明の精神および範囲内に含まれることができる、全ての変更形態、代替手段および等価物を包含するものである。
(A)は、第1の代表的実施形態による、基板上に形成されたスタッドバンプを使用してダイを基板に取り付ける方法の一段階を示す概略立面図であり、取付け前の状況を示す図である。(B)は、第1の代表的実施形態による、基板上に形成されたスタッドバンプを使用してダイを基板に取り付ける方法の、(A)に続く段階を示す概略立面図であり、取付け開始時の状況を示す図である。(C)は、第1の代表的実施形態による、基板上に形成されたスタッドバンプを使用してダイを基板に取り付ける方法の、(B)に続く段階を示す概略立面図であり、取付け後の構成を示す図である。 (A)は、第2の代表的実施形態による、ダイを基板に取り付ける方法の一段階の概略立面図であり、取付け前の状況を示す図である。(B)は、第2の代表的実施形態による、ダイを基板に取り付ける方法の、(A)に続く段階の概略立面図であり、取付け後の状況を示す図である。 (A)は、第3の代表的実施形態による、ダイを基板に取り付ける方法の一段階の概略立面図であり、取付け前の状況を示す図である。(B)は、第3の代表的実施形態による、ダイを基板に取り付ける方法の、(A)に続く段階の概略立面図であり、取付け後の状況を示す図である。 (A)は、はんだボール、および裏返されたチップを使用してダイを基板に取り付ける従来方法の概略立面図であり、取付け前の状況を示す図である。(B)は、はんだボール、および裏返されたチップを使用してダイを基板に取り付ける従来方法の概略立面図であり、取付け後の状況を示す図である。
符号の説明
40 ダイ
42 基板
44 アンダーバンプメタライゼーション、UBM、UBM領域
46 入出力ボンドパッド
48 可融層、可融材料
50 入出力ボンドパッド
52 スタッドバンプ
54 ワイヤ
55 面、接面、表面
56 ボールボンド、球
58 平坦な上面
60 領域
62 チップ下空間、ダイ下空間
64 スタッドバンプ
65 接続
66 接続
70 ダイ
72 基板
74 UBM
76 入出力ボンドパッド
78 可融層
80 入出力ボンドパッド
82 スタッドバンプ
85 ベース

Claims (37)

  1. チップ上の複数の入出力ボンドパッドを、基板上の対応する複数の入出力ボンドパッドに電気的に接続する方法であって、
    前記基板上にある前記複数の入出力ボンドパッド上に、それぞれに対応するスタッドバンプを形成するステップと、
    前記チップを裏返しにして、前記裏返しにされたチップを前記スタッドバンプ上に、前記チップ上の前記複数の入出力ボンドパッドが前記基板上の対応するスタッドバンプと位置合わせされるように載せるステップと、
    前記チップ上の前記複数の入出力ボンドパッドを、前記それぞれに対応するスタッドバンプに、前記それぞれに対応するスタッドバンプを前記チップ上の前記複数の入出力ボンドパッドに電気的に接続するように取り付けるステップと
    を含む方法。
  2. 前記チップ上の前記複数の入出力ボンドパッドを、前記それぞれに対応するスタッドバンプに取り付ける前記ステップの前に、前記チップ上にある前記複数の入出力ボンドパッドのそれぞれ上に、アンダーバンプメタライゼーション(UBM)を形成するステップをさらに含む、請求項1に記載の方法。
  3. 前記チップ上の前記複数の入出力ボンドパッドを、前記それぞれに対応するスタッドバンプに取り付ける前記ステップが、前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させるステップを含む、請求項1に記載の方法。
  4. 前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させる前記ステップが、
    可融材料からなる前記スタッドバンプを形成するステップと、
    前記スタッドバンプ上に、前記裏返しにされたチップを載せる前記ステップの後に、前記スタッドバンプの前記可融材料の少なくとも一部分を、前記複数の入出力ボンドパッドの対応するものへ流れさせて、前記スタッドバンプの前記可融材料の少なくとも一部分に、前記複数の入出力ボンドパッドの対応するものとの接続を形成させるステップと
    を含む、請求項3に記載の方法。
  5. 前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させる前記ステップが、
    前記チップ上にある前記複数の入出力ボンドパッド上に、可融材料からなる層を形成するステップと、
    前記スタッドバンプ上に、前記裏返しにされたチップを載せる前記ステップの後に、前記可融材料の一部分を、前記複数の入出力ボンドパッドそれぞれから前記それぞれに対応するスタッドバンプへ流れさせて、したがって、前記可融材料の一部分に、前記複数の入出力ボンドパッドと前記それぞれに対応するスタッドバンプとの間に接続を形成させるステップと
    を含む、請求項3に記載の方法。
  6. 前記チップ上にある前記複数の入出力ボンドパッド上に、可融材料からなる前記層がその上に形成されるアンダーバンプメタライゼーション(UBM)を形成するステップをさらに含む、請求項5に記載の方法。
  7. 前記スタッドバンプが、ボンド・オン・トレースまたは押出しバンプ技法を使用して形成される、請求項1に記載の方法。
  8. チップ上の複数の入出力ボンドパッドを、基板上の対応する複数の入出力ボンドパッドに電気的に接続する方法であって、
    前記チップ上にある前記複数の入出力ボンドパッドのそれぞれ上に、少なくとも1層のアンダーバンプメタライゼーション(UBM)を、前記チップ上の対応する各入出力ボンドパッドをUBM処理するように形成するステップと、
    前記基板上にある各対応する入出力ボンドパッド上に、それぞれに対応するスタッドバンプを形成するステップと、
    前記スタッドバンプ上に前記チップを、前記チップ上の前記複数の入出力ボンドパッドが、前記基板上の前記スタッドバンプの対応するものと位置合わせされるように載せるステップと、
    前記チップ上の前記複数の入出力ボンドパッドを、前記基板上の前記それぞれに対応するスタッドバンプに、前記それぞれに対応するスタッドバンプを前記チップ上の前記複数の入出力ボンドパッドに電気的に接続するように接合するステップと
    を含む方法。
  9. 少なくとも1層のUBMを形成する前記ステップが、それぞれの金属からなる複数の層を、前記複数の入出力ボンドパッドに施すステップを含む、請求項8に記載の方法。
  10. 前記少なくとも1層のUBMが、それぞれの金属を真空蒸着することによって形成される、請求項8に記載の方法。
  11. 前記チップ上の前記複数の入出力ボンドパッドを、前記それぞれに対応するスタッドバンプに接合する前記ステップが、前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させるステップを含む、請求項8に記載の方法。
  12. 前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させる前記ステップが、
    可融材料からなる前記スタッドバンプを形成するステップと、
    前記スタッドバンプ上に、前記チップを載せる前記ステップの後に、前記スタッドバンプの前記可融材料の少なくとも一部分を、前記複数の入出力ボンドパッドの対応するものへ流れさせて、前記スタッドバンプの前記可融材料の少なくとも一部分に、前記複数の入出力ボンドパッドの対応するものとの接続を形成させるステップと
    を含む、請求項11に記載の方法。
  13. 前記スタッドバンプを、前記複数の入出力ボンドパッドに融着させる前記ステップが、
    前記チップ上にあるUBM処理された入出力ボンドパッドそれぞれ上に、可融材料からなる層を形成するステップと、
    前記スタッドバンプ上に、前記裏返しにされたチップを載せる前記ステップの後に、前記可融材料の一部分を、前記複数の入出力ボンドパッドそれぞれから前記それぞれに対応するスタッドバンプへ流れさせて、したがって、前記可融材料の一部分に、前記複数の入出力ボンドパッドと前記それぞれに対応するスタッドバンプとの間に接続を形成させるステップと
    を含む、請求項11に記載の方法。
  14. 可融材料からなる前記層が、Snからなる層、またはSnの合金からなる層を備える、請求項13に記載の方法。
  15. 前記スタッドバンプが、
    前記基板上の前記複数の入出力ボンドパッドに、それぞれに対応するワイヤをボールボンディングするステップと、
    前記ワイヤを切断して、各ボールボンドのところにスタッドを形成するステップと
    によって形成される、請求項13に記載の方法。
  16. 前記基板上に、ほぼ同一の高さの前記スタッドバンプを一括して形成するステップをさらに含む、請求項8に記載の方法。
  17. 前記スタッドバンプを形成する前記ステップの後かつ前記載せるステップの前に、前記チップを裏返しにするステップをさらに含む、請求項8に記載の方法。
  18. 前記チップと前記基板の間にアンダーフィルを施すステップをさらに含む、請求項8に記載の方法。
  19. 請求項1に記載の方法によって製造されるチップ。
  20. 請求項8に記載の方法によって製造されるチップ。
  21. 取付け面を有する基板と、
    前記取付け面上に形成された複数の入出力ボンドパッドと、
    前記取付け面上のそれぞれの入出力ボンドパッドに取り付けられた、それぞれに対応する第1の端部と、前記それぞれの入出力ボンドパッドから突き出す、それぞれに対応する第2の端部とを有する複数のスタッドバンプであって、前記第2の端部が、前記基板に取り付けられて前記基板上の前記複数の入出力ボンドパッドに電気的に接続されることが意図されるチップ上の対応するボンドパッドに対して可融な、複数のスタッドバンプと
    を備える、チップパッケージング基板。
  22. 前記取付け面上の前記複数の入出力ボンドパッドが押し出される、請求項21に記載のチップパッケージング基板。
  23. 前記複数のスタッドバンプが、可融材料で形成される、請求項21に記載のチップパッケージング基板。
  24. 前記複数のスタッドバンプが、Au、Cu、あるいはそれらの金属の一方または両方の合金で形成される、請求項21に記載のチップパッケージング基板。
  25. 前記複数のスタッドバンプの前記第1の端部が、前記基板の前記複数の入出力ボンドパッドにボールボンディングされる、請求項24に記載のチップパッケージング基板。
  26. チップが、前記複数のスタッドバンプの前記第2の端部を前記チップの対応する入出力ボンドパッドに取り付けることによって取り付けられた、請求項21に記載のチップパッケージング基板。
  27. 少なくとも1つのマイクロ回路を画定し、複数の入出力ボンドパッドを備えるチップと、
    前記チップの前記入出力ボンドパッドに対応する、複数の入出力ボンドパッドを画定する基板と、
    前記基板の前記入出力ボンドパッドのそれぞれ上にある、それぞれに対応するスタッドバンプと、
    各スタッドバンプを前記チップ上の前記入出力ボンドパッドそれぞれに接合する、可融材料からなるそれぞれのユニットと
    を備えるマイクロデバイス。
  28. 前記スタッドバンプが、可融材料で形成され、
    可融材料からなる前記ユニットが、前記スタッドバンプの前記可融材料の一部分である、
    請求項27に記載のマイクロデバイス。
  29. 前記スタッドバンプが、前記基板の前記入出力ボンドパッドそれぞれに接合された第1の端部を有する非可融材料で形成され、可融材料からなるそれぞれのユニットによって、前記チップの前記入出力ボンドパッドの対応するものに接合される第2の端部を有する、請求項27に記載のマイクロデバイス。
  30. 前記基板が、前記チップ用パッケージのそれぞれの部分である、請求項27に記載のマイクロデバイス。
  31. 前記チップが、裏返しにされた構成である、請求項27に記載のマイクロデバイス。
  32. 可融材料からなる各ユニットと、前記チップ上の前記入出力ボンドパッドそれぞれとの間に、少なくとも1層のアンダーバンプメタライゼーションをさらに備える、請求項27に記載のマイクロデバイス。
  33. 前記チップと前記基板の間に、アンダーフィルをさらに備える、請求項27に記載のマイクロデバイス。
  34. 少なくとも1つのマイクロ回路および複数の入出力ボンドパッドを有するチップを、パッケージングする方法であって、
    パッケージング基板上に、前記チップ上の前記入出力ボンドパッドに対応する複数の入出力ボンドパッドを形成するステップと、
    前記パッケージング基板上にある各対応する入出力ボンドパッド上に、それぞれに対応するスタッドバンプを形成するステップと、
    前記チップを裏返しにして、前記裏返しにされたチップを、前記チップ上の前記入出力ボンドパッドが、前記パッケージング基板上の前記スタッドバンプの対応するものと位置合わせされるように前記スタッドバンプ上に載せるステップと、
    各スタッドバンプのところで、前記チップ上の前記入出力ボンドパッドそれぞれを前記それぞれに対応するスタッドバンプに、前記それぞれに対応するスタッドバンプを前記チップ上の前記入出力ボンドパッドそれぞれに電気的に接続するように、融着させるステップと
    を含む方法。
  35. 前記チップ上にある各入出力ボンドパッド上に、可融材料からなる層を形成するステップと、
    前記チップ上の前記入出力ボンドパッドそれぞれを前記それぞれに対応するスタッドバンプに、前記可融材料を前記スタッドバンプ上に流れさせ、したがって前記可融材料に、前記スタッドバンプと前記チップ上の前記入出力ボンドパッドとの間のそれぞれの電気的接続を完了させることによって融着させるステップと
    をさらに含む、請求項34に記載の方法。
  36. 少なくとも1層のアンダーバンプメタライゼーションを、前記チップの前記入出力ボンドパッドに施すステップをさらに含む、請求項34に記載の方法。
  37. 請求項34に記載の方法によって製作された、パッケージング済みチップ。
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JP2007223389A Active JP5435849B2 (ja) 2006-09-22 2007-08-30 基板に取り付けられたスタッドバンプを伴う、フリップチップパッケージング用の可融性入出力相互接続システムおよび方法
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KR (1) KR101380712B1 (ja)
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017511603A (ja) * 2014-03-28 2017-04-20 インテル コーポレイション Emibチップの相互接続

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US9258904B2 (en) 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US8193034B2 (en) 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
US7612444B2 (en) * 2007-01-05 2009-11-03 Stats Chippac, Inc. Semiconductor package with flow controller
US20090014852A1 (en) * 2007-07-11 2009-01-15 Hsin-Hui Lee Flip-Chip Packaging with Stud Bumps
JP2009049051A (ja) * 2007-08-14 2009-03-05 Elpida Memory Inc 半導体基板の接合方法及びそれにより製造された積層体
US8043893B2 (en) 2007-09-14 2011-10-25 International Business Machines Corporation Thermo-compression bonded electrical interconnect structure and method
US7868457B2 (en) * 2007-09-14 2011-01-11 International Business Machines Corporation Thermo-compression bonded electrical interconnect structure and method
SG152101A1 (en) * 2007-11-06 2009-05-29 Agency Science Tech & Res An interconnect structure and a method of fabricating the same
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
JP5176146B2 (ja) * 2008-10-08 2013-04-03 富士通株式会社 マイクロ可動素子および光スイッチング装置
JP5239722B2 (ja) 2008-10-10 2013-07-17 富士通株式会社 マイクロ可動素子および光スイッチング装置
US7915741B2 (en) * 2009-02-24 2011-03-29 Unisem Advanced Technologies Sdn. Bhd. Solder bump UBM structure
US8492197B2 (en) * 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
US8288871B1 (en) * 2011-04-27 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Reduced-stress bump-on-trace (BOT) structures
US9105552B2 (en) * 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US10784221B2 (en) * 2011-12-06 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of processing solder bump by vacuum annealing
JP6107117B2 (ja) * 2012-03-22 2017-04-05 豊田合成株式会社 固体装置及びその製造方法
KR101932727B1 (ko) * 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
JP6154995B2 (ja) * 2012-06-20 2017-06-28 新光電気工業株式会社 半導体装置及び配線基板、並びにそれらの製造方法
US9287204B2 (en) * 2012-12-20 2016-03-15 Stats Chippac, Ltd. Semiconductor device and method of bonding semiconductor die to substrate in reconstituted wafer form
US9806045B2 (en) * 2013-08-29 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. Interconnection structure including a metal post encapsulated by solder joint having a concave outer surface
DE102015100521B4 (de) * 2015-01-14 2020-10-08 Infineon Technologies Ag Halbleiterchip und Verfahren zum Bearbeiten eines Halbleiterchips
US20160343646A1 (en) * 2015-05-21 2016-11-24 Qualcomm Incorporated High aspect ratio interconnect for wafer level package (wlp) and integrated circuit (ic) package
KR101657003B1 (ko) * 2015-06-09 2016-09-12 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
CN108538726B (zh) * 2017-03-03 2022-08-26 Tdk株式会社 半导体芯片的制造方法
JP7251951B2 (ja) * 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
TWI769022B (zh) * 2021-07-22 2022-06-21 國立陽明交通大學 接合元件及其製備方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6437038A (en) * 1987-07-31 1989-02-07 Tanaka Electronics Ind Junction of semiconductor materials
JPH10135272A (ja) * 1996-10-30 1998-05-22 Matsushita Electric Works Ltd フリップチップ実装方法

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04355933A (ja) 1991-02-07 1992-12-09 Nitto Denko Corp フリツプチツプの実装構造
JPH04334035A (ja) * 1991-05-10 1992-11-20 Fujitsu Ltd 半田ワイヤとそのワイヤを使用した半田バンプの形成方法
JP2678958B2 (ja) 1992-03-02 1997-11-19 カシオ計算機株式会社 フィルム配線基板およびその製造方法
US5314651A (en) 1992-05-29 1994-05-24 Texas Instruments Incorporated Fine-grain pyroelectric detector material and method
US5386624A (en) 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
US5508561A (en) 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5519580A (en) 1994-09-09 1996-05-21 Intel Corporation Method of controlling solder ball size of BGA IC components
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
JP3353508B2 (ja) 1994-12-20 2002-12-03 ソニー株式会社 プリント配線板とこれを用いた電子装置
US5650595A (en) 1995-05-25 1997-07-22 International Business Machines Corporation Electronic module with multiple solder dams in soldermask window
US5710071A (en) 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
KR0182073B1 (ko) 1995-12-22 1999-03-20 황인길 반도체 칩 스케일 반도체 패키지 및 그 제조방법
US5889326A (en) 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
JPH09260552A (ja) 1996-03-22 1997-10-03 Nec Corp 半導体チップの実装構造
KR100216839B1 (ko) 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
JP3500032B2 (ja) 1997-03-13 2004-02-23 日本特殊陶業株式会社 配線基板及びその製造方法
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
EP0993039B1 (en) 1997-06-26 2006-08-30 Hitachi Chemical Company, Ltd. Substrate for mounting semiconductor chips
JPH1126919A (ja) 1997-06-30 1999-01-29 Fuji Photo Film Co Ltd プリント配線板
WO1999004430A1 (en) 1997-07-21 1999-01-28 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
US5985456A (en) 1997-07-21 1999-11-16 Miguel Albert Capote Carboxyl-containing polyunsaturated fluxing adhesive for attaching integrated circuits
US6335571B1 (en) 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP3421548B2 (ja) * 1997-09-10 2003-06-30 富士通株式会社 半導体ベアチップ、半導体ベアチップの製造方法、及び半導体ベアチップの実装構造
US6448665B1 (en) 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
SG71734A1 (en) 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
JP3819576B2 (ja) 1997-12-25 2006-09-13 沖電気工業株式会社 半導体装置及びその製造方法
US6324754B1 (en) 1998-03-25 2001-12-04 Tessera, Inc. Method for fabricating microelectronic assemblies
US6329605B1 (en) 1998-03-26 2001-12-11 Tessera, Inc. Components with conductive solder mask layers
JP2000031204A (ja) 1998-07-07 2000-01-28 Ricoh Co Ltd 半導体パッケージの製造方法
US6246124B1 (en) * 1998-09-16 2001-06-12 International Business Machines Corporation Encapsulated chip module and method of making same
JP2000133672A (ja) 1998-10-28 2000-05-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000138261A (ja) * 1998-11-02 2000-05-16 Hitachi Ltd 半導体装置の製造方法
JP3346320B2 (ja) 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP2001068836A (ja) 1999-08-27 2001-03-16 Mitsubishi Electric Corp プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法
JP2001102409A (ja) * 1999-09-28 2001-04-13 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
TW429492B (en) 1999-10-21 2001-04-11 Siliconware Precision Industries Co Ltd Ball grid array package and its fabricating method
US6774474B1 (en) 1999-11-10 2004-08-10 International Business Machines Corporation Partially captured oriented interconnections for BGA packages and a method of forming the interconnections
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
US6573610B1 (en) 2000-06-02 2003-06-03 Siliconware Precision Industries Co., Ltd. Substrate of semiconductor package for flip chip package
US6787918B1 (en) 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6201305B1 (en) 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
JP3554533B2 (ja) 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
TW507341B (en) 2001-11-01 2002-10-21 Siliconware Precision Industries Co Ltd Substrate capable of preventing delamination of chip and semiconductor encapsulation having such a substrate
US6870276B1 (en) 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
TW536767B (en) * 2002-03-01 2003-06-11 Advanced Semiconductor Eng Solder ball attaching process
JP2003273145A (ja) 2002-03-12 2003-09-26 Sharp Corp 半導体装置
US6780673B2 (en) 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
JP2004095923A (ja) 2002-09-02 2004-03-25 Murata Mfg Co Ltd 実装基板およびこの実装基板を用いた電子デバイス
TWI281718B (en) * 2002-09-10 2007-05-21 Advanced Semiconductor Eng Bump and process thereof
JP2004111676A (ja) 2002-09-19 2004-04-08 Toshiba Corp 半導体装置、半導体パッケージ用部材、半導体装置の製造方法
US20050176233A1 (en) * 2002-11-15 2005-08-11 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
JP4114483B2 (ja) 2003-01-10 2008-07-09 セイコーエプソン株式会社 半導体チップの実装方法、半導体実装基板、電子デバイスおよび電子機器
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
KR100529710B1 (ko) * 2003-03-25 2005-11-23 (주)케이나인 플립칩 패키징 방법 및 이를 이용한 발광다이오드의패키징 구조
US6774497B1 (en) 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
US20040232562A1 (en) 2003-05-23 2004-11-25 Texas Instruments Incorporated System and method for increasing bump pad height
US6849944B2 (en) 2003-05-30 2005-02-01 Texas Instruments Incorporated Using a supporting structure to control collapse of a die towards a die pad during a reflow process for coupling the die to the die pad
US6888255B2 (en) 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
TW572361U (en) 2003-06-03 2004-01-11 Via Tech Inc Flip-chip package carrier
TWI227556B (en) 2003-07-15 2005-02-01 Advanced Semiconductor Eng Chip structure
TWI241702B (en) 2003-07-28 2005-10-11 Siliconware Precision Industries Co Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
KR100523330B1 (ko) 2003-07-29 2005-10-24 삼성전자주식회사 Smd 및 nsmd 복합형 솔더볼 랜드 구조를 가지는bga 반도체 패키지
TWI234258B (en) 2003-08-01 2005-06-11 Advanced Semiconductor Eng Substrate with reinforced structure of contact pad
TWI241675B (en) 2003-08-18 2005-10-11 Siliconware Precision Industries Co Ltd Chip carrier for semiconductor chip
KR100541394B1 (ko) 2003-08-23 2006-01-10 삼성전자주식회사 비한정형 볼 그리드 어레이 패키지용 배선기판 및 그의제조 방법
US7271484B2 (en) 2003-09-25 2007-09-18 Infineon Technologies Ag Substrate for producing a soldering connection
JP2005109187A (ja) 2003-09-30 2005-04-21 Tdk Corp フリップチップ実装回路基板およびその製造方法ならびに集積回路装置
US7462942B2 (en) 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
US7294929B2 (en) 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
JP3851320B2 (ja) * 2004-03-25 2006-11-29 Tdk株式会社 回路装置及びその製造方法
WO2005093817A1 (ja) 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
TWI240389B (en) 2004-05-06 2005-09-21 Advanced Semiconductor Eng High-density layout substrate for flip-chip package
US7224073B2 (en) 2004-05-18 2007-05-29 Ultratera Corporation Substrate for solder joint
US7057284B2 (en) 2004-08-12 2006-06-06 Texas Instruments Incorporated Fine pitch low-cost flip chip substrate
JP2006108313A (ja) 2004-10-04 2006-04-20 Rohm Co Ltd 実装基板および半導体装置
US20060131758A1 (en) 2004-12-22 2006-06-22 Stmicroelectronics, Inc. Anchored non-solder mask defined ball pad
CA2621505C (en) * 2005-09-06 2015-06-30 Aviv Soffer 3-dimensional multi-layered modular computer architecture
TWI298204B (en) 2005-11-21 2008-06-21 Advanced Semiconductor Eng Structure of bumps forming on an under metallurgy layer and method for making the same
JP4971769B2 (ja) 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7317245B1 (en) 2006-04-07 2008-01-08 Amkor Technology, Inc. Method for manufacturing a semiconductor device substrate
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US20080093749A1 (en) 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6437038A (en) * 1987-07-31 1989-02-07 Tanaka Electronics Ind Junction of semiconductor materials
JPH10135272A (ja) * 1996-10-30 1998-05-22 Matsushita Electric Works Ltd フリップチップ実装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017511603A (ja) * 2014-03-28 2017-04-20 インテル コーポレイション Emibチップの相互接続

Also Published As

Publication number Publication date
JP2013232676A (ja) 2013-11-14
US20100178735A1 (en) 2010-07-15
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US20100176510A1 (en) 2010-07-15

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