JP2008053708A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】SiP形態の半導体素子から容易に熱を放出させることができる半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、インターポーザー200(interposer)と、インターポーザー200上に積層形成された複数の素子210、230、250と、複数の素子210、230、250内にそれぞれ形成されて、各素子を貫通して形成された貫通電極211、231、251と、各素子210、230、250の間に形成されて上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極221、241を含む。
【選択図】図2
【解決手段】半導体素子は、インターポーザー200(interposer)と、インターポーザー200上に積層形成された複数の素子210、230、250と、複数の素子210、230、250内にそれぞれ形成されて、各素子を貫通して形成された貫通電極211、231、251と、各素子210、230、250の間に形成されて上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極221、241を含む。
【選択図】図2
Description
実施例は半導体素子及びその製造方法に関する。
図1は従来の半導体素子の製造方法によって製造されたSiP(System In a Package)形態の半導体素子を概念的に示す図面である。
従来のSiP形態の半導体素子は、図1に示すように、インターポーザー(interposer)11、第1素子13、第2素子15、第3素子17を含む。
第1ないし第3素子13、15、17は、例えば、CPU、SRAM、DRAM、Flash Memory、Logic LSI、Power IC、Control IC、Analog LSI、MM IC、CMOS RF-IC、Sensor Chip、MEMS Chipなどから選択されたいずれか一つであることができる。
第1素子13と第2素子15、第2素子15と第3素子17との間には各素子の間の信号連結のための連結手段が形成されている。
このような構造を有するSiP形態の半導体素子の商用化を具現するためには放熱問題を解決しなければならない。特に、第2素子15のように中間層に形成された素子間の熱放出問題は商用化において大きい障害物として指摘されている。
実施例は、SiP形態の半導体素子から熱を容易に放出させることができる半導体素子及びその製造方法を提供する。
実施例による半導体素子は、インターポーザー(interposer)と、該インターポーザー上に積層形成された複数の素子と、該複数の素子内にそれぞれ形成されて、各素子を貫通して形成された貫通電極と、前記各素子の間に形成されて上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極を含む。
実施例による半導体素子の製造方法は、素子を貫通して貫通電極が形成された複数の素子を形成するステップと、前記複数の素子をインターポーザー(interposer)上に積層形成するステップと、を含む。
実施例による半導体素子及びその製造方法によると、SiP形態の半導体素子から熱を容易に放出させることができる長所がある。
実施例の説明において、各層(膜)、領域、パターンまたは構造物らが基板、各層(膜)、領域、パッドまたはパターンらの"上(on/above/over/upper)"に、または"下(down/below/under/lower)"に形成されることで記載する場合において、その意味は各層(膜)、領域、パッド、パターンまたは構造物らが直接基板、各層(膜)、領域、パッドまたはパターンらに接触されて形成される場合に解釈されることもでき、他の層(膜)、他の領域、他のパッド、他のパターンまたは他の構造物らがその間に追加的に形成される場合に解釈されることもできる。よって、その意味は実施例の技術的思想によって判断されなければならない。
以下、添付された図面を参照して実施例を詳しく説明する。
図2は、実施例による半導体素子の製造方法によって製造されたSiP(System In a Package)形態の半導体素子を概念的に示す図面である。
実施例による半導体素子は、図2に示すように、インターポーザー200、第1素子210、第2素子230、第3素子250を含む。前記半導体素子は前記第1素子210を貫通する第1貫通電極211を含む。前記半導体素子は前記第2素子230を貫通する第2貫通電極231と、前記第3素子250を貫通する第3貫通電極251を含む。
実施例による半導体素子は、前記第1素子210と前記第2素子230を連結する第1連結層220を含む。前記半導体素子は、前記第2素子230と前記第3素子250とを連結する第2連結層240を含む。前記第1連結層220には第1連結電極221が形成されているし、前記第2連結層240には第2連結電極241が形成されている。前記第1連結電極221によって前記第1素子210と第2素子230とが電気的に連結される。前記第2連結電極241によって前記第2素子230と第3素子250とが電気的に連結される。前記第1連結電極221は、前記第1貫通電極211と第2貫通電極231とを連結させることができる。前記第2連結電極241は前記第2貫通電極231と第3貫通電極251とを連結させることができる。
このような構造で積層されたSiP形態の半導体素子は最上部に形成された素子と最下部に形成された素子とが電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
一方、すべての半導体素子には、接地電極が形成されている。よって、前記第1ないし第3素子210、230、250に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生しなくなる。前記第1貫通電極211は前記第1素子210に具備された接地電極と連結されるように形成されることができる。前記第2貫通電極231は前記第2素子230に具備された接地電極と連結されるように形成されることができる。前記第3貫通電極251は前記第3素子250に具備された接地電極と連結されるように形成されることができる。
また、前記第1素子210には第1貫通電極211を形成しないこともある。しかし、各素子で発生される熱をより効率的に放出させるための一つの方案として前記第1貫通電極211が形成されるようにすることができる。
前記貫通電極は半導体基板に対するパターン工程、蝕刻工程、メタル形成工程、CMP工程などを順次に進行することで形成されることができる。このような工程は既に公知であり、本発明の主要関心事ではないので、ここではその詳細な説明は略する。
この時、前記貫通電極はW、Cu、Al、Ag、Auなどの物質のうちから選択された少なくとも一つの物質で形成されることができる。前記貫通電極は、CVD、PVD、蒸発(Evaporation)、ECPなどの方法を通じて蒸着されることができる。また、前記貫通電極のバリア金属としてはTaN、Ta、TiN、Ti、TiSiNなどが利用されることができるし、CVD、PVD、ALDなどの方法を通じて形成されることができる。
以上では、第1ないし第3素子210、230、250が積層形成されたSiP形態の半導体素子に対して説明したが、前記積層される素子の数字は多様に変形されることができるものである。前記各素子は、例えば、CPU、SRAM、DRAM、Flash Memory、Logic LSI、Power IC、Control IC、Analog LSI、MM IC、CMOS RF-IC、Sensor Chip、MEMS Chipなどから選択されたいずれか一つであることができる。
また実施例による半導体素子の製造方法によると、素子を貫通する貫通電極が形成された複数の素子を形成するステップと、複数の素子をインターポーザー(interposer)上に積層形成するステップを含む。また実施例による半導体素子の製造方法によると、複数の素子をインターポーザー上に積層形成するステップにおいて、各素子の間には連結層を形成して、連結層に形成された連結電極を通じて上部素子と下部素子に形成された貫通電極を連結させるステップと、を含む。
そして、各素子で発生される熱をさらに効率的に放出させるための方案として、図3に示すような構造を有する半導体素子を製造することができる。図3は実施例による半導体素子の製造方法によって製造されたSiP形態の半導体素子の他の例を概念的に示す図面である。
実施例による半導体素子は、図3に示すように、インターポーザー300、第1素子310、第2素子330、第3素子350を含む。前記半導体素子は、前記第1素子310を貫通する第1貫通電極311を含む。前記半導体素子は前記第2素子330を貫通する第2貫通電極331と前記第3素子350を貫通する第3貫通電極351を含む。
実施例による半導体素子は、前記第1素子310と前記第2素子330とを連結する第1連結層320を含む。前記半導体素子は前記第2素子330と前記第3素子350を連結する第2連結層340を含む。前記第1連結層320には第1連結電極321が形成されている。前記第2連結層340には第2連結電極341が形成されている。前記第1連結電極321によって前記第1素子310と第2素子330とが電気的に連結される。前記第2連結電極341によって前記第2素子330と第3素子350とが電気的に連結される。前記第1連結電極321は、前記第1貫通電極311と第2貫通電極331を連結させることができる。前記第2連結電極341は、前記第2貫通電極331と第3貫通電極351とを連結させることができる。
このような構造で積層されたSiP形態の半導体素子は、最上部に形成された素子と最下部に形成された素子が電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
一方、すべての半導体素子には接地電極が形成されている。よって、前記第1ないし第3素子310、330、350に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生されなくなる。前記第1貫通電極311は前記第1素子310に具備された接地電極と連結されるように形成されることができる。前記第2貫通電極331は前記第2素子330に具備された接地電極と連結されるように形成されることができる。前記第3貫通電極351は、前記第3素子350に具備された接地電極と連結されるように形成されることができる。
そして、前記第1素子310の下部面には別途の金属膜360が形成されている。前記金属膜360は前記第1素子310の下部面にCVD、PVD、蒸発(Evaporation)、ECPなどの方法を通じて形成されることができる。これによって、前記金属膜360は貫通電極を通じて各素子に連結されることができるし、各素子で発生される熱をさらに効率的に放出することができるようになる。
そして、各素子で発生される熱をさらに効率的に放出させるための方案として図4に示すような構造を有する半導体素子を製造することができる。図4は実施例による半導体素子の製造方法によって製造されたSiP形態の半導体素子のまた他の例を概念的に示す図面である。
実施例による半導体素子は、図4に示すように、インターポーザー400、第1素子410、第2素子430、第3素子450を含む。前記半導体素子は前記第1素子410を貫通する第1貫通電極411を含む。前記半導体素子は、前記第2素子430を貫通する第2貫通電極431と、前記第3素子450を貫通する第3貫通電極451を含む。
また実施例による半導体素子は、前記第1素子410と前記第2素子430とを連結する第1連結層420を含む。前記半導体素子は、前記第2素子430と前記第3素子450とを連結する第2連結層440を含む。前記第1連結層420には第1連結電極421が形成されている。前記第2連結層440には第2連結電極441が形成されている。前記第1連結電極421によって前記第1素子410と第2素子430とが電気的に連結される。前記第2連結電極441によって、前記第2素子430と第3素子450が電気的に連結される。前記第1連結電極421は前記第1貫通電極411と第2貫通電極431を連結させることができる。前記第2連結電極441は前記第2貫通電極431と第3貫通電極451を連結させることができる。
このような構造で積層されたSiP形態の半導体素子は最上部に形成された素子と最下部に形成された素子が電気的にすべて連結されることができるようになる。このような連結構造を通じて各素子は外部に熱を放出させることができるようになる。特に、中間層に形成された素子に発生される熱を効率的に放出させることができるようになる。
一方、すべての半導体素子には接地電極が形成されている。よって、前記第1ないし第3素子410、430、450に形成された接地電極を電気的に連結させることで、各素子で発生される熱を効率的に放出させることができるようになる。また、各接地電極には同一な電圧が印加されるものであるので、電気的な信号の流れ及び動作にも全然問題が発生されなくなる。前記第1貫通電極411は前記第1素子410に具備された接地電極と連結されるように形成されることができる。前記第2貫通電極431は、前記第2素子430に具備された接地電極と連結されるように形成されることができる。前記第3貫通電極451は、前記第3素子450に具備された接地電極と連結されるように形成されることができる。
そして、前記第1素子410の下部面には別途の放熱手段460が形成されている。前記放熱手段460は貫通電極を通じて各素子に連結されることができるし、各素子で発生される熱をさらに効率的に放出することができるようになる。前記放熱手段460は、ヒートシンク(heat sink)であることもあり、ヒートパイプ(heat pipe)であることもある。
また、前記第1素子とインターポーザーとの間に冷却物質が入ることができる管を提供した後に接触させる方案を通じて熱放出をより円滑に進行させることもできる。
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
200 インターポーザー、 210 第1素子、 211 第1貫通電極、 230 第2素子、 231 第2貫通電極、 250 第3素子、 251 第3貫通電極
Claims (17)
- インターポーザー(interposer)と、
前記インターポーザー上に積層形成された複数の素子と、
前記複数の素子内にそれぞれ形成されて、各素子を貫通して形成された貫通電極と、
前記各素子の間に形成されて、上部素子に形成された貫通電極と下部素子に形成された貫通電極を連結する連結電極と、
を含むことを特徴とする半導体素子。 - 前記各素子に形成された貫通電極は各素子の接地電極と連結されたことを特徴とする請求項1に記載の半導体素子。
- 前記インターポーザー上に積層形成された複数の素子のうちから、最下部に位置された素子の下部面に形成された金属膜をさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記インターポーザー上に積層形成された複数の素子のうちから、最下部に位置された素子の下部面に形成された放熱手段をさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記放熱手段は、ヒートシンクであることを特徴とする請求項4に記載の半導体素子。
- 前記放熱手段は、ヒートパイプであることを特徴とする請求項4に記載の半導体素子。
- 前記貫通電極はW、Cu、Al、Ag、Auを含むグループのうちから選択された少なくとも一つの物質で形成されたことを特徴とする請求項1に記載の半導体素子。
- 前記複数の素子はCPU、SRAM、DRAM、Flash Memory、Logic LSI、Power IC、Control IC、Analog LSI、MM IC、CMOS RF-IC、Sensor Chip、MEMS Chipの中から独立的に選択されることを特徴とする請求項1に記載の半導体素子。
- 素子を貫通する貫通電極が形成された複数の素子を形成するステップと、
前記複数の素子をインターポーザー(interposer)上に積層形成するステップと、
を含む半導体素子の製造方法。 - 前記複数の素子をインターポーザー上に積層形成するステップにおいて、前記各素子の間には連結層を形成して、前記連結層に形成された連結電極を通じて上部素子と下部素子に形成された貫通電極を連結させるステップを含むことを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記各素子に形成された貫通電極は各素子の接地電極と連結されるように形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記複数の素子を形成するステップにおいて、前記インターポーザー上に積層形成される複数の素子のうちから、最下部に位置される素子の下部面に金属膜を形成するステップをさらに含むことを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記複数の素子を形成するステップにおいて、前記インターポーザー上に積層形成される複数の素子のうちから、最下部に位置される素子の下部面に放熱手段を形成するステップをさらに含むことを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記放熱手段は、ヒートシンクであることを特徴とする請求項13に記載の半導体素子の製造方法。
- 前記放熱手段は、ヒートパイプであることを特徴とする請求項13に記載の半導体素子の製造方法。
- 前記貫通電極はW、Cu、Al、Ag、Auを含むグループのうちから選択された少なくとも一つの物質で形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記複数の素子はCPU、SRAM、DRAM、Flash Memory、Logic LSI、Power IC、Control IC、Analog LSI、MM IC、CMOS RF-IC、Sensor Chip、MEMS Chipの中から独立的に選択されることを特徴とする請求項9に記載の半導体素子の製造方法。
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