JP2008034089A - フラッシュメモリ装置と該プログラム方法及びメモリシステム - Google Patents
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Abstract
【課題】プログラムの実行がフェイルになった時に外部の制御なしに再プログラムの動作ができるフラッシュメモリ装置及びプログラム方法を提供する。
【解決手段】本発明のフラッシュメモリ装置のプログラム方法は、選択された行のメモリセルをロードされたデータにプログラムする段階と、選択された行のメモリセルが正しくプログラムされたか否かを判別する段階と、判別の結果がプログラムフェイルになった時にフラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフの状態を表すフラグ情報によって再プログラムの動作を決定する段階と、フラグ情報が再プログラムの動作のオンの状態を表す時に外部の制御なしにロードされたデータを他の行のメモリセルに再プログラムする段階を含む。
【選択図】図5
【解決手段】本発明のフラッシュメモリ装置のプログラム方法は、選択された行のメモリセルをロードされたデータにプログラムする段階と、選択された行のメモリセルが正しくプログラムされたか否かを判別する段階と、判別の結果がプログラムフェイルになった時にフラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフの状態を表すフラグ情報によって再プログラムの動作を決定する段階と、フラグ情報が再プログラムの動作のオンの状態を表す時に外部の制御なしにロードされたデータを他の行のメモリセルに再プログラムする段階を含む。
【選択図】図5
Description
本発明は、半導体のメモリ装置に係り、より詳しくはフラッシュメモリ装置に関する。
半導体のメモリ装置に貯蔵されたデータのリフレッシュがない状態で電気的にデータの消去及びプログラムができる半導体のメモリ装置に対する要求が高まっている。又、メモリ装置の貯蔵容量及び集積度を高めることが主なフローである。 貯蔵されたデータのリフレッシュがない状態で大容量及び高い集積度を提供する不揮発性半導体のメモリ装置の一つの例がフラッシュメモリ装置である。フラッシュメモリ装置は、パワーのオフの時であってもデータは、そのままに維持されるので、突然に電源がオフになる可能性がある電子装置等(例えば、携帯用のコンピュータ、PMP、MP3プレーヤ、携帯電話)に幅広く使われている。
図1は、フラッシュメモリ装置の一般的なメモリシステムを表すブロック図である。一般的なメモリシステムは、フラッシュメモリ装置100と、メモリコントローラ200を含む。フラッシュメモリ装置100は、メモリコントローラ200の制御によって読み込み、プログラム、データ消去の動作を行う。例えば、外部のホストからプログラムの動作の要求がある時にプログラムされるデータ(例えば、1ページの分のデータ)が外部からメモリコントローラ200のバッファメモリ201に伝送される。一旦、バッファメモリ201にデータが伝送されると、メモリコントローラ200は、定められたタイミングによって命令、アドレス、データをフラッシュメモリ装置100に伝送する。
図2を参考にしてさらに詳しく説明する。第1区間P1からメモリコントローラ200は、命令及びアドレスをフラッシュメモリ装置100に伝送する。第2区間P2からメモリコントローラ200は、データロードのタイミングと呼ばれる所定の時間の間にバッファメモリ201に貯蔵されたデータ(例えば、ページデータ)をフラッシュメモリ装置100に伝送する。一旦、バッファメモリ201に貯蔵されたページデータが全てフラッシュメモリ装置100に伝送されると第3区間P3からフラッシュメモリ装置100は、周知の方式によってプログラムの動作を行う。プログラムの動作が終了すると第4区間P4からメモリコントローラ200は、フラッシュメモリ装置100からプログラムの結果を確認する。
プログラムの結果がプログラムフェイルになった場合に、再プログラムの動作の為に、図2のようにメモリコントローラ200は、命令、アドレス、データをフラッシュメモリ装置100に再伝送する。 この場合、アドレスは、他のブロックのページのアドレスである。よく知られた様にフラッシュメモリ装置のメモリセルには、再入力の機能がないのでプログラムされたメモリセルに新しいデータをプログラムすれば、メモリセルは、消去された後にプログラムされる。従って、既に知られたブロックの代替技術を通じてプログラムフェイルになったデータは、他のブロックにプログラムしなければならない。前記のようにプログラムフェイルになった場合は、プログラムフェイルになったデータの再プログラムの動作は、メモリシステム(又は、フラッシュメモリ装置)の全般的な動作速度の低下を招く。
プログラムの速度の向上の為にプログラムの動作が行われる間に次にプログラムされるページのデータが外部のホストからバッファメモリ201に伝送される。このデータ伝送のスキームによると、プログラムフェイルの時に行われる再プログラムの動作を支援する為には、フラッシュメモリ装置に伝送されたデータを臨時に貯蔵する余分のバッファメモリがメモリコントローラ200の内部に構成されなければならない。 これは、メモリコントローラ200の製造費用の上昇を招く。
本発明の目的は、外部の制御なしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。本発明の他の目的は、プログラムフェイルの時にデータの再ロードなしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。本発明の他の目的は、プログラムフェイルの時に動作速度の低下なしに再プログラムの動作が自動的に行われるフラッシュメモリ装置、プログラム方法、メモリシステムを提供することである。
本発明のフラッシュメモリ装置は、行と列に配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できるレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できるバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路が制御できる制御ブロックを含む。特に、前記プログラムの動作がプログラムフェイルになった時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作が決定できる様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムできる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又は、プログラムのデータの再ロードなしにフェイルされたページの再プログラムの動作を行うことができる。 従って、フラッシュメモリ装置を含むメモリシステムの性能の低下を避けながらフラッシュメモリ装置の信頼性を向上させる。
本発明の実施の形態は、行と列に配列されたメモリセルのアレイを含むフラッシュメモリ装置のプログラムする方法を提供する。該方法は、選択された行のメモリセルをロードされたデータにプログラムする段階と、前記選択された行のメモリセルが正しくプログラムされたか否かを判別する段階と、前記判別の結果がプログラムフェイルになった時に、前記フラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフ状態を表すフラグ情報によって再プログラムの動作を決定する段階と、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に、外部の制御なしに前記ロードされたデータで他の行のメモリセルに再プログラムする段階とを含む。
この実施の形態に於いて、前記他の行のメモリセルは、前記フラッシュメモリ装置の内部に貯蔵されたアドレス情報によって選択される。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、前記フラッシュメモリ装置のバックアップパラメータ貯蔵部に貯蔵される。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、本発明のプログラム方法は、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に、前記再プログラムの動作なしに前記プログラムの動作を終了させる段階をさらに含む。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、本発明のプログラム方法は、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に、前記再プログラムの動作なしに前記プログラムの動作を終了させる段階をさらに含む。
本発明の他の実施の形態は、フラッシュメモリ装置を提供し、該フラッシュメモリ装置は、行と列に配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる様に構成された行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できる様に構成されたレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できる様に構成されたバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路が制御できる様に構成された制御ブロックとを含み、 前記プログラムの動作がプログラムフェイルと判別される時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作が決定できる様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムできる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
この実施の形態に於いて、前記フラグ情報及び前記アドレス情報は、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記選択された行と違う他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定する。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記選択された行と違う他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定する。
この実施の形態に於いて、前記レジスタブロックは、前記列に各々対応するページバッファを含む。
この実施の形態に於いて、前記各々のページバッファは、前記制御ブロックによって制御される第1及び第2レジスタを含み、前記第1レジスタは、前記プログラムされるデータを元のデータとして維持する様に構成され、前記第2レジスタは、前記プログラムされるデータによって対応するビットラインを駆動する様に構成される。
この実施の形態に於いて、前記制御ブロックは、前記再プログラムの動作の時に前記第1レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御する。
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させる。
本発明の他の実施の形態は、メモリシステムを提供し、該メモリシステムは、メモリコントローラと、前記メモリコントローラの制御に応答して動作するフラッシュメモリ装置とを含み、前記フラッシュメモリ装置は、行と列で配列されたメモリセルのアレイと、前記行の中の一つの行が選択できる様に構成された行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータが貯蔵できる様に構成されたレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報が貯蔵できる様に構成されたバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御するように構成された制御ブロックとを含み、前記プログラムの動作がプログラムフェイルに判別された時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定する様に構成され、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記メモリコントローラの制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御する。
この実施の形態に於いて、 前記レジスタブロックは、前記各々の列に対応するページバッファを含む。
この実施の形態に於いて、前記各々のページバッファは、前記制御ブロックによって制御される第1及び第2レジスタを含み、前記第1レジスタは、前記プログラムされるデータを元のデータとして維持する様に構成され、前記第2レジスタは、前記プログラムされるデータによって対応するビットラインを駆動する様に構成される。
この実施の形態に於いて、前記制御ブロックは、前記再プログラムの動作の時に前記第1レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御する。
この実施の形態に於いて、前記アドレス情報と前記フラグ情報とは、正常動作の前に又は、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされる。
この実施の形態に於いて、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定する。
この実施の形態に於いて、前記フラグ情報が前記再プログラムか動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させる。
この実施の形態に於いて、前記メモリシステムは、メモリカードを含む。前記及び次の詳細な説明の内容は、例示的で、発明の付加的な説明である。参考符号が本発明の実施の形態の内容及び図面に表示されている。又、半導体のモリ装置としてフラッシュメモリ装置が本発明の特徴及び機能を説明するために一つの例として利用される。しかし、該技術分野に詳しい者は、本発明の実施の形態に記載された内容によって本発明の他の長所及び性能を易く理解する事ができる。
本発明は、他の実施の形態によっても実現できる。又、本発明の詳細な説明は、請求範囲、技術的な思想、発明の目的の範囲の内で修正及び変更できる。本発明の新しいフラッシュメモリ装置は、プログラムフェイルの時に外部の制御なしに、又はデータの再ロードなしに自動的にデータバックアップの動作が行われる自動データバックアップ機能を持つ。本発明の自動データバックアップ機能によるとフラッシュメモリ装置を含むメモリシステムの動作速度の低下なしにプログラムフェイルになったデータを再プログラムさせることが可能である。
図3は、本発明のフラッシュメモリ装置を表すブロック図である。本発明の不揮発性メモリ装置は、NANDフラッシュメモリ装置であるが他のメモリ装置(例えば、MROM、PROM、FROM、NOR型フラッシュメモリ装置等)を利用しても良い。図3を参考にすれば、本発明のフラッシュメモリ装置は、データ情報を貯蔵する為のメモリセルアレイ110を含む。図面には図示されてないが、メモリセルアレイ110は、行(又は、ワードライン)と列(又は、ビットライン)の交差領域に各々配列されたメモリセルを含む。各々のメモリセルは、Nビットデータ(Nは、正数)を貯蔵する。行デコーダ回路120は、制御ブロック130によって制御され、メモリセルアレイ110の行の中の少なくとも一つの行を選択する。行デコーダ回路120は、高電圧発生回路140によって生成されるワードラインの電圧で選択された行(又は、ワードライン)を駆動する。レジスタブロック150は、制御ブロック130の制御に応答して動作する。レジスタブロック150は、プログラムの動作の時にメモリセルアレイ110にプログラムされるデータを臨時に貯蔵し、読み込みの動作の時にメモリセルアレイ110からデータを読み出す様に構成される。
レジスタブロック150は、複数のページバッファで構成される。 各々のページバッファは、一つの列(ビットライン)又は二つの列(ビットライン)の中の何れか一つに連結される様に構成される。各々のページバッファは、動作モードによって記入ドライバ又は、感知増幅器として動作する。 例えば、各々のページバッファは、読み込みの動作の時に感知増幅器として動作し、プログラムの動作の時に記入ドライバとして動作される。各々のページバッファは、図4のように少なくとも二つのレジスタREG1、REG2で構成される。レジスタREG1、REG2の中の一つは、プログラムの動作が終了するまでにロードされたデータを維持することに利用され、他の一つは、ロードされたデータによってメモリセルをプログラムする(又は、対応するビットラインを駆動する)ことに利用される。
例えば、データロードの区間の間に入力されたデータがレジスタREG2に貯蔵されたと仮定すれば、レジスタREG2にロードされたデータは、プログラムの動作の前に制御ブロック130の制御によってレジスタREG1に伝送される。レジスタREG1に伝送されるデータによって対応するメモリセルは、周知の方式(例えば、F−Nトンネリング方式)でプログラムされる。レジスタREG1を利用してプログラムの動作が行われる間にレジスタREG2に貯蔵されたデータは、制御ブロック130の制御によって変化なしに維持される。 又は、データロードの区間の間に外部から提供されたデータは、レジスタREG1、REG2に同時に提供される。この場合、レジスタREG1を利用してプログラムの動作が行われる間にレジスタREG2に貯蔵されたデータは、制御ブロック130の制御によって変化なしに維持される。レジスタREG2に貯蔵されたデータは、プログラムの結果によってデータバックアップの動作の時に使用される。
続いて、図3を参考にすれば、列デコーダ回路160は、制御ブロック130によって制御され、列アドレスに応答してメモリセルアレイ110の列又は、レジスタブロック150のページバッファを定められた単位で順次選択する。入出力バッファブロック170は、プログラムの動作のデータロードの区間の間に入出力ピン(I/Oi)を介して入力されたデータを列デコーダ回路160を介してレジスタブロック150に伝送する。入出力バッファブロック170は、読み込みの動作のデータ出力の区間の間に列デコーダ回路160を介してレジスタブロック150から伝送されたデータを外部に出力する。特に、検証の読み込みの動作の間に列デコーダ回路160を介してレジスタブロック150から伝送されたデータは、制御ブロック130に伝送され、制御ブロック130は、入力されたデータがプログラムのパスデータ又は、プログラムフェイルのデータであるか否かを検証する。入力されたデータがプログラムのパスデータであれば制御ブロック130は、次に選択されたデータを受信して検証動作を行う。このような検証動作は、選択された行/ページのメモリセルが全て選択されるまで反復される。選択された行/ページのメモリセルが全て選択されるまでにプログラムのパスデータが入力されれば制御ブロック130は、プログラムのパスを表す状態値を状態レジスタに貯蔵する。反対に、入力されたデータがプログラムフェイルのデータであれば制御ブロック130は、プログラムの動作を中止し、プログラムフェイルを表す状態値を状態レジスタに貯蔵する。状態レジスタに貯蔵された状態値は、公知の状態読み込みの動作を通じて得る。
特に、プログラムの動作がプログラムフェイルと判別される時に制御ブロック130は、バックアップパラメータ貯蔵部180に貯蔵されたバックアップパラメータ情報によって再プログラムの動作を決定する。バックアップパラメータ貯蔵部180に貯蔵されたバックアップパラメータ情報は、再プログラムの動作を表すフラグ情報、ブロックのアドレス情報、行/ページのアドレス情報等を含む。フラグ情報が再プログラムの動作のオンの状態を表す時に制御ブロック130の制御によって再プログラムの動作が外部の制御なしに又、プログラムのデータの再ロードなしに行われる。フラグ情報が再プログラムの動作のオフの状態を表す時に制御ブロック130は、プログラムの動作を終了し、既に説明された同じ方式で状態値を貯蔵する。ブロックのアドレス情報は、余分の空のメモリのブロックを指定する為のアドレスであり、行/ページのアドレス情報は、フェイルされたページのデータを貯蔵する為のページを指定する為のアドレスである。再プログラムの動作が行われる時にブロック及びページのアドレス情報は、制御ブロック130の制御によって行デコーダ回路120に伝送される。
本発明のフラッシュメモリ装置は、バックアップパラメータ貯蔵部180に多様な方式を通じてバックアップパラメータ情報が貯蔵される。例えば、バックアップパラメータ情報は、メモリセルアレイ110の何れかの領域に貯蔵される。貯蔵されたバックアップパラメータ情報は、パワーアップの時に制御ブロック130の制御によってバックアップパラメータ貯蔵部180に貯蔵される。又は、バックアップパラメータ情報は、正常の動作が行われる前にメモリコントローラ(図1の200)の制御によってバックアップパラメータ貯蔵部180に貯蔵される。又は、ユーザの要請がある時にバックアップパラメータ情報がバックアップパラメータ貯蔵部180に貯蔵される。
この実施の形態に於いて、フラッシュメモリ装置及びメモリコントローラは、メモリシステムを構成する。 例えば、メモリシステムは、メモリカードを含む。 以上の説明から分かる様に本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又、プログラムのデータの再ロードなしにフェイルされたページに対する再プログラムの動作を行う。従って、フラッシュメモリ装置を含むメモリシステムの動作性能の低下なしにフラッシュメモリ装置の信頼性を向上させることができる。
図5は、本発明のフラッシュメモリ装置のプログラムの動作を説明するためのフロー図である。以下に、本発明のフラッシュメモリ装置のプログラム の動作を詳しく説明する。
外部(例えば、ホスト)からプログラムの動作が要求される時にプログラムされるデータは、メモリコントローラ(図1の200)のバッファメモリ(図1の201)に貯蔵される。 一旦、プログラムされるデータがバッファメモリ201に貯蔵されるとメモリコントローラ200は、定められたタイミングによって命令、アドレス、データをフラッシュメモリ装置に伝送する。その後に、メモリコントローラ200は、フラッシュメモリ装置からプログラムの動作の終了を知らせるフラグ情報(例えば、レディー/ビジー信号)が入力されるまではフラッシュメモリ装置の動作には、関与しない。
まず、段階S1000で命令及びアドレスが定められたタイミングによってメモリコントローラ200からフラッシュメモリ装置に伝送される。 命令は、入出力のバッファブロック170を介して制御ブロック130に伝送され、アドレスは、入出力のバッファブロック170を介して行及び列デコーダ回路120、160に伝送される。 その後に、段階S1200でバッファメモリ201に貯蔵されたデータは、入出力のバッファブロック170及び列デコーダ回路160を介してレジスタブロック150に貯蔵される。既に説明したようにロードされたデータは、各ページバッファのレジスタREG2に保管される。レジスタREG2に貯蔵されたデータは、プログラムの動作の時に制御ブロック130の制御によってレジスタREG1に伝送される。一旦、プログラムされるデータが全てレジスタブロック150に伝送されると制御ブロック130は、ビジーの状態を表すフラグ情報をメモリコントローラ200に出力する。
その後に、段階S1300でレジスタブロック150にロードされたデータは、制御ブロック130の制御によって選択されたページのメモリセルにプログラムされる。前記プログラムの動作は、プログラムのループを構成するプログラムの実行の区間及び検証の区間を含む。プログラムの実行の区間の間に選択されたページのメモリセルがロードされたデータによってプログラムされる。
検証区間の間にプログラムされたメモリセルが正しくプログラムされたか否かを検証する。検証区間の間に選択されたページのメモリセルからデータがレジスタブロック150のレジスタREG1を介して読み込まれる。 この時、レジスタブロック150のレジスタREG2に貯蔵されたデータは、変化なしに維持される。 読み込まれたデータは、列デコーダ回路160を介して制御ブロック130に伝送され、制御ブロック130は、入力されたデータがプログラムのパスデータであるか否かを検証する。仮に、レジスタブロック150のページバッファが全て選択されるまでに入力されたデータがプログラムのパスデータと判別されると、段階S1400で制御ブロック130は、状態レジスタにプログラムのパスを表す状態値を貯蔵し、プログラムの動作を終了する。
反対に、入力されたデータがプログラムフェイルのデータと判別されると、制御ブロック130は、定められたプログラムのループ回数の中でプログラムの動作を反復的に行う。定められた回数だけプログラムのループが反復された後にプログラムの動作がプログラムフェイルと判別されると、段階S1500で制御ブロック130は、バックアップパラメータ貯蔵部180に貯蔵されたバックアップパラメータ情報によって再プログラムの動作を行うか否かを判別する。フラグ情報が再プログラムの動作のオフの状態を表すと段階S1600で制御ブロック130は、状態レジスタに状態値を貯蔵し、プログラムの動作を終了する。
又、フラグ情報が再プログラムの動作のオンの状態を表すと制御ブロック130は、バックアップパラメータ貯蔵部180に貯蔵されたブロック及びページのアドレス情報が行デコーダ回路120に新しく設定されるようにする。 その後に段階S1300に進む。行デコーダ回路120がブロック及びページのアドレス情報として新しく設定された後に、既に説明した同じ方式でプログラムの動作が再実行される。再プログラムの動作は、外部の制御なしに又、データの再ロードなしにレジスタREG2に貯蔵されたデータを利用して自動的に行われる。レジスタREG1に貯蔵されたデータは、プログラムの動作が終了する時には元のデータとは違う。従って、再プログラムの動作は、レジスタREG2に貯蔵された元のデータを利用して行われる。再プログラムの動作は、既に説明したプログラムの動作と同じである。再プログラムの動作が完了すると段階S1600で制御ブロック130は、状態レジスタをプログラムのパスを表す状態値にアップデータしてプログラムの動作を終了する。
要約すれば、プログラムの動作が要請されると図6に図示された様に本発明のフラッシュメモリ装置は、命令及びアドレスを入力してもらって(P10)、プログラムされるデータを入力してもらって(P20)、プログラムの動作を実行し(P30)、プログラムの動作がフェイルされた時に再プログラムの動作の為にアドレス情報で行デコーダ回路を設定し(P40)、再プログラムの動作を行う(P50)。そして、状態読み込みの動作を行う(P60)。バックアップパラメータ貯蔵部180に貯蔵されたフラグ情報が再プログラムの動作のオフの状態を表す時に図6の区間(P40)、(P50)は省略される。
従って、本発明のフラッシュメモリ装置は、プログラムの動作がプログラムフェイルと判別される時に外部の制御なしに又、プログラムのデータの再ロードなしにフェイルされたページに対する再プログラムの動作を行うことができる。これは、フラッシュメモリ装置を含むメモリシステムの動作の性能の低下なしにフラッシュメモリ装置の信頼性が向上されることを意味する。 又、再プログラムの動作を実行する為にデータの再ロードが要らないので、メモリコントローラは、再プログラムの動作のためのデータを臨時に貯蔵する余分のバッファメモリを構成しなくでも良い。これは、メモリコントローラを安い費用で構成して、再プログラムの動作が実行できることを意味する。
フラッシュメモリ装置は、電源が遮断されても貯蔵されたデータが維持できる不揮発性メモリ装置である。 携帯電話、PDAデジタルカメラ、ポータブルゲームコンソール、そして、MP3Pのようなモバイル装置の利用増加によってフラッシュメモリ装置は、データのストレージだけでなくコードのストレージとしてもよく使用される。 又、フラッシュメモリ装置は、HDTV、DVD、ルータ、GPSの様なホームのアプリケーションに使用できる。本発明のフラッシュメモリ装置を含むシステムが図7に図示されている。コンピュータのシステム、モバイル装置の様な本発明のシステムは、バス2001に連結されたマイクロプロセッサ2100、使用者インターフェース2200、ベースバンドのチップセットのようなモデム2300、 メモリコントローラ2400、フラッシュメモリ装置2500を含み、フラッシュメモリ装置2500は、図3に図示されたものと実際的に同じく駆動できる。フラッシュメモリ装置2500は、マイクロプロセッサ2100によって処理された又は、処理されるNビットのデータ(Nは、正数)を貯蔵する。本発明のシステムがモバイル装置である場合には、システムの動作の電圧を供給する為のバッテリ2600が必要である。 図面には図示されてないが、本発明のシステムは応用チップセット(appliation chipset)、カメラのイメージプロセッサ(camera image processor:CIS)、モバイルDRAM等にも利用できる。
以上説明した本発明の技術の構成は、本発明の請求項又は技術的な思想の範囲の内で多様に変更できる。
100:フラッシュメモリ装置
110:メモリセルアレイ
120:行デコーダ回路
130:制御ブロック
140:高電圧発生回路
150:レジスタブロック
160:列デコーダ回路
170:入出力バッファブロック
180:バックアップパラメータ貯蔵部
110:メモリセルアレイ
120:行デコーダ回路
130:制御ブロック
140:高電圧発生回路
150:レジスタブロック
160:列デコーダ回路
170:入出力バッファブロック
180:バックアップパラメータ貯蔵部
Claims (24)
- 行と列で配列されたメモリセルのアレイを含むフラッシュメモリ装置をプログラムする方法に於いて、
選択された行のメモリセルをロードされたデータでプログラムする段階、前記選択された行のメモリセルが正しくプログラムされたか否かを判別する段階、前記判別の結果がプログラムフェイルと決定された時に前記フラッシュメモリ装置の内部に貯蔵された再プログラムの動作のオン/オフの状態を表すフラグ情報によって再プログラムの動作を決定する段階、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に外部の制御なしに前記ロードされたデータで他の行のメモリセルに再プログラムする段階をもつことを特徴とするプログラム方法。 - 前記他の行のメモリセルは、前記フラッシュメモリ装置の内部に貯蔵されたアドレス情報によって選択されることを特徴とする請求項1に記載のプログラム方法。
- 前記アドレス情報と前記フラグ情報とは、前記フラッシュメモリ装置のバックアップパラメータ貯蔵部に貯蔵されることを特徴とする請求項2に記載のプログラム方法。
- 前記アドレス情報と前記フラグ情報とは、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項3に記載のプログラム方法。
- 前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項3に記載のプログラム方法。
- 前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項3に記載のプログラム方法。
- 前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記再プログラムの動作なしに前記プログラムの動作を終了させる段階をさらに含むことを特徴とする請求項1に記載のプログラム方法。
- 行と列で配列されたメモリセルのアレイと、
前記行の中の一つを選択する行デコーダ回路と、
前記選択された行のメモリセルにプログラムされるデータを貯蔵するレジスタブロックと、
再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報を貯蔵するバックアップパラメータ貯蔵部と、
プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御する制御ブロックを持ち、
前記プログラムの動作がプログラムフェイルと判別された時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定し、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、外部の制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御することを特徴とするフラッシュメモリ装置。 - 前記フラグ情報及び前記アドレス情報は、パワーアップの時に前記アレイから前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記アドレス情報と前記フラグ情報とは、正常動作の前に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記アドレス情報と前記フラグ情報とは、パワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記選択された行と違う他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定することを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記レジスタブロックは、前記列に各々対応するページバッファを含むことを特徴とする請求項8に記載のフラッシュメモリ装置。
- 前記各々のページバッファは、前記制御ブロックによって制御される第1及び第2レジスタを含み、前記第1レジスタは、前記プログラムされるデータを元のデータとして維持し、前記第2レジスタは、前記プログラムされるデータによって対応するビットラインを駆動することを特徴とする請求項13に記載のフラッシュメモリ装置。
- 前記制御ブロックは、前記再プログラムの動作の時に前記第1レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御することを特徴とする請求項14に記載のフラッシュメモリ装置。
- 前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させることを特徴とする請求項8に記載のフラッシュメモリ装置。
- メモリコントローラと、
前記メモリコントローラの制御に応答して動作するフラッシュメモリ装置とを含み、該フラッシュメモリ装置は、行と列で配列されたメモリセルのアレイと、前記行の中の一つを選択する行デコーダ回路と、前記選択された行のメモリセルにプログラムされるデータを貯蔵するレジスタブロックと、再プログラムの動作のオン/オフの状態を表すフラグ情報及びアドレス情報を貯蔵するバックアップパラメータ貯蔵部と、プログラムの動作の時に前記レジスタブロック及び前記行デコーダ回路を制御する制御ブロックとを持ち、
前記プログラムの動作がプログラムフェイルと判別される時に前記制御ブロックは、前記バックアップパラメータ貯蔵部に貯蔵された前記フラグ情報によって再プログラムの動作を決定し、前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記メモリコントローラの制御なしに前記レジスタブロックに貯蔵されたデータが前記アレイに再プログラムされる様に前記レジスタブロック及び前記行デコーダ回路を制御することを特徴とするメモリシステム。 - 前記レジスタブロックは、前記各々の列に対応するページバッファを含むことを特徴とする請求項17に記載のメモリシステム。
- 前記各々のページバッファは、前記制御ブロックによって制御される第1及び第2レジスタを含み、前記第1レジスタは、前記プログラムされるデータを元のデータとして維持し、前記第2レジスタは、前記プログラムされるデータによって対応するビットラインを駆動することを特徴とする請求項18に記載のメモリシステム。
- 前記制御ブロックは、前記再プログラムの動作の時に前記第1レジスタの元のデータが前記アレイに再プログラムされる様に前記レジスタブロックを制御することを特徴とする請求項19に記載のメモリシステム。
- 前記アドレス情報と前記フラグ情報とは、正常動作の前に又はパワーアップの時に外部から前記バックアップパラメータ貯蔵部にロードされることを特徴とする請求項19に記載のメモリシステム。
- 前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記他の行のメモリセルが選択される様に前記バックアップパラメータ貯蔵部に貯蔵された前記アドレス情報で前記行デコーダ回路を設定することを特徴とする請求項17に記載のメモリシステム。
- 前記フラグ情報が前記再プログラムの動作のオンの状態を表す時に前記制御ブロックは、前記再プログラムの動作なしに前記プログラムの動作を終了させることを特徴とする請求項17に記載のメモリシステム。
- 前記メモリシステムは、メモリカードを含むことを特徴とする請求項17に記載のメモリシステム。
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