JP2008009429A - 表示基板、及びそれを具備した表示装置 - Google Patents

Abstract

【課題】ＣＯＧ方式に用いられ、ファンアウト部の各配線の抵抗を均一に維持したまま、ファンアウト部とバス配線との積層構造を実現できる表示基板、を提供する。
【解決手段】表示基板の周辺領域では、ファンアウト部が出力パッド部とソース配線とを連結している。一方、第１電圧配線部がファンアウト部と交差して延びている。その交差部分では特に、第１電圧配線部がソース駆動チップの実装領域の長辺方向に対して斜めに傾き、緩やかなＶ字形状を成す。そのＶ字形状は好ましくは、実装領域の（長辺方向と垂直に交わる）中心線に対して左右対称である。
【選択図】図2

Description

本発明は表示装置に関し、特に、それに搭載される表示パネルの基板（表示基板）の配線に関する。

一般に、液晶表示装置は、表示パネル、ゲート駆動回路、及びソース駆動回路を含む。
表示パネルは表示領域と周辺領域とに分けられる。表示領域ではゲート配線とソース配線とが縦横に延びている。それらの配線は周辺領域まで延び、その端部が、周辺領域に設けられたパッド部に接続されている。ゲート配線とソース配線とで区切られた表示領域の各部分は画素部を含む。各画素部は一般に、二枚の電極と液晶とを含む。それらは回路的にはキャパシタ（液晶キャパシタという）と等価である。各画素部は更に、液晶キャパシタに連結されたスイッチング素子を含む。スイッチング素子はゲート配線とソース配線とに連結されている。スイッチング素子は、ゲート配線を通して外部から印加されるゲート信号に応じてオンオフすることにより、液晶キャパシタとソース配線との間の接続を制御する。

ゲート駆動回路及びソース駆動回路は表示パネルの周辺領域のパッド部に連結されている。ゲート駆動回路はゲート配線にゲート信号を出力し、ソース駆動回路はソース配線に向けてデータ信号を出力する。各画素部のスイッチング素子がゲート信号に応じてオンしているとき、そのスイッチング素子に連結された液晶キャパシタがそのスイッチング素子を通してデータ信号を受ける。それにより、データ信号のレベルに対応する電圧が液晶キャパシタの両電極間に印加される。その電圧のレベルに応じて液晶の光透過率が変化する。その変化を利用して各画素部の輝度を調節することにより、表示パネルの表示領域には所定の画像が再現される。

ゲート駆動回路及びソース駆動回路は一般に複数のチップ（駆動チップという）に分けられ、駆動チップごとにＴＣＰ（Tape Carrier Package）方式で表示パネルの周辺領域に実装される。近年では、ＴＣＰ方式に代え、ＣＯＧ（Chip On Glass）方式での実装が進んでいる。ＣＯＧ方式では、各駆動チップが表示パネルの周辺領域の基板上に直接実装される。それにより、液晶表示装置の更なる小型軽量化や薄型化が図られている。

ＣＯＧ方式では、駆動チップの出力信号を表示領域の配線に伝達するファンアウト部に加え、駆動チップに外部から入力信号及び駆動電圧を伝達するバス配線が、表示パネルの周辺領域の基板上に直接形成される。ここで、一般には、ファンアウト部は駆動チップの短辺方向に延び、バス配線は駆動チップの長辺方向に延びている。従って、表示パネルの周辺領域をできるだけ狭めるには、ファンアウト部とバス配線とを基板上で積層することが望ましい。その積層構造では更に、バス配線（特に駆動電圧を伝達する電圧配線）から駆動チップまでの経路長が比較的短くできるので、その経路の抵抗による駆動電圧の降下が低減する。しかし、ファンアウト部とバス配線との交差部分には寄生容量が生じる。ファンアウト部では各配線の形状（特に駆動チップの長辺方向に対する傾き、すなわちバス配線に対する傾き）が異なるので、バス配線と交差する各配線の部分の面積が異なる。すなわち、ファンアウト部ではバス配線との交差部分に生じる寄生容量が配線ごとに異なる。その結果、同じファンアウト部に連結される表示領域の配線間で、それぞれに伝達される信号の、配線抵抗（インピーダンス）に起因する遅延量などの特性を更に均一化することが困難である。それ故、表示パネルの表示品質を更に向上させることが困難である。

本発明の目的は、ＣＯＧ方式に用いられ、ファンアウト部の各配線の抵抗（インピーダンス）を均一に維持したまま、ファンアウト部とバス配線との積層構造を実現できる表示パネルの基板（表示基板）、を提供することにある。

本発明による表示基板は表示領域とその周りを囲む周辺領域とに分けられ、ソース配線、ゲート配線、駆動チップ用の実装領域、出力パッド部、ファンアウト部、及び第１電圧配線部を含む。ソース配線とゲート配線とは表示領域に形成されている。ゲート配線はソース配線と交差している。実装領域は周辺領域の一部であり、駆動チップが実装される。ここで、駆動チップは好ましくはソース駆動チップである。駆動チップは、その他の機能を持つチップであっても良い。出力パッド部は周辺領域に形成され、駆動チップと電気的に接続される。ファンアウト部は出力パッド部とソース配線との間を連結する。尚、出力パット部は省略可能であり、ファンアウト部がソース配線を駆動チップに直接連結しても良い。第１電圧配線部は周辺領域に形成され、駆動チップに駆動電圧を伝達する。第１電圧配線部は特に、実装領域の一辺に対して斜めに傾いてファンアウト部と交差している。第１電圧配線部は好ましくは、実装領域の中心線に対して左右対称なＶ字形状である。

本発明による上記の表示基板では、第１電圧配線部が、周辺領域に直接実装された駆動チップに対して斜めに傾いて延び、ファンアウト部と交差している。その傾きを調節することにより、第１電圧配線部とファンアウト部の各配線との交差部分の面積を最小化できる。更に、ファンアウト部の配線間でのその面積のバラツキを最小化し、その交差部分の寄生容量に起因するファンアウト部の配線間での抵抗（インピーダンス）のバラツキを最小化できる。こうして、本発明による上記の表示基板は、それを搭載する表示装置の表示品質を向上させることができる。特に、ソース駆動チップの実装領域で本発明による上記の構造が採用されれば、同じファンアウト部に接続されたソース配線の間ではデータ信号の遅延量が均一に揃うので、縦線不良などの表示不良が生じない。

以下、添付の図面を参照しながら、本発明の好ましい実施形態をより詳細に説明する。
図1に、本発明の実施例による表示装置の平面図を示す。図1に示されているように、この表示装置は、印刷回路基板100、表示パネル400、及びフレキシブル印刷回路基板500を含む。
印刷回路基板100にはメイン駆動回路110が実装される。メイン駆動回路110は、外部の装置から原始制御信号及び原始駆動信号を受信し、それらを用いて制御信号及び駆動信号を生成し、表示パネル300に出力する。

表示パネル400は、表示基板200、対向基板300、及び液晶層（図示せず）を含む。表示基板200と対向基板300とは液晶層を間に挟んで貼り合わされている。表示パネル400は、矩形の表示領域DA、第１周辺領域PA1、第２周辺領域PA2、及び第３周辺領域PA3から構成されている。３つの周辺領域PA1、PA2、PA3は表示領域DAを三方から囲んでいる。

表示領域DAは画像を表示する領域（すなわち画面）である。表示領域DAでは、表示基板200の上に、ソース配線DL、ゲート配線GL、及び複数の画素部Pが形成されている。ソース配線DL及びゲート配線GLは互いに交差し、各画素部Pを仕切っている。各画素部Pには、スイッチング素子TFT、液晶キャパシタCLC、及びストレージキャパシタCSTが形成されている。スイッチング素子TFTはゲート配線GLとソース配線DLとに連結されている。液晶キャパシタCLCとストレージキャパシタCSTとはスイッチング素子TFTに連結されている。スイッチング素子TFTは、ゲート配線GLを通して外部から印加されるゲート信号に応じてオンオフすることにより、液晶キャパシタCLCとソース配線DLとの間の接続を制御する。スイッチング素子TFTがゲート信号に応じてオンしているとき、液晶キャパシタCLCがそのスイッチング素子TFTを通してデータ信号を受ける。それにより、データ信号のレベルに対応する電圧が液晶キャパシタCLCの両電極間に印加される。その電圧のレベルに応じて液晶層の光透過率が変化する。画素部間での光透過率の差により、表示領域DAには所定の画像が再現される。

第１周辺領域PA1には複数のソース駆動チップが実装されている。図1では特に、第１周辺領域PA1の左半分に四つのソース駆動チップLD1、LD2、LD3、LD4が実装され、右半分に四つのソース駆動チップRD1、RD2、RD3、RD4が実装されている。複数のソース駆動チップは表示領域DAの長辺方向で一列に、ほぼ等間隔で配置されている。各ソース駆動チップの平面形状は矩形であり、その長辺がソース配線DLに対して実質的に垂直に設置されている。各ソース駆動チップは所定の本数のソース配線DLに接続され、それらにデータ信号を出力する。

第１周辺領域PA1には更にファンアウト部230が形成されている。各ファンアウト部230は複数の配線の束であり、各ソース駆動チップとソース配線DLとの間を電気的に連結している。ファンアウト部230の各配線は一般に、直線部210と斜線部220とを含む。直線部210はソース駆動チップの長辺に対して実質的に垂直に延びている。すなわち、直線部210はソース配線DLと実質的に同じ方向に延びている。斜線部220はソース駆動チップの長辺に対して斜めに延びている。直線部210と斜線部220との組み合わせにより、ファンアウト部230は、ソース駆動チップの長辺方向の幅より広い範囲のソース配線群をそのソース駆動チップに接続している。更に、配線ごとに直線部210と斜線部220との長さの比が調節され、各配線の全長が実質的に同一に揃えられている。それにより、配線間での（長さの差に起因する）抵抗の差が抑えられている。

第１周辺領域PA1にはその他に、第１電圧配線部240、第２電圧配線部250、及び連結配線部260が形成されている。
第１電圧配線部240は、ソース駆動チップLD1、…、RD4より表示領域DAに近い領域に形成され、ソース駆動チップLD1、…、RD4の長辺方向に延びている。各ソース駆動チップLD1、…、RD4は第１電圧配線部240に共通に接続され、第１電圧配線部240を通して外部電源から第１駆動電圧（第１電源電圧及び第１アース電圧）を受ける。第１電圧配線部240は特に、ファンアウト部230と交差している。第１電圧配線部240をそのような位置までソース駆動チップ（特にその底面）に近づけることにより、第１電圧配線240からソース駆動チップまでの経路長が短く抑えられ、その経路の抵抗による第１駆動電圧の降下が十分に小さく抑えられている。第１電圧配線部240は更に、各ソース駆動チップの長辺に隣接する部分が緩やかなＶ字形状に折れ曲がっている。後述のように、そのＶ字形状の開き（すなわち、各ソース駆動チップの長辺方向に対する第１電圧配線部240の傾き）を調節することにより、第１電圧配線部240とファンアウト部230の各配線との交差部分の面積を最小化できる。更に、ファンアウト部230の配線間でのその面積のバラツキを最小化し、その交差部分の寄生容量に起因するファンアウト部230の配線間での抵抗（インピーダンス）のバラツキを最小化できる。

第２電圧配線部250は、ソース駆動チップLD1、…、RD4より表示基板200の端に近い領域に形成され、ソース駆動チップLD1、…、RD4の長辺方向に延びている。各ソース駆動チップLD1、…、RD4は第２電圧配線部250に共通に接続され、第２電圧配線部250を通して外部電源から第２駆動電圧（第２電源電圧及び第２アース電圧）を受ける。
連結配線部260は、ソース駆動チップLD1、…、RD4より表示基板200の端に近い領域に形成され、隣接する二つのソース駆動チップ（例えば、LD4、LD3）の間をそれぞれ連結している。すなわち、ソース駆動チップLD1、…、RD4の全体が連結配線部260によりカスケード接続されている。連結配線部260では、隣接する二つのソース駆動チップの一方から他方へデータ信号及びガンマ信号が伝達される。

第２周辺領域PA2には第１ゲート駆動部610が設置され、第３周辺領域PR3には第２ゲート駆動部620が設置されている。好ましくは、第１ゲート駆動部610が奇数番目のゲート配線GLにゲート信号を出力し、第２ゲート駆動部620が偶数番目のゲート配線GLにゲート信号を出力する（その逆でも良い）。各ゲート駆動部610、620は好ましくは各周辺領域PA2、PA3に直接集積化されている。その他に、各ゲート駆動部610、620がチップに組み込まれ、そのチップが各周辺領域PA2、PA3に直接実装される。尚、ゲート駆動部610、620が統一され、第２周辺領域PA2（又は第３周辺領域PA3）のみに形成されていても良い。

フレキシブル印刷回路基板500には信号配線部510、520、530、540、550、560が形成されている。信号配線部510、520、530、540、550、560は印刷回路基板100と表示パネル400の各周辺領域PA1、PA2、PA3との間を以下のように電気的に連結し、メイン駆動回路110から制御信号及び駆動信号を各周辺領域PA1、PA2、PA3の駆動部に伝達する。

第１信号配線部510は第１電圧配線部240に第１駆動電圧を伝達し、第２信号配線部520は第２電圧配線部250に第２駆動電圧を伝達する。好ましくは、第１周辺領域PA1のほぼ中央部（図1では二つのソース駆動チップLD1、RD1の間）で、第１信号配線部510は第１電圧配線部240に連結され、第２信号配線部520は第２電圧配線部250に連結されている。

第３信号配線部530は、第１周辺領域PA1の左半分に実装された四つのソース駆動チップLD1、LD2、LD3、LD4のうち、第１周辺領域PA1の中央に最も近いソース駆動チップLD1と電気的に連結されている。第３信号配線部530はそのソース駆動チップLD1にデータ信号及びガンマ信号を伝達する。データ信号及びガンマ信号は更にそのソース駆動チップLD1から連結配線部260を通し、左隣のソース駆動チップLD2に伝達される。データ信号及びガンマ信号は続いて、そのソース駆動チップLD2からその左側のソース駆動チップLD3へ、更にそのソース駆動チップLD3からその左側のソース駆動チップLD4へと順番に伝達される。

第４信号配線部540は、第１周辺領域PA1の右半分に実装された四つのソース駆動チップRD1、RD2、RD3、RD4のうち、第１周辺領域PA1の中央に最も近いソース駆動チップRD1と電気的に連結されている。第４信号配線部530はそのソース駆動チップRD1にデータ信号及びガンマ信号を伝達する。データ信号及びガンマ信号は更にそのソース駆動チップRD1から連結配線部260を通し、右隣のソース駆動チップRD2に伝達される。データ信号及びガンマ信号は続いて、そのソース駆動チップRD2からその右側のソース駆動チップRD3へ、更にそのソース駆動チップRD3からその右側のソース駆動チップRD4へと順番に伝達される。

表示基板200には、第１周辺領域PA1から第２周辺領域PA2に延びて第１ゲート駆動部610に連結されている信号配線と、第１周辺領域PA1から第３周辺領域PA3に延びて第２ゲート駆動部620に連結されている別の信号配線とが形成されている。第５信号配線部550は表示基板200上の前者の信号配線に接続され、それを通して第１ゲート駆動部610にゲート駆動信号を伝達する。第６信号配線部560は表示基板200上の後者の信号配線に接続され、それを通して第２ゲート駆動部620にゲート駆動信号を伝達する。

図2に、表示基板200の第１周辺領域PA1のうち、一つのソース駆動チップが実装される領域（以下、実装領域という）の近傍を拡大した平面図を示す。
図2に示されているように、第１周辺領域PA1では、隣接する二つの実装領域CAの間が分離領域IAで区分されている。ここで、第１周辺領域PA1には好ましくは、第１導電層と第２導電層とが（絶縁層を隔てて）積層されている。実装領域CA及び分離領域IAの両方には、第１電圧配線部240及び第２電圧配線部250が第１導電層から形成されている。一方、主に分離領域IAには、連結配線部260が第２導電層から形成されている。更に、実装領域CAから表示領域（図2では下方）に向かって拡がる第２導電層からはファンアウト部230が形成されている。

第１電圧配線部240は好ましくは、第１電源配線241と第１アース配線242とを含む。第２電圧配線部250は第２電源配線251と第２アース配線252とを含む。第１電圧配線部240と第２電圧配線部250との各線幅は許容可能な最大値に設計され、各配線の抵抗が低く抑えられている。
また、第１電圧配線部240はファンアウト部230と交差し、第２電圧配線部250の一部は連結配線部260に重なっている。このように、第１電圧配線部240及び第２電圧配線部250を第１導電層に形成して第２導電層と重ねることにより、それらの電圧配線部240、250から、実装領域CAに実装されるソース駆動チップまでの経路長を最小化できる。従って、その経路の抵抗による駆動電圧の降下を最小化できる。

第１周辺領域PA1には好ましくは、第１導電層と第２導電層との他に、第３導電層が（絶縁層を隔てて）積層されている。実装領域CAでは、入力パッド部IPと出力パッド部OPとがその第３導電層に形成されている。入力パッド部IPは複数の入力パッドを含み、連結配線部260の信号配線をソース駆動チップの入力端子に連結する。出力パッド部OPは複数の出力パッドを含み、ファンアウト部230の配線をソース駆動チップの出力端子に連結する。尚、入力パッド部IPと出力パッド部OPとが省略され、ソース駆動チップの入力端子が連結配線部260の信号配線に直付けされ、ソース駆動チップの出力端子がファンアウト部230の配線に直付けされても良い。

ファンアウト部230の各配線OL₁、…、OL_C、…、OL_Mは出力パッドを一つずつソース配線に連結している。一般に、各配線OL_i（i＝1、…、M）に含まれる直線部210と斜線部220との両方が第１電圧配線部240と交差している。従って、その交差部分では各配線OL_iの直線部210と斜線部220とのそれぞれと第１電圧配線部240との間に寄生容量が生じる。それらの配線間の重なり部分の面積が大きいほど、その寄生容量は大きい。しかし、本発明のこの実施例では第１電圧配線部240の形状を、以下のようにＶ字形状に折り曲げている。それにより、その寄生容量を低減させ、かつ、ファンアウト部230の配線OL_i（i＝1、…、M）間で寄生容量の大きさを均一化している。

ファンアウト部230の各配線OL_iの斜線部220は実装領域CAの長辺方向に対して斜めに大きく傾いている。従って、各配線OL_iでは直線部210より斜線部220の方が、第１電圧配線部240と重なっている部分の面積が広い。一方、第１電圧配線部240は、実装領域CAとその左右の分離領域IAとの境界E1、E2の間では、実装領域CAの長辺方向に対して斜めに小さく傾いている。特に、第１電圧配線部240はファンアウト部230との交差部分で緩やかなＶ字形状に折れ曲がっている。そのＶ字形状は好ましくは、実装領域CAの（長辺と垂直に交わる）中心線Cに対して左右対称である。このように第１電圧配線部240を斜めに傾けることで、第１電圧配線部を実装領域CAの長辺方向に対して平行に保った場合より大きい角度で、第１電圧配線部240をファンアウト部230の各配線OL_iの斜線部220と交差させることができる。ここで、第１電圧配線部240とファンアウト部230の各配線OL_iの斜線部220との間の角度が大きいほど、それらの重なり部分の面積は小さい。従って、第１電圧配線部240のＶ字形状の開き、すなわち、実装領域CAの長辺方向に対する第１電圧配線部240の傾斜角度θを調節することで、第１電圧配線部240とファンアウト部230の各配線OL_iの斜線部220との重なり部分の面積を最小化できる。こうして、それらの間の寄生容量を低減させることができ、かつ、ファンアウト部230の配線OL_i（i＝1、…、M）間で寄生容量の大きさを均一化できる。

実装領域CAの長辺方向に対する第１電圧配線部240の傾斜角度θは好ましくは、次の手順で設定する。まず、第１周辺領域PA1の中で第１電圧配線部240に割り当てるべき範囲を決める。その範囲はソース駆動チップの種類（特に、その駆動に必要な電圧のレベルや電流の量）に応じて決まる。次に、第１導電層の材質に応じ、第１電源配線241と第１アース配線242との間の最小距離を決める。続いて、ファンアウト部230の配線OL_i（i＝1、…、M）のうち、中央の配線OL_Cと両端の配線OL₁、OL_Mとの間で抵抗差（すなわち、寄生容量の差）を最小化するように、傾斜角度θを決める。

ファンアウト部230の直線部210には、図3に示されているようなジグザクパターンが形成されていても良い。直線部210のジグザグパターンは好ましくは、中央の配線OL_Cから両端の配線OL₁、OL_Mへ向かう順に長い。そのようなジグザクパターンの長さの違いで斜線部220の長さの違いを相殺することにより、各配線OL_i（i＝1、…、M）の長さを実質的に同一に調節できる。特にジグザグパターンは、図2に示されているような真っ直ぐな直線部210に比べ、長さのより小さい変化で斜線部220の長さの違いをより大きく相殺できる。従って、ジグザクパターンはファンアウト部230の設計を更に柔軟にし、かつ、ファンアウト部230を更に小型化できる。

実装領域CAの長辺方向に対して第１電圧配線部240を上記のように傾けることで得られる効果は、以下のように実際に確認された。
図4に、比較例として、実装領域CAの長辺方向に対して平行な電源配線VDLとアース配線VSLとの拡大図を示す。一方、図5には、本発明の上記の実施例による電源配線VDLとアース配線VSLとの拡大図を示す。図4及び図5では、電圧配線VDL及びアース配線VSLの上に、ファンアウト部F0の中央に対して左側に位置する、1番目から240番目までの配線OL₁、…、OL₂₄₀が重なっている。

240番目の配線OL₂₄₀は中央の配線OL_Cであり、直線部だけから成る。その直線部にはジグザグパターンが形成され、そのジグザクパターンが電圧配線VDL及びアース配線VSLと重なっている。1番目の配線OL₁は左端の配線であり、直線部OL₁₁と斜線部OL₁₂とから成る。直線部OL₁₁にはジグザグパターンが形成され、そのジグザクパターンが電圧配線VDLと重なっている。一方、斜線部OL₁₂はアース配線VSLと重なっている。

実装領域CAの長辺方向に対する電圧配線VDL及びアース配線VSLの傾斜角度は、図4では0であり、図5では一定値θ（図3参照）である。従って、1番目の配線OL₁の斜線部OL₁₂のうち、アース配線VSLと重なっている部分の長さは、図4に示されている比較例では第１長さaであるのに対し、図5に示されている本発明の実施例では、その第１長さaより短い第２長さbである。一方、1番目の配線OL₁の直線部OL₁₁のうち、電源配線VDLと重なっている部分の長さは、図4に示されている比較例と図5に示されている本発明の実施例とではほとんど変わらない。斜線部がアース配線VDLや電源配線VSLに重なっている他の配線でも同様である。その結果、電圧配線VDL及びアース配線VSLを角度θだけ傾かせた場合、それらの配線とファンアウト部FOの配線OL₁、…、OL₂₄₀との重なり部分の面積が減少し、その重なり部分に生じる寄生容量が減少する。こうして、各配線OL₁、…、OL₂₄₀の抵抗（インピーダンス）を低減させることができる。更に、配線OL₁、…、OL₂₄₀間での抵抗（インピーダンス）のバラツキを抑えることができる。

表1に、上記の比較例と実施例とのそれぞれについて、第１電圧配線VDL、VSLとファンアウト部の二つの配線OL₁、OL₂₄₀のそれぞれとの間に生じる寄生容量、及び、その寄生容量で決まる各配線OL₁、OL₂₄₀の時定数を示す。

表1に示されているように、1番目の配線OL₁と240番目の配線OL₂₄₀との両方で、実施例での寄生容量が比較例での寄生容量より減少した。更に、1番目の配線OL₁では、実施例での時定数が比較例での時定数より顕著に減少した。その上、1番目の配線OL₁と240番目の配線OL₂₄₀との間での時定数の比は、比較例では約1：15であるのに対し、実施例では約1：5であった。すなわち、配線間での時定数の差が実施例では比較例より均一化された。

以上、本発明の好ましい実施例について詳細に説明した。しかし、本発明は上記の実施例には限定されない。実際、当業者であれば本発明の思想と精神とを逸脱することなく、本発明の上記の実施例を修正し、または変更できるであろう。例えば、ソース駆動チップが、他の機能を持つ駆動チップに置換されても良い。更に、上記の実施形態と同様な構造が、ゲート駆動部に含まれるチップとゲート配線との間の接続部分に応用されても良い。従って、それらの修正や変更も当然に、本発明の技術的範囲に属すると解されるべきである。

本発明の実施例による表示装置の平面図 図1に示されている表示基板の部分拡大図 本発明の他の実施例による表示基板の部分拡大図 比較例による第１電圧配線部とファンアウト部の配線との交差部分の拡大図 本発明の実施例による第１電圧配線部とファンアウト部の配線との交差部分の拡大図

符号の説明

100 印刷回路基板
200 表示基板
210 直線部
220 斜線部
230 ファンアウト部
240 第１電圧配線部
250 第２電圧配線部
260 連結配線部
300 対向基板
400 表示パネル
500 フレキシブル印刷回路基板
510〜560 信号配線部
610、620 ゲート駆動部
CA 実装領域

Claims (17)

1. 表示領域とその周りを囲む周辺領域とに分けられている基板であり、
   前記表示領域に形成されたソース配線、
   前記表示領域に形成され、前記ソース配線と交差するゲート配線、
   前記周辺領域の一部であり、駆動チップが実装される実装領域、
   前記周辺領域に形成され、前記駆動チップと電気的に接続される出力パッド部、
   前記出力パッド部と前記ソース配線との間を連結するファンアウト部、及び、
   前記周辺領域に形成され、前記駆動チップに駆動電圧を伝達する配線であり、前記実装領域の一辺に対して斜めに傾いて前記ファンアウト部と交差している第１電圧配線部、
   を有する表示基板。
2. 前記第１電圧配線部が、前記実装領域の中心線に対して左右対称なＶ字形状である、請求項１に記載の表示基板。
3. 前記第１電圧配線部が、第１電源電圧を前記駆動チップに伝達する第１電源配線、及び、第１アース電圧を前記駆動チップに伝達する第１アース配線、を含む、請求項１に記載の表示基板。
4. 前記ファンアウト部が、前記実装領域の一辺に対して実質的に垂直に延びている直線部、及び、前記実装領域の一辺に対して斜めに延びている斜線部、を含み、
   前記直線部がジグザグパターンを含む、
   請求項１に記載の表示基板。
5. 前記実装領域に形成され、前記駆動チップの入力端子と電気的に接続される入力パッド部、及び、
   隣接する二つの前記入力パッド部の間を電気的に連結する連結配線部、
   をさらに有する、請求項１に記載の表示基板。
6. 前記周辺領域に形成され、前記駆動チップに駆動電圧を伝達する配線であり、前記連結配線部に重なって延びている第２電圧配線部、
   をさらに有する、請求項５に記載の表示基板。
7. 前記第２電圧配線部が、第２電源電圧を前記駆動チップに伝達する第２電源配線、及び、第２アース電圧を前記駆動チップに伝達する第２アース配線、を含む、請求項６に記載の表示基板。
8. 前記第１電圧配線部及び前記第２電圧配線部は前記ゲート配線と同一の第１導電層から形成され、
   前記ファンアウト部及び前記連結配線部は前記ソース配線と同一の第２導電層から形成されている、
   請求項６に記載の表示基板。
9. 表示領域とその周りを囲む周辺領域とに分けられている表示基板、
   前記表示領域に形成されたソース配線、
   前記表示領域に形成され、前記ソース配線と交差するゲート配線、
   前記ゲート配線にゲート信号を出力するゲート駆動部、
   前記周辺領域の一部である実装領域に実装され、前記ソース配線にデータ信号を出力するソース駆動チップ、
   前記ソース駆動チップと前記ソース配線との間を連結するファンアウト部、及び、
   前記周辺領域に形成され、前記ソース駆動チップに駆動電圧を伝達する配線であり、前記実装領域の一辺に対して斜めに傾いて前記ファンアウト部と交差している第１電圧配線部、
   を有する表示装置。
10. 前記第１電圧配線部が、前記実装領域の中心線に対して左右対称なＶ字形状である、請求項９に記載の表示装置。
11. 前記ファンアウト部が、前記実装領域の一辺に対して実質的に垂直に延びている直線部、及び、前記実装領域の一辺に対して斜めに延びている斜線部、を含み、
    前記直線部がジグザグパターンを含む、
    請求項９に記載の表示装置。
12. 前記実装領域に形成され、前記ソース駆動チップの入力端子と電気的に接続される入力パッド部、
    隣接する二つの前記入力パッド部の間を電気的に連結することにより、複数の前記ソース駆動チップをカスケード接続する連結配線部、及び、
    前記周辺領域に形成され、前記ソース駆動チップに駆動電圧を伝達する配線であり、前記連結配線部と重なって延びている第２電圧配線部、
    をさらに有する、請求項９に記載の表示装置。
13. 前記第１電圧配線部は、前記ソース駆動チップに第１電源電圧を伝達する第１電源配線と、前記ソース駆動チップに第１アース電圧を伝達する第１アース配線と、を含み、
    前記第２電圧配線部は、前記ソース駆動チップに第２電源電圧を伝達する第２電源配線と、前記ソース駆動チップに第２アース電圧を伝達する第２アース配線と、を含む、
    請求項１２に記載の表示装置。
14. 前記第１電圧配線部及び前記第２電圧配線部は前記ゲート配線と同一の第１導電層から形成され、
    前記ファンアウト部及び前記連結配線部は前記ソース配線と同一の第２導電性層から形成されている、
    請求項１２に記載の表示装置。
15. 表示領域とその周りを囲む周辺領域とに分けられている基板であり、
    前記表示領域に配置されたソース配線、
    前記表示領域に配置され、前記ソース配線と交差するゲート配線、
    前記周辺領域の一部である実装領域に配置された駆動チップ、
    前記駆動チップと前記ソース配線との間を連結するファンアウト部、及び、
    前記周辺領域に形成され、前記駆動チップに駆動電圧を伝達する配線であり、前記実装領域の一辺に対して斜めに傾いて前記ファンアウト部と交差している第１電圧配線部、
    を有する表示基板。
16. 前記ファンアウト部が、前記実装領域の一辺に対して実質的に垂直に延びている直線部、及び、前記実装領域の一辺に対して斜めに延びている斜線部、を含み、
    前記直線部がジグザグパターンを含む、
    請求項１５に記載の表示基板。
17. 前記ファンアウト部の抵抗が、前記ファンアウト部によって連結されている前記駆動チップと前記ソース配線との対のすべてで均一である、請求項１６に記載の表示基板。