KR102507960B1

KR102507960B1 - 표시 장치

Info

Publication number: KR102507960B1
Application number: KR1020170171036A
Authority: KR
Inventors: 이창복; 박진우; 장서규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-13
Filing date: 2017-12-13
Publication date: 2023-03-09
Also published as: KR20190070489A

Abstract

본 출원은 비표시 영역, 특히 비 패드부 영역에서 발생한 크랙을 감지하고 불량 검출 신호를 발생시킬 수 있어, 표시 패널의 온도가 계속 상승하는 문제를 방지할 수 있는 표시 장치에 관한 것이다. 본 출원에 따른 표시 장치는 표시 패널에 제 1 전원 전압을 공급하는 게이트 금속층, 게이트 금속층의 상부에 배치되어 제 1 전원 전압을 공급하는 소스 금속층, 및 소스 금속층의 상부에 배치된 전압 개방층을 포함하며, 전압 개방층은 소스 금속층의 상부 면 및 게이트 금속층의 상부 면 중 적어도 일부 영역을 덮는다.

Description

표시 장치{DISPLAY DEVICE}

본 출원은 표시 장치에 관한 것이다.

정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부, 타이밍 컨트롤러, 및 호스트 시스템을 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터 전압들을 공급받는 복수의 화소들을 포함한다.

표시 패널의 화상을 표시하는 액티브 영역에서 크랙(crack)이 발생하는 경우 이를 센싱하여 불량 검출 신호(BDP Signal)를 발생시킨다. 불량 검출 신호를 발생시키는 방법은 센싱 데이터를 분석하는 알고리즘을 이용하는 방법 및 신호 단선 검출 회로 또는 과전류 검출 회로를 부가하는 방법이 있다.

그러나, 표시 패널의 액티브 영역을 제외한 비표시 영역, 특히 패드부가 배치되지 않은 비 패드부 영역에서 크랙이 발생한 경우, 크랙의 발생 여부의 판단이 불가능하다.

비 패드부 영역에서 크랙이 발생하는 경우, 제 1 전원 전압인 EVDD 전압 또는 제 2 기준 전압인 EVSS 전압을 공급하는 라인 사이에 단락(short)이 발생한다. 이에 따라, 누설 전류(leakage current)가 발생한다. 크랙의 발생 여부의 판단이 불가능한 경우, 불량 검출 신호를 발생시키지 못하여 편광판(polarizer)의 온도가 계속 상승하여 열로 인한 손상이 발생하거나 녹는 현상인 폴 멜팅(pol melting)이 발생하는 문제가 있다.

본 출원은 비표시 영역, 특히 비 패드부 영역에서 발생한 크랙을 감지하고 불량 검출 신호를 발생시킬 수 있어, 표시 패널의 온도가 계속 상승하는 문제를 방지할 수 있는 표시 장치를 제공하고자 한다.

본 출원에 따른 표시 장치는 표시 패널에 제 1 전원 전압을 공급하는 게이트 금속층, 게이트 금속층의 상부에 배치되어 제 1 전원 전압을 공급하는 소스 금속층, 및 소스 금속층의 상부에 배치된 전압 개방층을 포함하며, 전압 개방층은 소스 금속층의 상부 면 및 게이트 금속층의 상부 면 중 적어도 일부 영역을 덮는다.

본 출원에 따른 표시 장치는 전압 개방층을 게이트 금속층 및 소스 금속층과 모두 오버랩되도록 배치한다. 크랙이 발생하는 경우 전압 개방층은 게이트 금속층 또는 소스 금속층과 연결된다. 이에 따라, 전압 개방층은 비표시 영역, 특히 비 패드부 영역에서 발생한 크랙에 따른 누설 전류를 흐르게 하는 통로 역할을 수행하다. 본 출원에 따른 표시 장치는 비 패드부 영역의 크랙을 감지하고 불량 검출 신호를 발생시킬 수 있어, 표시 패널의 온도가 계속 상승하는 문제를 방지할 수 있다.

도 1은 본 출원에 따른 표시 장치의 사시도이다.
도 2는 본 출원에 따른 표시 장치의 블록도이다.
도 3은 도 2의 화소를 나타낸 회로도이다.
도 4는 본 출원의 일 예에 따른 표시 장치의 제 1 및 제 2 인쇄회로보드, 연결부, 게이트 금속층, 소스 금속층, 및 전압 개방층을 나타낸 평면도이다.
도 5는 일 예에 따른 도 4의 A 영역을 자세하게 나타낸 도면이다.
도 6은 도 5의 Ⅰ-Ⅰ`의 단면도이다.
도 7은 일 예에 따른 도 4의 B 영역을 자세하게 나타낸 도면이다.
도 8은 도 7의 Ⅱ-Ⅱ`의 단면도이다.
도 9는 다른 예에 따른 도 4의 A 영역을 자세하게 나타낸 도면이다.
도 10은 도 9의 Ⅲ-Ⅲ`의 단면도이다.
도 11은 다른 예에 따른 도 4의 B 영역을 자세하게 나타낸 도면이다.
도 12는 도 11의 Ⅳ-Ⅳ`의 단면도이다.
도 13은 본 출원의 일 예에 따른 표시 장치의 크랙 발생에 따른 누설 전류의 흐름을 나타낸 평면도이다.
도 14는 본 출원의 일 예에 따른 불량 검출 회로를 나타낸 회로도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 출원의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 출원의 실시예를 상세히 설명하기로 한다.

도 1은 본 출원에 따른 표시 장치의 사시도이다. 도 2는 본 출원에 따른 표시 장치의 블록도이다. 도 3은 도 2의 화소를 나타낸 회로도이다. 본 출원에 따른 표시 장치는 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130), 연성필름(140), 인쇄회로보드(Printed Circuit Board, PCB)(150), 연결부(160), 제 2 인쇄회로보드(170), 타이밍 컨트롤러(Timing Controller, T-con)(200), 및 호스트 시스템(Host System)(300)을 포함한다. 이하에서는 본 출원에 따른 표시 장치가 유기 발광 표시 장치(Organic Light Emitting Display Device)인 경우를 가정하여 설명하기로 한다.

표시 패널(110)은 하부 기판(111)과 상부 기판(112)을 포함한다. 하부 기판(111)은 플라스틱 또는 유리로 이루어진 박막 트랜지스터 기판일 수 있다. 상부 기판(112)은 플라스틱 필름, 유리 기판, 또는 보호 필름으로 이루어진 봉지 기판일 수 있다.

하부 기판(111)은 표시 영역과 표시 영역의 주변에 마련된 비표시 영역을 포함한다. 표시 영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 하부 기판(111)에는 게이트 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 배치된다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행하게 배치될 수 있다. 데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 게이트 라인들(GL1~GLp)과 교차하도록 배치될 수 있다.

화소(P)들 각각은 유기 발광 다이오드(organic light emitting diode, OLED) 및 화소 구동부(PD)를 포함한다. 도 2에서는 설명의 편의를 위해 제 j(j는 1≤≤j≤≤q을 만족하는 양의 정수) 데이터 라인(DLj), 제 j 센싱 라인(SLj), 제 k(k는 1≤≤k≤≤p을 만족하는 양의 정수) 스캔 라인(Sk), 및 제 k 센싱 신호 라인(SSk)에 접속된 화소(P)만을 도시하였다. 제 k 스캔 라인(Sk) 및 제 k 센싱 신호 라인(SSk)은 제 k 게이트 라인(GLk)에 포함된다.

유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 공급되는 전류에 따라 발광한다. 유기 발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압(ELVDD)보다 낮은 저전위 전압(ELVSS)이 공급되는 저전위 전압 라인(ELVSSL)에 접속될 수 있다.

유기 발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 정공과 전자가 서로 결합하여 발광하게 된다.

화소 구동부(PD)는 유기 발광 다이오드(OLED)와 제j 센싱 라인(SLj)으로 전류를 공급한다. 화소 구동부(PD)는 구동 트랜지스터(Driving Transistor)(DT), 스캔 라인(Sk)의 스캔 신호에 의해 제어되는 제 1 트랜지스터(ST1), 센싱 신호 라인(SSk)의 센싱 신호에 의해 제어되는 제 2 트랜지스터(ST2), 및 커패시터(capacitor)(C)를 포함할 수 있다.

화소 구동부(PD)는 표시 모드에서 화소(P)에 접속된 스캔 라인(Sk)으로부터 스캔 신호가 공급될 때 화소(P)에 접속된 데이터 라인(DLj)의 데이터 전압(VDATA)을 공급받고, 데이터 전압(VDATA)에 따른 구동 트랜지스터(DT)의 전류를 유기 발광 다이오드(OLED)에 공급한다. 화소 구동부(PD)는 센싱 모드에서 화소(P)에 접속된 센싱 신호 라인(SSk)으로부터 센싱 신호가 공급될 때 구동 트랜지스터(DT)의 전류를 화소(P)에 접속된 센싱 라인(SLj)으로 흘린다.

구동 트랜지스터(DT)는 고전위 전압 라인(ELVDDL)과 유기 발광 다이오드(OLED) 사이에 마련된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 고전위 전압 라인(ELVDDL)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제 1 트랜지스터(ST1)의 제 1 전극에 접속되고, 소스 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압(ELVDD)이 공급되는 고전위 전압 라인(ELVDDL)에 접속될 수 있다.

제 1 트랜지스터(ST1)는 제 k 스캔 라인(Sk)의 제 k 스캔 신호에 의해 턴-온 되어 제 j 데이터 라인(DLj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다. 제 1 트랜지스터(T1)의 게이트 전극은 제 k 스캔 라인(Sk)에 접속되고, 제 1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제 2 전극은 제 j 데이터 라인(DLj)에 접속될 수 있다. 제1 트랜지스터(ST1)는 스캔 트랜지스터로 통칭될 수 있다.

제 2 트랜지스터(ST2)는 제 k 센싱 신호 라인(SSk)의 제 k 센싱 신호에 의해 턴-온 되어 제 j 센싱 라인(SLj)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제 2 트랜지스터(ST2)의 게이트 전극은 제 k 센싱 신호 라인(SSk)에 접속되고, 제 1 전극은 제 j 센싱 라인(SLj)에 접속되며, 제 2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다. 제 2 트랜지스터(ST2)는 센싱 트랜지스터로 통칭될 수 있다.

커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 마련된다. 커패시터(C)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압 간의 차전압을 저장한다.

도 2에서는 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다. 또한, 제 1 전극은 소스 전극일 수 있고 제 2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는 것에 주의하여야 한다. 즉, 제 1 전극은 드레인 전극일 수 있고 제 2 전극은 소스 전극일 수 있다.

표시 모드에서, 제 k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제 j 데이터 라인(DLj)의 데이터 전압(VDATA)이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 j 센싱라인(SEj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 이로 인해, 표시 모드에서 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 유기 발광 다이오드(OLED)에 공급되며, 유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)의 전류에 따라 발광한다. 이때, 데이터 전압(VDATA)은 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도를 보상한 전압이므로, 구동 트랜지스터(DT)의 전류는 구동 트랜지스터(DT)의 문턱 전압과 전자 이동도에 의존하지 않는다.

센싱 모드에서, 제 k 스캔 라인(Sk)에 스캔 신호가 공급될 때 제 j 데이터 라인의 센싱 전압이 구동 트랜지스터(DT)의 게이트 전극에 공급되고, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 j 센싱 라인(SLj)의 초기화 전압이 구동 트랜지스터(DT)의 소스 전극에 공급된다. 또한, 제 k 센싱 신호 라인(SSk)에 센싱 신호가 공급될 때 제 2 트랜지스터(ST2)가 턴-온되어 구동 트랜지스터(DT)의 게이트 전극의 전압과 소스 전극의 전압 간의 전압 차에 따라 흐르는 구동 트랜지스터(DT)의 전류가 제 j 센싱 라인(SLj)으로 흐르도록 한다.

게이트 구동부(120)는 타이밍 컨트롤러(200)로부터 게이트 구동부 제어 신호(GCS)를 입력받는다. 게이트 구동부(120)는 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호들을 게이트 라인들(GL1~GLp)에 공급한다. 게이트 신호들은 스캔 신호 및 센싱 신호를 포함한다. 게이트 구동부(120)는 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다.

데이터 구동부(130)는 타이밍 컨트롤러(200)로부터 보상 디지털 비디오 데이터(CDATA)와 데이터 구동부 제어 신호(DCS)를 입력받는다. 보상 디지털 비디오 데이터(CDATA)는 디지털 비디오 데이터(DATA)에 구동 트랜지스터(DT)의 문턱 전압을 보상하는 외부 보상 및 유기 발광 다이오드(OLED)의 열화 정도를 보상하는 잔상 보상을 수행하여 보정된 디지털 비디오 데이터이다. 데이터 구동부(130)는 데이터 구동부 제어 신호(DCS)에 따라 보상 디지털 비디오 데이터(CDATA)를 아날로그 데이터 전압으로 변환하여 데이터 라인들(DL1~DLq)에 공급한다. 게이트 구동부(120)에서 공급하는 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택된다. 선택된 화소(P)들은 데이터 전압들을 공급받아 소정의 밝기로 발광한다.

데이터 구동부(130)는 센싱 라인들(SL1~SLq)로부터 센싱 전압 또는 센싱 전류를 공급받는다. 데이터 구동부(130)는 센싱 전압 또는 센싱 전류를 이용하여 각각의 화소(P)들의 구동 트랜지스터(DT)의 문턱 전압 및 유기 발광 다이오드(OLED)의 열화 정도에 관한 정보를 포함하는 센싱 데이터(SEN)를 생성한다. 데이터 구동부(130)는 센싱 데이터(SEN)를 타이밍 컨트롤러(200)로 공급한다.

데이터 구동부(130)는 복수의 소스 드라이버 IC(Source Driver Integrated Circuit, SDIC)(131)들을 포함한다. 소스 드라이버 IC(131)들 각각은 연성필름(140)들 각각에 실장된다. 연성필름(140)들 각각은 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 TAB(Tape Automated Bonding) 방식으로 하부 기판(111) 상에 마련된 패드들 상에 부착될 수 있다. 패드들은 데이터 라인들(DL1~DLq)과 연결되어 있어, 소스 드라이버 IC(131)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다.

연성필름(140)들 각각은 칩 온 필름(Chip On Film, COF) 방식 또는 칩 온 플라스틱(chip on plastic, COP) 방식으로 마련될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 연성필름(140)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(140)들 각각은 표시 패널(110)의 하부 기판(111)과 인쇄회로보드(150)에 부착될 수 있다.

제 1 인쇄회로보드(150)는 연성필름(140)들에 부착될 수 있다. 제 1 인쇄회로보드(150)는 타이밍 컨트롤러(200)를 실장할 수 있다. 제 1 인쇄회로보드(150)는 연성 인쇄회로보드(flexible printed circuit board, FPCB)일 수 있다. 제 1 인쇄회로보드(150)는 연결부(160)를 통해 제 2 인쇄회로보드(170)와 연결된다.

연결부(160)는 제 1 인쇄회로보드(150)와 제 2 인쇄회로보드(170)를 연결한다. 연결부(160)는 타이밍 컨트롤러(200)와 호스트 시스템(300) 사이에서 Vx1 인터페이스를 적용한 입출력 단자인 버스(Bus)를 포함한 복수의 배선일 수 있다. Vx1 인터페이스는 빠른 속도로 복수의 입력 데이터를 처리할 수 있는 인터페이스이다. 그러나 이에 한정되지 않고, 연결부(160)는 데이터를 전송할 수 있는 임의의 인터페이스와 임의의 입출력 단자를 포함하는 복수의 배선으로 구현될 수 있다.

제 2 인쇄회로보드(170)는 표시 장치에 전원 전압들 및 구동 신호들을 공급한다. 제 2 인쇄회로보드(170)는 호스트 시스템(300)을 실장할 수 있다. 제 2 인쇄회로보드(170)는 연결부(160)에 의해 인쇄회로보드(150)와 연결된다.

타이밍 컨트롤러(200)는 호스트 시스템(300)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호(TS)들을 입력받는다. 호스트 시스템(300)은 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함한다. 호스트 시스템(300)은 외부로부터 입력된 디지털 비디오 데이터(DATA)를 표시 패널(110)에 표시하기에 적합한 형식(format)으로 변환한다.

타이밍 신호(TS)들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직 동기 신호는 1 프레임 기간을 정의하는 신호이다. 수평 동기 신호는 표시 패널(110)의 1 수평 라인의 화소(P)들에 데이터 전압들을 공급하는 데 필요한 1 수평 기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.

타이밍 컨트롤러(200)는 게이트 구동부(120)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위해, 타이밍 신호(TS)들에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성한다. 타이밍 컨트롤러(200)는 게이트 구동부(120)에 게이트 구동부 제어 신호(GCS)를 출력하고, 데이터 구동부(130)에 데이터 구동부 제어 신호(DCS)를 출력한다.

타이밍 컨트롤러(200)는 데이터 구동부(130)로부터 센싱 데이터(SEN)를 입력받는다. 타이밍 컨트롤러(200)는 센싱 데이터(SEN)를 이용하여 외부 보상 및 잔상 보상을 수행할 수 있는 보상 데이터를 생성한다. 타이밍 컨트롤러는 보상 데이터를 이용하여 외부 보상 및 잔상 보상을 수행한다. 타이밍 컨트롤러(200)는 외부 보상 및 잔상 보상을 완료한 보상 디지털 비디오 데이터(CDATA)를 데이터 구동부(130)로 공급한다.

도 4는 본 출원의 일 예에 따른 표시 장치의 제 1 인쇄회로보드(150), 연결부(160), 제 2 인쇄회로보드(170), 게이트 금속층(210), 소스 금속층(230), 및 전압 개방층(Voltage Open Layer)(250)을 나타낸 평면도이다.

제 1 인쇄회로보드(150)는 표시 장치의 하부에 배치된다. 제 1 인쇄회로보드(150)는 표시 장치에 구동 신호들 및 전원 전압들을 공급할 수 있다. 제 1 인쇄회로보드(150)는 표시 패널 상에 전기적인 신호를 공급하기 위해 마련된 패드부와 인접하게 배치될 수 있다.

제 2 인쇄회로보드(170)는 표시 장치의 후면 중앙부에 배치된다. 제 2 인쇄회로보드(170)는 제 1 인쇄회로보드(150)에서 생성하는 구동 신호들 및 전원 전압들을 제어하는 데이터, 제어 신호들 및 동작 타이밍 신호들을 생성한다.

연결부(160)는 제 1 및 제 2 인쇄회로보드(150, 170)를 연결한다. 연결부(160)는 제 2 인쇄회로보드(170)에서 생성한 데이터, 제어 신호들 및 동작 타이밍 신호들을 제 1 인쇄회로보드(150)에 공급한다.

게이트 금속층(210)은 비표시 영역의 일부 상에 형성된다. 게이트 금속층(210)은 비표시 영역 중 표시 영역과 인접한 영역 상에 형성된다. 게이트 금속층(210)은 금속층 중 가장 하부에 배치되는 금속층이므로 제 1 금속층으로 정의할 수 있다. 게이트 금속층(210)은 표시 패널(110)에 제 1 전원 전압을 공급한다. 제 1 전원 전압은 고전위 기준 전원 전압 또는 EVDD 전압일 수 있다.

소스 금속층(230)은 게이트 금속층(210)의 외곽에 배치된다. 소스 금속층(230)은 금속층 중 게이트 금속층(210)에 이어서 두 번째로 배치된 금속층이므로 제 2 금속층으로 정의할 수 있다. 일 예에 따른 소스 금속층(230)은 게이트 금속층(210)과 중첩되지 않을 수 있다. 그러나 이에 한정되지 않으며, 소스 금속층(230)은 게이트 금속층(210)의 상부 층에 해당하므로, 소스 금속층(230)은 게이트 금속층(210)과 일부 중첩될 수 있다. 소스 금속층(230)은 표시 패널(110)에 제 1 전원 전압을 공급한다.

전압 개방층(250)은 소스 금속층(230)의 상부에 배치된다. 전압 개방층(250)은 비표시 영역 중 패드부와 반대 방향의 영역인 비 패드부 상에 배치된다. 제 1 인쇄회로보드(150), 연결부(160), 제 2 인쇄회로보드(170)와 이격되어 배치된다. 전압 개방층(250)은 소스 금속층(230)과 중첩되어 배치될 수 있다.

또한, 전압 개방층(250)은 소스 금속층(230)보다 넓은 면적을 갖도록 배치될 수 있다. 전압 개방층(250)은 소스 금속층(230) 및 게이트 금속층(210)과 적어도 일부 중첩되어 배치될 수 있다. 전압 개방층(250)은 표시 패널(110)의 측면을 따라 형성될 수 있다. 전압 개방층(250)은 표시 패널(110)의 측면에서 패드부로 연장될 수 있다. 전압 개방층(250)은 제 1 및 제 2 인쇄회로보드(150, 170)와 연결될 수 있다.

전압 개방층(250)은 게이트 금속층(210) 및 소스 금속층(230)과 별개의 층이다. 전압 개방층(250)은 전류를 흐르게 하는 특성이 우수한 금속 등의 저저항 물질로 형성될 수 있다.

전압 개방층(250)은 비 패드부 영역에서 크랙 또는 파손이 발생하는 경우 소스 금속층(230)과 전기적으로 연결된다. 선택적으로, 전압 개방층(250)은 비 패드부 영역에서 크랙 또는 파손이 발생하는 경우 게이트 금속층(210)과 전기적으로 연결될 수 있다. 전압 개방층(250)이 소스 금속층(230) 또는 게이트 금속층(230)과 전기적으로 연결되는 경우, 전압 개방층(250)에는 누설 전류(leakage current)가 흐른다. 누설 전류는 비 패드부 영역 및 표시 패널의 측면을 따라 형성된 전압 개방층(250)을 따라 흐를 수 있다. 누설 전류는 전압 개방층(250)을 통해 제 1 인쇄회로보드(150)로 공급될 수 있다.

본 출원의 일 예에 따른 전압 개방층(250)은 비 패드부 상에서 소스 금속층(230)과 중첩되도록 배치된다. 이에 따라, 비 패드부 상의 소스 금속층(230)에서 크랙 또는 파손이 발생한 경우 소스 금속층(230)과 전압 개방층(250)이 연결되면서 흐르는 누설 전류에 의해 크랙 또는 파손이 발생한 것을 타이밍 컨트롤러(200) 또는 호스트 시스템(300)에서 감지할 수 있다.

보다 구체적으로, 전압 개방층(250)은 소스 금속층(230)이 형성된 영역 중 비표시 영역 일부에 형성된다. 비표시 영역에서 크랙 또는 손상이 발생하는 경우, 제 2 절연층(240)이 파손되면서 소스 금속층(230)과 전압 개방층(250)이 전기적으로 연결된다. 이에 따라, 소스 금속층(230)을 통해 공급되던 제 1 전원 전압이 전압 개방층(250)으로 전달된다. 제 1 전원 전압의 전달 과정에서 전압 개방층(250)을 통해 누설 전류가 흐른다.

이에 따라, 본 출원의 일 예는 비 패드부 상에 크랙 또는 파손의 발생 시 표시 패널(110)의 온도가 지속적으로 상승하는 현상을 방지할 수 있어, 표시 패널(110)을 이루는 층이 고온으로 인하여 손상되는 문제를 방지할 수 있다. 일 예로, 표시 패널(110)을 이루는 편광판(polarizer)이 녹는 폴 멜팅(pol melting) 현상을 방지할 수 있다.

일 예에 따른 전압 개방층(250)은 제 1 인쇄회로보드(150)가 배치된 영역과 반대 방향에 배치된다. 전압 개방층(250)은 비표시 영역 중 표시 패널(110)에 전기적인 신호를 전달하는 패드부를 제외한 영역인 비 패드부 영역에서 소스 금속층(230) 및 게이트 금속층(210)과 중첩되어 배치될 수 있다. 이에 따라, 전압 개방층(250)은 비 패드부 영역에서 소스 금속층(230)이 배치된 영역 상의 크랙 및 게이트 금속층(210)이 배치된 영역 상의 크랙을 모두 감지할 수 있다.

일 예에 따른 전압 개방층(250)은 표시 패널(110)의 외곽에 배치된다. 전압 개방층(250)은 표시 패널(110)에 전기적인 신호를 전달하는 패드부까지 연장된다. 전압 개방층(250)은 제 1 인쇄회로보드(150)와 전기적으로 연결된다. 이에 따라, 일 예에 따른 전압 개방층(250)은 비 패드부 상에서 크랙 또는 파손이 발생한 경우 누설 전류를 제 1 인쇄회로보드(150)에 공급할 수 있어, 타이밍 컨트롤러(200) 또는 호스트 시스템(300)에서 누설 전류의 크기를 이용하여 크랙 또는 파손의 정도를 감지할 수 있도록 한다.

도 5는 일 예에 따른 도 4의 A 영역을 자세하게 나타낸 도면이다. 도 6은 도 5의 Ⅰ-Ⅰ`의 단면도이다. 일 예에 따른 표시 장치는 표시 패널(110), 게이트 금속층(210), 제 1 절연층(220), 소스 금속층(230), 제 2 절연층(240), 전압 개방층(250), 제 3 절연층(255), 캐소드 전극(260), 화소 전극(270), 제 1 보호층(265), 제 2 보호층(275), 및 제 3 보호층(280)을 포함한다.

게이트 금속층(210)은 표시 패널(110) 상에 형성된다. 게이트 금속층(210)은 표시 패널(110)의 비표시 영역 중 일부 영역 상에 형성된다.

제 1 절연층(220)은 표시 패널(110) 상에 형성된다. 제 1 절연층(220)은 게이트 금속층(210)과 인접하여 형성된다. 제 1 절연층(220)은 게이트 금속층(210)보다 표시 영역에 인접하도록 형성된다. 제 1 절연층(220)은 전기적으로 절연성이 우수한 물질로 형성할 수 있다. 제 1 절연층(220)은 투명의 점착성을 갖는 OCR(Optical Clear Resin) 또는 OCA(Optical Clear Adhesive)로 형성될 수 있다.

소스 금속층(230)은 제 1 절연층(220)의 상부에 형성된다. 소스 금속층(230)은 비 패드부 영역에서 제 1 절연층(220)의 상부 전체에 형성될 수 있다. 소스 금속층(230)은 게이트 금속층(210)과 중첩되지 않도록 형성된다.

제 2 절연층(240)은 표시 패널(110), 게이트 금속층(210), 및 소스 금속층(230) 상에 형성된다. 제 2 절연층(240)은 게이트 금속층(210)의 상부를 덮도록 형성된다. 제 2 절연층(240)은 비 패드부 영역 상에서 게이트 금속층(210)보다 비표시 영역의 외곽까지 형성된다. 제 2 절연층(240)은 전기적으로 절연성이 우수한 물질로 형성할 수 있다. 제 2 절연층(240)은 투명의 점착성을 갖는 OCR(Optical Clear Resin) 또는 OCA(Optical Clear Adhesive)로 형성될 수 있다.

전압 개방층(250)은 제 2 절연층(240)의 상부에 형성된다. 전압 개방층(250)은 비 패드부 영역 상에서 제 2 절연층(240)이 형성된 영역 전체에 형성될 수 있다.

일 예에 따른 게이트 금속층(210)과 소스 금속층(230)은 제 1 절연층(220)을 통해 전기적으로 절연된다. 소스 금속층(230)과 전압 개방층(250)은 제 2 절연층(240)을 통해 전기적으로 절연된다. 이에 따라, 전압 개방층(250)은 크랙 또는 손상이 발생하지 않은 경우에는 전기적으로 플로팅(floating) 상태를 유지하며, 불량 감지 신호(BDP signal)를 로우(low) 로직 레벨로 유지할 수 있다.

제 3 절연층(255)은 전압 개방층(250)의 상부에 배치된다. 제 3 절연층(255)은 전압 개방층(250)의 상부 중 일부를 덮도록 형성된다. 제 3 절연층(255)은 비 패드부 영역의 전압 개방층(250)이 형성된 영역 중 비표시 영역의 외곽 일부를 제외한 영역 상에 형성된다. 제 3 절연층(255)은 전기적으로 절연성이 우수한 물질로 형성할 수 있다. 제 3 절연층(255)은 투명의 점착성을 갖는 OCR(Optical Clear Resin) 또는 OCA(Optical Clear Adhesive)로 형성될 수 있다.

화소 전극(270)은 제 3 절연층(255)의 상부에 배치된다. 화소 전극(270)은 각각의 화소를 구동하는 화소 구동 전압을 공급한다.

전압 개방층(250)과 화소 전극(270)은 제 3 절연층(255)을 통해 전기적으로 절연된다. 이에 따라, 화소 전극(270)은 전압 개방층(250)과 다른 로직 레벨을 갖는 전원 전압을 공급할 수 있다.

캐소드 전극(260)은 화소 전극(270)의 상부에 배치된다. 캐소드 전극(260)은 표시 패널(110)에 제 2 전원 전압을 공급한다. 제 2 전원 전압은 저전위 전원 전압인 EVSS 전압일 수 있다. 이때, 화소 전극(270)과 캐소드 전극(260) 사이에는 유기 발광 물질층이 배치될 수 있다.

제 1 보호층(265)은 캐소드 전극(260)의 상부에 배치된다. 제 1 보호층(265)은 전압 개방층(250)의 상부면 및 측면을 덮는다. 제 1 보호층(265)은 제 2 절연층(240), 제 3 절연층(255), 및 화소 전극(270)의 측면을 덮는다. 제 2 보호층(275)은 제 1 보호층(265)의 상부에 배치된다. 제 3 보호층(280)은 제 2 보호층(275)의 상부에 배치된다. 제 1 내지 제 3 보호층(265, 275, 280)은 전기 절연성 및 충격 흡수성이 우수한 물질로 형성될 수 있다.

도 7은 일 예에 따른 도 4의 B 영역을 자세하게 나타낸 도면이다. 도 8은 도 7의 Ⅱ-Ⅱ`의 단면도이다. 도 4의 B 영역은 표시 패널(110)의 비표시 영역 중 일 측이다. B 영역은 표시 패널(110) 상에 게이트 라인들, 데이터 라인들, 및 전원 라인들이 배치된 라인 온 글래스(Line on Glass, LOG) 구조를 갖는다. 본 출원의 일 예에 따른 표시 장치는 LOG 구조에서 게이트 금속층(210), 소스 금속층(230), 및 전압 개방층(250)을 갖는다.

게이트 금속층(210)은 게이트 라인을 형성한다. 게이트 금속층(210)은 LOG 구조에서 게이트 구동부(120)를 이루는 트랜지스터의 게이트 전극을 형성한다. 게이트 금속층(210)은 게이트 라인 방향으로 연장될 수 있다. 게이트 금속층(210)은 게이트 라인 및 게이트 전극을 형성하기 위해 분기될 수 있다.

소스 금속층(230)은 게이트 금속층(210)의 상부에 형성된다. 소스 금속층(230)은 데이터 라인 및 전원 라인을 형성한다. 소스 금속층(230)은 LOG 구조에서 게이트 구동부(120)를 이루는 트랜지스터의 소스 전극 및 드레인 전극을 형성한다. 소스 금속층(230)은 데이터 라인 및 전원 라인 방향으로 연장될 수 있다. 소스 금속층(230)은 데이터 라인 및 전원 라인을 형성하기 위해 데이터 라인 및 전원 라인 방향으로 연장될 수 있다.

전압 개방층(250)은 소스 금속층(230)의 상부에 배치된다. 전압 개방층(250)은 소스 금속층(230)의 상부 중 일부 영역 상에 배치될 수 있다. 전압 개방층(250)은 데이터 라인 및 전원 라인 방향으로 연장될 수 있다.

전압 개방층(250)은 비 패드부 영역의 크랙을 감지하기 위한 구성 요소이며, LOG 구조에서는 전압 개방층(250)이 소스 금속층(230)과 전기적으로 접속되어 있다. 이에 따라, 표시 패널(110)의 측면 비표시 영역에서는 전압 개방층(250)이 소스 금속층(230)의 전체 영역을 덮을 필요가 없다.

도 9는 다른 예에 따른 도 4의 A 영역을 자세하게 나타낸 도면이다. 도 10은 도 9의 Ⅲ-Ⅲ`의 단면도이다. 본 출원의 다른 예에 따른 표시 장치는 표시 패널(110), 차광층(310), 제 4 절연층(340), 전압 개방층(350), 제 3 절연층(255), 캐소드 전극(260), 화소 전극(270), 제 1 보호층(265), 제 2 보호층(275), 및 제 3 보호층(280)을 포함한다.

차광층(310)은 표시 패널(110)의 상부에 배치된다. 차광층(310)은 비 패드부 영역에서 외곽 영역을 제외한 영역 상에 배치된다. 차광층(310)은 표시 패널(110)에 제 1 전원 전압을 공급한다. 제 1 전원 전압은 고전위 전원 전압인 EVDD 전압일 수 있다. 차광층(310)은 표시 패널(110)로 입사한 외부의 광이 반사되는 현상을 차단하여 표시 장치에서 표시하는 화상의 시인성을 향상시킬 수 있다.

제 4 절연층(340)은 표시 패널(110) 및 차광층(310)의 상부에 배치된다. 제 4 절연층(340)은 차광층(310)의 상부 전체에 배치된다. 제 4 절연층(340)은 비 패드부 영역에서 차광층(310)보다 외곽으로 연장된다. 제 4 절연층(340)은 전기적으로 절연성이 우수한 물질로 형성할 수 있다. 제 4 절연층(340)은 투명의 점착성을 갖는 OCR(Optical Clear Resin) 또는 OCA(Optical Clear Adhesive)로 형성될 수 있다.

전압 개방층(350)은 제 4 절연층(340)의 상부에 배치된다. 전압 개방층(350)은 제 4 절연층(340)이 형성된 영역 전체에 배치될 수 있다. 다른 예에 따른 전압 개방층(350)은 도 5 및 도 6을 결부하여 설명한 일 예에 따른 게이트 금속층(210)과 동일한 층에 동일한 재료를 이용하여 형성할 수 있다. 전압 개방층(350)은 게이트 라인 및 표시 패널(110)의 박막 트랜지스터의 게이트 전극을 이루는 층과 동일한 층에 동일한 재료를 이용하여 형성할 수 있다.

다른 예에 따른 전압 개방층(350)은 차광층(310)과 적어도 일부 중첩되어 배치된다. 전압 개방층(350)은 차광층(310)이 형성된 영역 중 비표시 영역 일부에 형성된다. 비표시 영역에서 크랙 또는 손상이 발생하는 경우, 제 4 절연층(340)이 파손되면서 차광층(310)과 전압 개방층(350)이 전기적으로 연결된다. 이에 따라, 차광층(310)을 통해 공급되던 제 1 전원 전압이 전압 개방층(350)으로 전달된다. 제 1 전원 전압의 전달 과정에서 전압 개방층(350)을 통해 누설 전류가 흐른다.

다른 예에 따른 전압 개방층(310)은 비표시 영역 중 패드부를 제외한 영역인 비 패드부 영역에서 차광층(310)과 중첩되어 배치될 수 있다. 이 경우, 비 패드부 영역에서 차광층(310)에서의 크랙 또는 파손 발생 여부를 모두 감지할 수 있다. 비 패드부 영역의 크랙 또는 파손 발생 여부를 감지하는 경우, 타이밍 컨트롤러(200) 또는 호스트 시스템(300)에서 비 패드부 영역의 크랙 또는 파손 발생에 대응하여, 표시 패널(110)의 온도가 지속적으로 상승하지 않도록 할 수 있다.

다른 예에 따른 차광층(310)과 전압 개방층(350)은 제 4 절연층(340)을 통해 전기적으로 절연된다. 이에 따라, 전압 개방층(350)은 크랙 또는 손상이 발생하지 않은 경우에는 전기적으로 플로팅(floating) 상태를 유지하며, 불량 감지 신호(BDP signal)를 로우(low) 로직 레벨로 유지할 수 있다.

제 3 절연층(255)은 전압 개방층(350)의 상부에 배치된다. 제 3 절연층(255)은 전압 개방층(350)의 상부 중 일부를 덮도록 형성된다. 제 3 절연층(255)은 비 패드부 영역의 전압 개방층(350)이 형성된 영역 중 비표시 영역의 외곽 일부를 제외한 영역 상에 형성된다. 제 3 절연층(255)은 전기적으로 절연성이 우수한 물질로 형성할 수 있다. 제 3 절연층(255)은 투명의 점착성을 갖는 OCR(Optical Clear Resin) 또는 OCA(Optical Clear Adhesive)로 형성될 수 있다.

전압 개방층(350)과 화소 전극(270)은 제 3 절연층(255)을 통해 전기적으로 절연된다. 이에 따라, 화소 전극(270)은 전압 개방층(350)과 다른 로직 레벨을 갖는 전원 전압을 공급할 수 있다.

제 1 보호층(265)은 캐소드 전극(260)의 상부에 배치된다. 제 1 보호층(265)은 전압 개방층(350)의 상부면 및 측면을 덮는다. 제 1 보호층(265)은 제 4 절연층(340), 제 3 절연층(255), 및 화소 전극(270)의 측면을 덮는다. 제 2 보호층(275)은 제 1 보호층(265)의 상부에 배치된다. 제 3 보호층(280)은 제 2 보호층(275)의 상부에 배치된다. 제 1 내지 제 3 보호층(265, 275, 280)은 전기 절연성 및 충격 흡수성이 우수한 물질로 형성될 수 있다.

도 11은 다른 예에 따른 도 4의 B 영역을 자세하게 나타낸 도면이다. 도 12는 도 11의 Ⅳ-Ⅳ`의 단면도이다. 본 출원의 다른 예에 따른 표시 장치는 LOG 구조에서 게이트 금속층(210), 소스 금속층(230), 및 화소 전극(270)을 갖는다.

화소 전극(270)은 소스 금속층(230)의 상부에 배치된다. 화소 전극(270)은 소스 금속층(230)의 상부 중 일부 영역 상에 배치될 수 있다. 화소 전극(270)은 데이터 라인 및 전원 라인 방향으로 연장될 수 있다.

도면에 개시되지는 않았지만, 게이트 금속층(210)과 소스 금속층(230) 사이에는 하나의 절연층 또는 하나 이상의 절연층이 배치될 수 있다. 마찬가지로, 도면에 개시되지는 않았지만, 소스 금속층(230)과 화소 전극(270) 사이에는 하나의 절연층 또는 하나 이상의 절연층이 배치될 수 있다.

화소 전극(270)은 비 패드부 영역의 전압 개방층(350)과 연결되어 있으며, LOG 구조에서는 화소 전극(270)이 표시 패널(110)의 비표시 영역을 따라 연장되어 제 1 인쇄회로보드(150)와 전기적으로 접속되어 있다. 이에 따라, 표시 패널(110)의 측면 비표시 영역에서는 화소 전극(270)이 전압 개방층(350)으로부터 공급된 누설 전류를 제 1 인쇄회로보드(150)에 전달할 수 있다.

도 13은 본 출원의 일 예에 따른 표시 장치의 크랙 발생에 따른 누설 전류(LC)의 흐름을 나타낸 평면도이다.

본 출원의 일 예에 따른 표시 장치는 불량 검출 회로(400)를 더 포함한다. 불량 검출 회로(400)는 제 2 인쇄회로보드(170)에 내장될 수 있다. 불량 검출 회로(400)는 전압 개방층(250)과 접속되어 있다. 불량 검출 회로(400)는 전압 개방층(250)으로부터 누설 전류(LC)를 공급받을 수 있다. 비 패드부 영역에서 크랙 또는 파손이 발생한 경우, 전압 개방층(250)에는 누설 전류(LC)가 흐르게 된다. 이에 따라, 불량 검출 회로(400)는 비 패드부 영역에서 크랙 또는 파손이 발생한 경우 이를 감지할 수 있다. 불량 검출 회로(400)는 비 패드부 영역의 크랙 또는 파손을 감지한 경우 타이밍 컨트롤러(200) 또는 호스트 시스템(300)에서 공급하는 데이터를 제어하여, 표시 패널(110)의 온도가 지속적으로 상승하는 현상을 방지할 수 있다.

도 14는 본 출원의 일 예에 따른 불량 검출 회로(400)를 나타낸 회로도이다. 본 출원의 일 예에 따른 불량 검출 회로(400)는 제 1 내지 제 3 스위칭 소자(Q1~Q3), 제 1 및 제 2 다이오드(D1, D2), 및 핀 연결부(CON)를 포함한다. 선택적으로, 불량 검출 회로는 저항들(R1~R3), 커패시터들(C1~C2), 및 전류의 방향을 제한하기 위한 제너 다이오드(Zener Diode)를 더 포함할 수 있다.

제 1 스위칭 소자(Q1)는 제 1 전원 전압(EVDD)에 의해 턴-온 된다. 턴-온 된 제 1 스위칭 소자(Q1)는 고 전위 전원 전압(VDD)을 불량 검출 회로(400) 내부로 공급한다.

제 2 스위칭 소자(Q2)는 턴-온 상태에서는 불량 검출 신호(BDP)를 발생시키지 않는다. 제 2 스위칭 소자(Q2)는 턴-오프 상태에서 불량 검출 신호(BDP)를 발생시켜 제 1 및 제 2 다이오드(D1, D2)로 전달한다.

본 출원의 일 예에 따른 불량 검출 회로(400)는 제 2 스위칭 소자(Q2)의 턴-온 여부를 제어하는 제 3 스위칭 소자(Q3)를 추가로 구비한다. 제 3 스위칭 소자(Q3)는 전압 개방층 신호(VOLS)를 공급받는다. 전압 개방층 신호(VOLS)는 전압 개방층(250)으로부터 공급되는 신호이다. 전압 개방층 신호(VOLS)는 전압 개방층(250)에 흐르는 누설 전류(LC)에 대응하는 신호이다. 전압 개방층 신호(VOLS)는 누설 전류(LC)가 없을 경우 제 3 스위칭 소자(Q3)를 턴-오프 시킨다. 전압 개방층 신호(VOLS)는 누설 전류(LC)가 있을 경우 제 3 스위칭 소자(Q3)를 턴-온 시킨다.

제 2 스위칭 소자(Q2)는 제 3 스위칭 소자(Q3)가 턴-오프 되는 경우 턴-온 된다. 제 2 스위칭 소자(Q2)는 제 3 스위칭 소자(Q3)가 턴-온 되는 경우 턴-오프 된다. 이에 따라, 제 3 스위칭 소자(Q3)가 전압 개방층 신호(VOLS)에 의해 턴-온 되는 경우 제 2 스위칭 소자(Q2)는 턴-오프 되어 불량 검출 신호(BDP)를 발생시킬 수 있다.

제 1 및 제 2 다이오드(D1, D2)는 불량 검출 신호(BDP)를 공급받는다. 제 1 및 제 2 다이오드(D1, D2)는 불량 검출 신호(BDP)를 핀 연결부(CON)로 전달한다. 이에 따라, 핀 연결부(CON)에서 불량 검출 신호(BDP)를 입력받을 수 있다.

이와 같이, 일 예에 따른 불량 검출 회로(400)는 누설 전류(LC)에 대응하는 전압 개방층 신호(VOLS)를 공급받고, 전압 개방층 신호(VOLS)에 따라 불량 검출 신호(BDP)를 출력한다. 이에 따라, 일 예에 따른 불량 검출 회로(400)는 비 패드부 영역에서 크랙이 발생한 경우를 감지하고 이를 타이밍 컨트롤러(200) 및 호스트 시스템(300)에 알릴 수 있다.

이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

110: 표시 패널 111: 하부 기판
112: 상부 기판 120: 게이트 구동부
130: 데이터 구동부 131: 소스 드라이버 IC
140: 연성필름 150: 제 1 인쇄회로보드
160: 연결부 170: 제 2 인쇄회로보드
200: 타이밍 컨트롤러 300: 호스트 시스템
210: 게이트 금속층 220: 제 1 절연층
230: 소스 금속층 240: 제 2 절연층
250: 전압 개방층 255: 제 3 절연층
260: 캐소드 전극 270: 화소 전극
265: 제 1 보호층 275: 제 2 보호층
280: 제 3 보호층 310: 차광층
340: 제 4 절연층 350: 전압 개방층
400: 불량 검출 회로

Claims

전원 전압이 인가되는 제 1 금속층과 제2 금속층;
상기 제1 금속층과 상기 제2 금속층을 절연시키는 제1 절연층;
상기 제 2 금속층 상에 배치되는 전압 개방층;
상기 제2 금속층과 상기 전압 개방층을 절연시키는 제2 절연층; 및
상기 전압 개방층과 연결된 불량 검출 회로를 포함하며,
상기 전압 개방층은 상기 전압 개방층의 두께 방향으로 상기 제 1 금속층 및 상기 제 2 금속층과 적어도 일부 중첩되어 배치되고,
상기 불량 검출 회로는 상기 전압 개방층이 상기 제1 금속층 또는 상기 제2 금속층과 전기적으로 연결되어 발생하는 누설 전류를 센싱하는 표시 장치.
제 1 항에 있어서,
상기 전압 개방층은 비표시 영역 중 표시 패널에 전기적인 신호를 전달하는 패드부를 제외한 영역인 비 패드부 영역에서 상기 제 1 금속층 및 상기 제 2 금속층과 중첩되어 배치되는 표시 장치.
제 1 항에 있어서,
상기 전압 개방층은 표시 패널의 외곽에 배치되며, 표시 패널에 전기적인 신호를 전달하는 패드부까지 연장되고, 제 1 인쇄회로보드와 전기적으로 연결된 표시 장치.
제1항에 있어서,
상기 제1 금속층, 제2 금속층, 제1 절연층, 상기 전압 개방층 및 제2 절연층을 포함하는 표시 패널;
상기 불량 검출 회로가 배치되는 회로기판; 및
상기 표시 패널과 상기 회로기판을 연결하는 연결부를 포함하는 표시장치.
제 1 항에 있어서,
상기 전압 개방층의 상부에 배치되는 캐소드 전극을 더 포함하며,
상기 전압 개방층과 상기 캐소드 전극은 제 3 절연층을 통해 전기적으로 절연된 표시 장치.
삭제
제 1 항에 있어서,
상기 불량 검출 회로는 상기 누설 전류에 대응하는 전압 개방층 신호를 공급받고, 상기 전압 개방층 신호에 따라 불량 검출 신호를 출력하는 표시 장치.
차광층;
상기 차광층 상에 배치되는 절연층;
상기 절연층 상에 배치되는 전압 개방층; 및
상기 전압 개방층과 연결된 불량 검출 회로를 포함하며,
상기 전압 개방층은 상기 전압 개방층의 두께 방향으로 상기 차광층과 적어도 일부 중첩되어 배치되고,
상기 불량 검출 회로는 상기 전압 개방층이 상기 차광층과 전기적으로 연결시 발생되는 누설 전류를 센싱하는 표시 장치.
제 8 항에 있어서,
상기 전압 개방층은 비표시 영역 중 패드부를 제외한 영역인 비 패드부 영역에서 상기 차광층과 중첩되어 배치되는 표시 장치.
삭제