KR102456422B1

KR102456422B1 - 표시 장치

Info

Publication number: KR102456422B1
Application number: KR1020170182740A
Authority: KR
Inventors: 강민형
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-28
Filing date: 2017-12-28
Publication date: 2022-10-18
Also published as: KR20190080346A

Abstract

본 출원은 구동 전류가 흐를 수 있는 통로를 확보하면서도 구동 전압 라인의 폭을 감소시켜 개구율을 증가시킬 수 있는 표시 장치에 관한 것이다. 본 출원에 따른 표시 장치에서 구동 전압 라인은, 제 1 방향으로 배치되고 제 1 금속층으로 이루어진 제 1 구동 전압 라인층, 제 1 방향으로 배치되고 제 1 구동 전압 라인층과 버퍼층 및 층간 절연막을 사이에 두고 제 1 방향을 따라 오버랩하며 버퍼층 및 층간 절연막을 관통하는 제 1 컨택홀을 통해 제 1 구동 전압 라인층과 직접 연결된 제 2 금속층으로 이루어진 제 2 구동 전압 라인층, 및 제 2 구동 전압 라인층으로부터 제 1 방향과 교차하는 제 2 방향으로 연장되고, 버퍼층 및 층간 절연막을 사이에 두고 데이터 라인과 교차하는 연장 라인을 포함하고, 버퍼층은 제1 구동 전압 라인층 상에 배치되고, 층간 절연막은 버퍼층 상에 배치되며, 제2 구동 전압 라인층은 층간 절연막 상에 배치된다.

Description

표시 장치{DISPLAY DEVICE}

본 출원은 표시 장치에 관한 것이다.

정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치 분야 기술이 많이 개발되고 있다. 표시 장치의 표시 패널에는 구동 전압을 공급하는 구동 전압 라인들, 게이트 신호를 공급하는 스캔 라인들, 기준 전압을 공급하는 기준 전압 라인들, 및 데이터 전압을 공급하는 데이터 라인들이 마련된다.

기존의 표시 패널에 배치된 배선 구조의 경우 구동 전압 라인이 구동 전류를 흐르게 하는 통로가 된다. 표시 패널의 크기가 증가함에 따라 구동 전류가 증가하므로 구동 전압 라인의 폭 또한 증가하게 된다. 배선의 폭이 증가하는 경우 화소가 발광할 수 있는 면적이 감소한다. 이에 따라, 구동 전압 라인의 폭이 증가하는 경우 개구율이 감소하는 문제가 발생한다.

본 출원은 구동 전류가 흐를 수 있는 통로를 확보하면서도 구동 전압 라인의 폭을 감소시켜 개구율을 증가시킬 수 있는 표시 장치를 제공하고자 한다.

본 출원에 따른 표시 장치는 구동 트랜지스터를 포함하는 표시 패널에 제 1 방향으로 배치되고, 구동 트랜지스터에 구동 전압을 공급하는 구동 전압 라인, 표시 패널에 제 1 방향으로 배치된 데이터 라인, 및 표시 패널에 제 1 방향으로 배치된 기준 전압 라인을 포함하고, 구동 전압 라인은, 제 1 방향으로 배치되고, 제 1 금속층으로 이루어진 제 1 구동 전압 라인층, 제 1 방향으로 배치되고, 제 1 구동 전압 라인층과 버퍼층 및 층간 절연막을 사이에 두고 제 1 방향을 따라 오버랩하며, 버퍼층 및 층간 절연막을 관통하는 제 1 컨택홀을 통해 제 1 구동 전압 라인층과 직접 연결된 제 2 금속층으로 이루어진 제 2 구동 전압 라인층, 및 제 2 구동 전압 라인층으로부터 제 1 방향과 교차하는 제 2 방향으로 연장되고, 버퍼층 및 층간 절연막을 사이에 두고 데이터 라인과 교차하는 연장 라인을 포함하고, 버퍼층은 제1 구동 전압 라인층 상에 배치되고, 층간 절연막은 버퍼층 상에 배치되며, 제2 구동 전압 라인층은 층간 절연막 상에 배치된다.

본 출원에 따른 표시 장치는 제 1 구동 전압 라인층을 2중 적층 구조로 형성하여 충분한 양의 구동 전류가 흐를 수 있는 통로를 확보하면서도 구동 전압 라인의 폭을 감소시켜 개구율을 증가시킬 수 있다.

도 1은 본 출원에 따른 표시 장치의 사시도이다.
도 2는 본 출원에 따른 표시 장치의 블록도이다.
도 3은 도 2의 화소의 일 예를 나타낸 회로도이다.
도 4는 도 3의 화소의 일 예를 보여주는 평면도이다.
도 5은 도 4의 I-I`의 단면도이다.
도 6은 본 출원의 일 예에 따른 표시 장치의 구동 전압 라인, 기준 전압 라인, 데이터 라인, 스캔 라인, 및 센싱 라인을 나타낸 평면도이다.
도 7은 도 6의 교차 영역의 확대도이다.
도 8은 도 7의 Ⅱ-Ⅱ`의 단면도이다.
도 9는 도 7의 Ⅲ-Ⅲ`의 단면도이다.
도 10은 본 출원의 다른 예에 따른 표시 장치의 구동 전압 라인, 기준 전압 라인, 데이터 라인, 스캔 라인, 및 센싱 라인을 나타낸 평면도이다.
도 11은 도 10의 교차 영역의 확대도이다.
도 12는 도 11의 Ⅳ-Ⅳ`의 단면도이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 출원의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 출원의 실시예를 상세히 설명하기로 한다.

도 1은 본 출원에 따른 표시 장치의 사시도이다. 도 2는 본 출원에 따른 표시 장치의 블록도이다. 본 출원에 따른 표시 장치는 표시 패널(10), 게이트 구동부(20), 데이터 구동부(30), 연성필름(40), 인쇄회로보드(Printed Circuit Board, PCB)(50), 연결부(60), 제 2 인쇄회로보드(70), 타이밍 컨트롤러(Timing Controller, T-con)(200), 및 호스트 시스템(Host System)(300)을 포함한다. 이하에서는 본 출원에 따른 표시 장치가 유기 발광 표시 장치(Organic Light Emitting Display Device)인 경우를 가정하여 설명하기로 한다.

표시 패널(10)은 하부 기판(11)과 상부 기판(12)을 포함한다. 하부 기판(11)은 플라스틱 또는 유리로 이루어진 박막 트랜지스터 기판일 수 있다. 상부 기판(12)은 플라스틱 필름, 유리 기판, 또는 보호 필름으로 이루어진 봉지 기판일 수 있다.

하부 기판(11)은 표시 영역과 표시 영역의 주변에 마련된 비표시 영역을 포함한다. 표시 영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 하부 기판(11)에는 스캔 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 배치된다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행하게 배치될 수 있다. 데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 스캔 라인들(GL1~GLp)과 교차하도록 배치될 수 있다.

게이트 구동부(20)는 타이밍 컨트롤러(200)로부터 게이트 구동부 제어 신호(GCS)를 입력받는다. 게이트 구동부(20)는 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호들을 스캔 라인들(GL1~GLp)에 공급한다. 게이트 신호들은 스캔 신호 및 센싱 신호를 포함한다. 게이트 구동부(20)는 표시 패널(10)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다.

데이터 구동부(30)는 타이밍 컨트롤러(200)로부터 보상 디지털 비디오 데이터(CDATA)와 데이터 구동부 제어 신호(DCS)를 입력받는다. 보상 디지털 비디오 데이터(CDATA)는 디지털 비디오 데이터(DATA)에 구동 트랜지스터(DT)의 문턱 전압을 보상하는 외부 보상 및 유기 발광 다이오드(OLED)의 열화 정도를 보상하는 잔상 보상을 수행하여 보정된 디지털 비디오 데이터이다. 데이터 구동부(30)는 데이터 구동부 제어 신호(DCS)에 따라 보상 디지털 비디오 데이터(CDATA)를 아날로그 데이터 전압으로 변환하여 데이터 라인들(DL1~DLq)에 공급한다. 게이트 구동부(20)에서 공급하는 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택된다. 선택된 화소(P)들은 데이터 전압들을 공급받아 소정의 밝기로 발광한다.

데이터 구동부(30)는 센싱 라인들(SL1~SLq)로부터 센싱 전압 또는 센싱 전류를 공급받는다. 데이터 구동부(30)는 센싱 전압 또는 센싱 전류를 이용하여 각각의 화소(P)들의 구동 트랜지스터(DT)의 문턱 전압 및 유기 발광 다이오드(OLED)의 열화 정도에 관한 정보를 포함하는 센싱 데이터(SEN)를 생성한다. 데이터 구동부(30)는 센싱 데이터(SEN)를 타이밍 컨트롤러(200)로 공급한다.

데이터 구동부(30)는 복수의 소스 드라이버 IC(Source Driver Integrated Circuit, SDIC)(31)들을 포함한다. 소스 드라이버 IC(31)들 각각은 연성필름(40)들 각각에 실장된다. 연성필름(40)들 각각은 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 TAB(Tape Automated Bonding) 방식으로 하부 기판(11) 상에 마련된 패드들 상에 부착될 수 있다. 패드들은 데이터 라인들(DL1~DLq)과 연결되어 있어, 소스 드라이버 IC(31)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다.

연성필름(40)들 각각은 칩 온 필름(Chip On Film, COF) 방식 또는 칩 온 플라스틱(chip on plastic, COP) 방식으로 마련될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 연성필름(40)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(40)들 각각은 표시 패널(10)의 하부 기판(11)과 제 1 인쇄회로보드(50)에 부착될 수 있다.

제 1 인쇄회로보드(50)는 연성필름(40)들에 부착될 수 있다. 제 1 인쇄회로보드(50)는 타이밍 컨트롤러(200)를 실장할 수 있다. 제 1 인쇄회로보드(50)는 연성 인쇄회로보드(flexible printed circuit board, FPCB)일 수 있다. 제 1 인쇄회로보드(50)는 연결부(60)를 통해 제 2 인쇄회로보드(70)와 연결된다.

연결부(60)는 제 1 인쇄회로보드(50)와 제 2 인쇄회로보드(70)를 연결한다. 연결부(60)는 타이밍 컨트롤러(200)와 호스트 시스템(300) 사이에서 Vx1 인터페이스를 적용한 입출력 단자인 버스(Bus)를 포함한 복수의 배선일 수 있다. Vx1 인터페이스는 빠른 속도로 복수의 입력 데이터를 처리할 수 있는 인터페이스이다. 그러나 이에 한정되지 않고, 연결부(60)는 데이터를 전송할 수 있는 임의의 인터페이스와 임의의 입출력 단자를 포함하는 복수의 배선으로 구현될 수 있다.

제 2 인쇄회로보드(70)는 표시 장치에 전원 전압들 및 구동 신호들을 공급한다. 제 2 인쇄회로보드(70)는 호스트 시스템(300)을 실장할 수 있다. 제 2 인쇄회로보드(70)는 연결부(60)에 의해 인쇄회로보드(50)와 연결된다.

타이밍 컨트롤러(200)는 호스트 시스템(300)으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호(TS)들을 입력받는다. 호스트 시스템(300)은 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함한다. 호스트 시스템(300)은 외부로부터 입력된 디지털 비디오 데이터(DATA)를 표시 패널(10)에 표시하기에 적합한 형식(format)으로 변환한다.

타이밍 신호(TS)들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직 동기 신호는 1 프레임 기간을 정의하는 신호이다. 수평 동기 신호는 표시 패널(10)의 1 수평 라인의 화소(P)들에 데이터 전압들을 공급하는 데 필요한 1 수평 기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.

타이밍 컨트롤러(200)는 게이트 구동부(20)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위해, 타이밍 신호(TS)들에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성한다. 타이밍 컨트롤러(200)는 게이트 구동부(20)에 게이트 구동부 제어 신호(GCS)를 출력하고, 데이터 구동부(130)에 데이터 구동부 제어 신호(DCS)를 출력한다.

타이밍 컨트롤러(200)는 데이터 구동부(30)로부터 센싱 데이터(SEN)를 입력받는다. 타이밍 컨트롤러(200)는 센싱 데이터(SEN)를 이용하여 외부 보상 및 잔상 보상을 수행할 수 있는 보상 데이터를 생성한다. 타이밍 컨트롤러는 보상 데이터를 이용하여 외부 보상 및 잔상 보상을 수행한다. 타이밍 컨트롤러(200)는 외부 보상 및 잔상 보상을 완료한 보상 디지털 비디오 데이터(CDATA)를 데이터 구동부(30)로 공급한다.

도 3은 도 2의 화소(P)의 일 예를 나타낸 회로도이다. 도 3에서는 설명의 편의를 위해 제 k(k는 1≤≤k≤≤n을 만족하는 양의 정수) 스캔 라인(Sk), 제 k 센싱 라인(SEk), 제 j(j는 1≤≤j≤≤m을 만족하는 양의 정수) 데이터 라인(Dj), 구동 전압 라인(EVDL), 및 기준 전압 라인(VRL)에 접속된 화소(P)를 예시하였다. 도 3을 참조하면, 화소(P)는 유기 발광 다이오드(OLED)와 유기 발광 다이오드(OLED)에 구동 전류를 공급하기 위한 화소 구동부(PD)를 포함한다. 화소 구동부(PD)는 구동 트랜지스터(DT), 제 1 및 제 2 트랜지스터들(ST1, ST2), 제 1 및 제 2 커패시터들(C1, C2)을 포함할 수 있다.

유기 발광 다이오드(OLED)는 구동 트랜지스터(DT)를 통해 흐르는 전류에 따라 발광한다. 유기 발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 구동 전압보다 낮은 저전위 구동 전압이 공급되는 저전위 구동 전압 라인(EVSL)에 접속될 수 있다.

유기 발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 서로 결합하여 발광하게 된다.

구동 트랜지스터(DT)의 게이트 전극은 제 1 트랜지스터(ST1)의 제 1 전극에 접속되고, 소스 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 구동 전압이 공급되는 구동 전압 라인(EVDL)에 접속된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극 간의 전압 차에 따라 구동 전압 라인(EVDL)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류를 제어한다.

제 1 트랜지스터(T1)의 게이트 전극은 제 k 스캔 라인(Sk)에 접속되고, 제 1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제 2 전극은 제 j 데이터라인(Dj)에 접속된다. 제 1 트랜지스터(ST1)는 제 k 스캔라인(Sk)에 게이트 온 전압의 제 k 스캔신호가 공급되는 경우 턴-온 되어, 제 j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다.

제 2 트랜지스터(ST2)의 게이트 전극은 제 k 센싱 라인(SEk)에 접속되고, 제 1 전극은 기준 전압 라인(VRL)에 접속되며, 제 2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속된다. 제 2 트랜지스터(ST2)는 제 k 센싱 라인(SEk)에 게이트 온 전압의 제 k 센싱 신호가 공급되는 경우 턴-온 되어 기준 전압 라인(VRL)의 기준 전압을 구동 트랜지스터(DT)의 소스 전극에 공급한다.

도 3에서 제 1 및 제 2 트랜지스터들(ST1, ST2)의 제 1 전극은 소스 전극 또는 드레인 전극, 제 2 전극은 제 1 전극과 다른 전극일 수 있다. 예를 들어, 제 1 전극이 소스 전극인 경우, 제 2 전극은 드레인 전극일 수 있다.

제 1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극에 접속된 제 1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제 2 전극을 포함한다. 제 1 커패시터(C1)에는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차가 저장된다.

제 2 커패시터(C2)는 기준 전압 라인(VRL)에 접속된 제 1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제 2 전극을 포함한다. 제 2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극과 기준 전압 라인(VRL)의 전압 차가 저장되므로, 제 2 커패시터(C2)에 의해 구동 트랜지스터(DT)의 소스 전극의 전압 변동은 줄어들 수 있다.

도 3에서는 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제 1 및 제 2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수 있다.

일 예에 따른 화소(P)는 제 j 데이터라인(Dj)과 구동 트랜지스터(DT)의 게이트 전극에 접속된 제 1 트랜지스터(ST1) 및 기준 전압 라인(VRL)과 구동 트랜지스터(DT)의 소스 전극에 접속된 제 2 트랜지스터(ST2)를 포함한다. 일 예에 따른 화소(P)는 제 1 및 제 2 트랜지스터들(ST1, ST2)의 턴-온과 제 j 데이터라인(Dj)에 공급되는 전압을 조정함으로써, 구동 트랜지스터(DT)의 문턱전압을 센싱할 수 있다.

또한, 일 예에 따른 화소(P)는 기준 전압 라인(VRL)에 접속된 제 1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제 2 전극을 갖는 제 2 커패시터(C2)를 포함한다. 일 예에 따른 화소(P)는 제 2 커패시터(C2)에 의해 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있으며, 구동 트랜지스터(DT)의 전류를 증가시킬 수 있으므로, 유기 발광 다이오드(OLED)의 발광 휘도를 높일 수 있다.

도 4는 도 3의 화소(P)의 일 예를 보여주는 평면도이다. 도 5은 도 4의 I-I`의 단면도이다. 도 4 및 도 5에서는 설명의 편의를 의해 도 3의 구동 트랜지스터(DT), 제 1 및 제 2 커패시터들(C1, C2), 및 기준 전압 라인(VRL, 174)만을 도시하였다.

화소(P)를 지지하는 베이스 기판(100) 상에는 제 1 구동 전압 라인층(111), 제 1 금속층(112), 및 기준 전압 라인(174)을 포함하는 차광층(Light Shield(LS) Layers)이 마련된다. 차광층은 구동 트랜지스터(DT)의 액티브층(130)에 빛이 입사되는 것을 방지하기 위한 차광 금속 패턴이다. 제 1 구동 전압 라인층(111) 및 제 1 금속층(112)은 구동 트랜지스터(DT)의 반도체층(131), 소스 전극(132), 및 드레인 전극(133)에 중첩되게 형성되며, 빛이 투과되지 않는 불투명한 금속 물질로 형성될 수 있다. 제 1 구동 전압 라인층(111)의 일부는 제 2 커패시터(C2)의 제 1 전극(111a)으로 기능한다. 보다 자세하게, 제 1 구동 전압 라인층(111) 중에서 구동 트랜지스터(DT)의 소스 전극(132)과 중첩되는 부분은 제 2 커패시터(C2)의 제 1 전극(111a)으로 기능한다.

차광층 상에는 버퍼층(120)이 마련된다. 버퍼층(120) 상에는 구동 트랜지스터(DT)의 채널층(131), 소스 전극(132), 및 드레인 전극(133)을 포함하는 액티브층(130)이 마련된다. 액티브층(130)에는 불순물이 선택적으로 도핑된다. 채널층(131)의 일 측이 소스 전극(132)에 접속되는 경우, 타 측은 드레인 전극(133)에 접속될 수 있다. 구동 트랜지스터(DT)의 채널층(131), 소스 전극(132), 및 드레인 전극(133)은 제 1 구동 전압 라인층(111) 및 제 1 금속층(112)에 중첩되도록 배치되며, 이로 인해 빛으로부터 보호될 수 있다. 액티브층(130)은 제 1 및 제 2 트랜지스터들(ST1, ST2)의 채널층들, 소스 전극들, 드레인 전극들과 동일한 금속으로 형성되는 반도체 금속 패턴이다.

액티브층(130) 상에는 게이트 절연막(140)이 마련된다. 게이트 절연막(140)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)의 단일막으로 형성되거나 산화 실리콘(SiO2)과 질화 실리콘(SiNx)의 복합막으로 형성될 수 있다.

게이트 절연막(140) 상에는 제 3 금속층(151)이 마련된다. 제 3 금속층(151)은 게이트 금속층이다. 제 3 금속층(151)은 화소(P)에서는 구동 트랜지스터(DT)의 게이트 전극을 이룬다. 구동 트랜지스터(DT)의 게이트 전극을 이루는 제 3 금속층(151)은 구동 트랜지스터(DT)의 채널층(131)에 중첩된다. 제 3 금속층(151)은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)를 재료로 이용하여 단일층(single layer) 또는 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)의 재료 중 적어도 2개의 금속을 포함한 복층(multi-layer) 구조로 형성될 수도 있다.

액티브층(130)과 제 3 금속층(151) 상에는 층간 절연막(160)이 마련된다. 버퍼층(120)과 층간 절연막(160)을 관통하여 제 1 구동 전압 라인층(111)을 노출시키는 제 1 연결부(CNT1) 및 제 1 금속층(112)을 노출시키는 제 2 연결부(CNT2)가 형성될 수 있다. 또한, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 소스 전극(132)을 노출시키는 제 3 연결부(CNT3) 및 드레인 전극(133)을 노출시키는 제 4 연결부(CNT4)가 형성될 수 있다. 나아가, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 게이트 전극을 노출시키는 제 5 연결부(CNT5) 및 제 2 구동 전압 라인층(152)을 노출시키는 제 6 연결부(CNT6)가 형성될 수 있다.

층간 절연막(160) 상에는 제 1 연결 전극(171), 제 2 연결 전극(172), 및 제 1 커패시터(C1)의 제 1 전극(173)을 포함하는 제 2 금속층이 마련된다. 제 2 금속층은 소스/드레인 금속층이다.

제 1 연결 전극(171)은 제 4 연결부(CNT4)를 통해 구동 트랜지스터(DT)의 드레인 전극(133)에 접속되고, 제 6 연결부(CNT6)를 통해 제 2 구동 전압 라인층(152)에 접속된다. 구동 트랜지스터(DT)의 드레인 전극에는 제 2 구동 전압 라인층(152)에 흐르는 구동 전압이 공급된다.

제 2 연결 전극(172)은 제 2 연결부(CNT2)를 통해 제 1 금속층(112)과 접속되고, 제 3 연결부(CNT3)를 통해 구동 트랜지스터(DT)의 소스 전극에 접속된다. 따라서, 제 1 금속층(112)에는 구동 트랜지스터(DT)의 소스 전압이 공급된다.

제 1 커패시터(C1)의 제 1 전극(173)은 제 5 연결부(CNT5)를 통해 구동 트랜지스터(DT)의 게이트 전극에 접속된다. 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제 1 커패시터(C1)의 제2 전극(132a)으로 기능한다. 보다 자세하게, 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제 1 커패시터(C1)의 제 1 전극(173)과 중첩되는 부분은 제 1 커패시터(C1)의 제 2 전극(132a)으로 기능한다. 결국, 제 1 커패시터(C1)의 제 1 전극(173)은 구동 트랜지스터(DT)의 게이트 전극에 접속되고 제 2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제 1 커패시터(C1)에는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극(132) 간의 전압 차가 저장된다.

기준 전압 라인(174)은 제 1 연결부(CNT1)를 통해 제 1 구동 전압 라인층(111)에 접속된다. 제 1 구동 전압 라인층(111)은 제 2 커패시터(C2)의 제 1 전극(111a)에 접속되므로, 제 2 커패시터(C2)의 제 1 전극(111a)에는 기준 전압 라인(174)의 기준 전압이 공급된다. 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제 2 커패시터(C1)의 제 2 전극(132a, 132b)으로 기능한다. 보다 자세하게, 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제 1 구동 전압 라인층(111)과 중첩되는 부분은 제 2 커패시터(C2)의 제 2 전극(132a, 132b)으로 기능한다. 결국, 제 2 커패시터(C2)의 제 1 전극은 제 1 구동 전압 라인층(111)을 통해 기준 전압 라인(174)에 접속되고, 제 2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제 2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극(132)과 기준 전압 라인(174) 간의 전압 차가 저장된다.

한편, 도 4 및 도 5에서는 설명의 편의를 위해 제 3 금속 패턴 상에 마련되는 보호막, 유기 발광 다이오드(OLED)의 애노드 전극을 포함하는 제 4 금속 패턴, 뱅크층, 유기 발광 다이오드(OLED)의 캐소드 전극을 포함하는 제 5 금속 패턴, 유무기 복합층을 도시하지 않았음에 주의하여야 한다.

도 6은 본 출원의 일 예에 따른 표시 장치의 구동 전압 라인(111, 152), 기준 전압 라인(174), 데이터 라인(D), 스캔 라인(S), 및 센싱 라인(SE)을 나타낸 평면도이다.

일 예에 따른 표시 장치는 제 1 방향(Y)으로 구동 전압 라인(111, 152)이 마련된 표시 패널(10), 구동 전압 라인(111, 152)에 구동 전압을 공급하는 소스 드라이버 IC(31), 및 소스 드라이버 IC(31)의 동작 타이밍을 제어하는 타이밍 컨트롤러(20)를 포함한다. 구동 전압 라인(111, 152)은 제 1 구동 전압 라인층(111)과 제 2 구동 전압 라인층(152)을 포함한다. 제 1 구동 전압 라인층(111)은 제 1 금속층(112)으로 이루어지고, 제 2 구동 전압 라인층(152)은 제 1 금속층(112)의 상부에 배치되며, 제 1 금속층(112)과 다른 제 2 금속층으로 이루어진다. 구동 전압 라인(111, 152)을 이루는 제 1 및 제 2 구동 전압 라인층(111, 152)은 적어도 일부 오버랩된다.

일 예로, 제 1 금속층(112)은 차광층일 수 있고, 제 2 금속층은 소스/드레인 금속층일 수 있다. 차광층은 광을 차단하는 성질이 보다 우수한 금속으로 형성되고, 소스/드레인 금속층은 전기 전도성이 보다 우수한 금속으로 형성되는 것이 바람직하다. 또한, 차광층인 제 1 금속층(112)과 소스/드레인 금속층인 제 2 금속층에서 필요한 물리적 성질 및 구동 성능이 서로 다르다. 따라서, 일 예에 따른 제 1 구동 전압 라인층(111)과 제 2 구동 전압 라인층(152)은 서로 다른 금속 또는 합금으로 이루어질 수 있다.

일 예에 따른 구동 전압 라인(111, 152)은 차광층으로 이루어진 제 1 구동 전압 라인층(111)과 소스/드레인 금속층으로 이루어진 제 2 구동 전압 라인층(152)의 2중 적층 구조로 이루어진다. 구동 전압 라인(111, 152)을 2중 적층 구조로 형성하는 경우, 동일한 폭을 갖는 경우 구동 전압 라인(111, 152)의 단면적이 증가한 것과 같은 효과가 있다. 구동 전압 라인(111, 152)의 단면적이 증가하는 경우, 구동 전압 라인(111, 152)에 흐르는 구동 전류의 크기가 증가한다. 이 경우, 동일한 크기의 구동 전류를 흐르게 하기 위한 구동 전압 라인(111, 152)의 폭이 감소하므로, 구동 전압 라인(111, 152)의 폭을 감소시킬 수 있다. 이에 따라, 구동 전압 라인(111, 152)의 폭 증가에 의한 화소(P)의 개구율 저하를 방지할 수 있다.

일 예에 따른 표시 패널(10)은 제 1 방향(Y)으로 마련된 기준 전압 라인(174)을 더 포함한다. 기준 전압 라인(174)은 구동 전압 라인(111, 152)의 사이에 마련된다. 기준 전압 라인(174)은 제 1 금속층(112)으로 이루어진다. 기준 전압 라인(174)은 차광층으로 이루어진다.

기준 전압 라인(174)을 제 1 구동 전압 라인층(111)과 동일한 차광층으로 형성하는 경우, 제 1 구동 전압 라인층(111)과 기준 전압 라인(174)을 동시에 형성할 수 있다. 이에 따라, 제 1 구동 전압 라인층(111)과 기준 전압 라인(174)을 마련하는 제조 비용을 감소시킬 수 있다.

일 예에 따른 표시 패널(10)은 제 1 방향(Y)으로 마련된 데이터 라인(D)을 더 포함한다. 데이터 라인(D)은 구동 전압 라인(111, 152)과 기준 전압 라인(174)의 사이에 마련된다. 데이터 라인(D)은 제 1 금속층(112)으로 이루어진다. 데이터 라인(D)은 차광층으로 이루어진다.

데이터 라인(D)을 제 1 구동 전압 라인층(111) 및 기준 전압 라인(174)과 동일한 차광층으로 형성하는 경우, 데이터 라인(D)과 제 1 구동 전압 라인층(111) 및 기준 전압 라인(174)을 동시에 형성할 수 있다. 이에 따라, 제 1 구동 전압 라인층(111), 기준 전압 라인(174), 및 데이터 라인(D)을 마련하는 제조 비용을 감소시킬 수 있다.

일 예에 따른 표시 패널(10)은 제 1 방향(Y)과 교차하는 제 2 방향(X)으로 마련된 스캔 라인(S)을 포함한다. 또한, 표시 패널(10)은 제 2 방향(X)으로 마련된 센싱 라인(SE)을 포함한다.

이 경우, 구동 전압 라인(111, 152)을 이루는 제 2 구동 전압 라인층(152)은 구동 전압 라인(111, 152)을 이루는 제 1 구동 전압 라인층(111)과 완전히 오버랩된다. 제 2 구동 전압 라인층(152)의 제 2 방향(X)으로의 폭은 제 1 구동 전압 라인층(111)의 제 2 방향(X)으로의 폭보다 좁거나 같을 수 있다. 제 2 구동 전압 라인층(152)의 제 1 방향(Y)으로의 길이는 제 1 구동 전압 라인층(111)의 제 1 방향(Y)으로의 길이보다 짧거나 같을 수 있다. 제 2 구동 전압 라인층(152)은 제 1 구동 전압 라인층(111) 상에서 일체로 형성된다. 제 2 구동 전압 라인층(152)은 제 1 구동 전압 라인층(111)과 서로 다른 층에 형성되어 구동 전류를 흐르게 하므로, 단일한 층에 형성된 경우 대비 구동 전압 라인(111, 152)의 제 2 방향(X)으로의 폭이 감소할 수 있다. 구동 전압 라인(111, 152)의 제 2 방향(X)으로의 폭이 감소함에 따라 화소(P)의 발광 영역을 구동 전압 라인(111, 152)이 차단하지 않으므로 화소(P)의 개구율이 증가한다.

일 예에 따른 스캔 라인(S)은 구동 전압 라인(111, 152)과 교차하는 영역인 교차 영역(A)에서 제 1 금속층(112)과 제 2 금속층의 사이에 배치된 제 3 금속층(151)으로 이루어진다. 스캔 라인(S)은 교차 영역(A)을 제외한 영역에서는 제 2 금속층인 소스/드레인 금속층으로 이루어진다. 스캔 라인(S)은 구동 전압 라인(111, 152)과 교차할 때에는 게이트 금속층으로 이루어진다.

스캔 라인(S)은 기준 전압 라인(174) 및 데이터 라인(D)과 교차할 때에는 제 1 금속층(112)과 다른 층인 제 2 금속층으로 이루어지므로 기준 전압 라인(174) 및 데이터 라인(D)과 전기적으로 연결되지 않는다. 또한, 스캔 라인(S)은 구동 전압 라인(111, 152)과 교차하는 영역인 교차 영역(A)에서 제 1 금속층(112) 및 제 2 금속층과 다른 층인 제 3 금속층(151)으로 이루어지므로 구동 전압 라인(111, 152)과 전기적으로 연결되지 않는다. 이에 따라, 스캔 라인(S)이 스캔 라인(S)과 교차하는 방향으로 배치된 구동 전압 라인(111, 152), 기준 전압 라인(174), 및 데이터 라인(D)과의 단락을 방지할 수 있다.

일 예에 따른 센싱 라인(SE)은 구동 전압 라인(111, 152)과 교차하는 영역인 교차 영역(A)에서 제 1 금속층(112)과 제 2 금속층의 사이에 배치된 제 3 금속층(151)으로 이루어진다. 센싱 라인(SE)은 교차 영역(A)을 제외한 영역에서는 제 2 금속층인 소스/드레인 금속층으로 이루어진다. 센싱 라인(SE)은 구동 전압 라인(111, 152)과 교차할 때에는 게이트 금속층으로 이루어진다.

센싱 라인(SE)은 기준 전압 라인(174) 및 데이터 라인(D)과 교차할 때에는 제 1 금속층(112)과 다른 층인 제 2 금속층으로 이루어지므로 기준 전압 라인(174) 및 데이터 라인(D)과 전기적으로 연결되지 않는다. 또한, 센싱 라인(SE)은 구동 전압 라인(111, 152)과 교차하는 영역인 교차 영역(A)에서 제 1 금속층(112) 및 제 2 금속층과 다른 층인 제 3 금속층(151)으로 이루어지므로 구동 전압 라인(111, 152)과 전기적으로 연결되지 않는다. 이에 따라, 센싱 라인(SE)이 센싱 라인(SE)과 교차하는 방향으로 배치된 구동 전압 라인(111, 152), 기준 전압 라인(174), 및 데이터 라인(D)과의 단락을 방지할 수 있다.

일 예에 따른 제 2 구동 전압 라인층(152)은 표시 패널(10)에 마련된 화소(P) 각각과 전기적으로 연결된다. 제 2 구동 전압 라인층(152)은 화소(P) 각각과 연결되기 위해 제 1 구동 전압 라인층(111)과 중첩된 영역에서 제 2 방향(X)으로 분기되어 배치된다.

제 2 구동 전압 라인층(152)은 데이터 라인(D)과 교차하도록 배치된다. 제 2 구동 전압 라인층(152)은 기준 전압 라인(174)이 배치된 영역과 제 2 방향(X)으로 인접한 영역까지 연장된다. 제 2 구동 전압 라인층(152)은 기준 전압 라인(174)과 제 2 방향(X)으로 인접한 영역에서 제 1 방향(Y)으로 연장될 수 있다.

이에 따라, 제 2 구동 전압 라인층(152)은 각각의 화소(P)들과 전기적으로 연결될 수 있다. 또한, 제 2 구동 전압 라인층(152)은 데이터 라인(D)과 서로 다른 층에 형성되므로, 제 2 구동 전압 라인층(152)에 흐르는 구동 전압과 데이터 라인(D)에 흐르는 데이터 전압은 서로 영향을 받지 않는다.

도 7은 도 6의 교차 영역(A)의 확대도이다.

일 예에 따른 스캔 라인(S)은 교차 영역(A)을 제외한 영역에서 제 2 금속층으로 이루어지다가 교차 영역(A)에서 제 3 금속층(151)으로 이루어진다. 스캔 라인은 교차 영역(A)과 인접한 영역에서 제 1 컨택홀(CH1)을 통해 연결된다. 제 1 컨택홀(CH1)에 의해 스캔 라인(S)의 제 2 금속층으로 이루어진 부분과 제 3 금속층(151)으로 이루어진 부분이 전기적으로 연결된다. 이에 따라, 스캔 라인(S)은 제 2 방향(X)으로 스캔 신호를 공급할 수 있다.

또한, 일 예에 따른 구동 전압 라인(111, 152)을 이루는 제 1 및 제 2 구동 전압 라인층(111, 152)은 교차 영역(A)을 제외한 영역에서 제 2 컨택홀(CH2)을 통해 연결된다. 이에 따라, 제 1 및 제 2 구동 전압 라인층(111, 152)은 동일한 구동 전압을 제 1 방향(Y)으로 공급한다.

도 8은 도 7의 Ⅱ-Ⅱ`의 단면도이다.

베이스 기판(100)은 상부에 배치된 배선들 및 절연층들을 지지한다.

버퍼층(120)은 베이스 기판(100)의 상부에 배치된다. 버퍼층(120)은 전기 절연성이 우수한 물질로 형성될 수 있다. 버퍼층(120)은 상부에 배치된 배선들을 외부의 충격으로부터 보호하는 역할을 수행할 수 있다.

게이트 절연막(140)은 버퍼층(120)의 상부에 배치된다. 게이트 절연막(140)은 게이트 금속층을 하부의 층들과 절연시킨다. 게이트 절연막(140)은 전기 절연성이 우수한 물질로 형성될 수 있다.

제 3 금속층(151)은 게이트 절연막(140)의 상부에 배치된다. 제 3 금속층(151)은 교차 영역(A)에서 스캔 라인(S)을 구성한다. 제 3 금속층(151)은 구동 트랜지스터(DT)의 게이트 전극을 구성하는 층과 동일한 층이다. 제 3 금속층(151)은 제 1 금속층(112)인 차광층보다 상부에 배치된다.

층간 절연막(160)은 제 3 금속층(151)의 상부에 배치된다. 층간 절연막(160)은 제 3 금속층(151)의 상부 중 제 1 컨택홀(CH1)을 제외한 영역 상에 마련된다. 층간 절연막(160)은 전기 절연성이 우수한 물질로 형성될 수 있다. 층간 절연막(160)은 제 3 금속층(151)과 제 2 구동 전압 라인층(152)의 전기적인 연결을 차단한다.

스캔 라인(S)은 층간 절연막(160)의 상부에 배치된다. 스캔 라인(S)은 층간 절연막(160)을 관통하여 마련된 제 1 컨택홀(CH1)에 의해 제 3 금속층(151)과 연결된다. 제 1 컨택홀(CH1)은 교차 영역(A)의 양 측에 배치된다. 제 1 컨택홀(CH1)은 교차 영역(A)에서 제 2 방향(X)으로 이격되어 배치된다. 스캔 라인(S)은 스캔 신호를 제 2 방향(X)으로 공급한다.

제 2 구동 전압 라인층(152)은 층간 절연막(160)의 상부에 배치된다. 제 2 구동 전압 라인층(152)은 층간 절연막(160)에 의해 제 3 금속층(151)과 연결되지 않는다. 이에 따라, 스캔 라인(S)에서 공급하는 스캔 신호와 제 2 구동 전압 라인층(152)에서 공급하는 구동 전압이 혼합되는 문제를 방지할 수 있다.

도 9는 도 7의 Ⅲ-Ⅲ`의 단면도이다.

제 1 구동 전압 라인층(111)은 베이스 기판(100)의 상부에 배치된다. 제 1 구동 전압 라인층(111)은 차광층으로 이루어진다. 차광층은 구동 트랜지스터(DT)의 액티브층(130)에 빛이 입사되는 것을 방지하기 위한 차광 금속 패턴이다. 제 1 구동 전압 라인층(111)은 빛이 투과되지 않는 불투명한 금속 물질로 형성될 수 있다. 제 1 구동 전압 라인층(111)의 두께는 5000Å 이상 7000Å 이하일 수 있다.

버퍼층(120)은 제 1 구동 전압 라인층(111)의 상부에 배치된다. 버퍼층(120)은 제 1 구동 전압 라인층(111)의 상부 중 제 2 컨택홀(CH2)이 마련되지 않은 영역 상에 배치된다. 버퍼층(120)은 전기 절연성이 우수한 물질로 형성될 수 있다. 버퍼층(120)은 상부에 배치된 배선들을 외부의 충격으로부터 보호하는 역할을 수행할 수 있다. 버퍼층(120)의 두께는 3000Å 이상 5000Å 이하일 수 있다.

게이트 절연막(140)은 버퍼층(120)의 상부에 배치된다. 게이트 절연막(140)은 게이트 금속층을 하부의 층들과 절연시킨다. 게이트 절연막(140)은 전기 절연성이 우수한 물질로 형성될 수 있다. 게이트 절연막(140)의 두께는 1000Å 이상 2000Å 이하일 수 있다.

제 3 금속층(151)은 게이트 절연막(140)의 상부에 배치된다. 제 3 금속층(151)은 교차 영역(A)에서 스캔 라인(S)을 구성한다. 제 3 금속층(151)은 구동 트랜지스터(DT)의 게이트 전극을 구성하는 층과 동일한 층이다. 제 3 금속층(151)은 제 1 금속층(112)인 차광층보다 상부에 배치된다. 제 3 금속층(151)의 두께는 4500Å 이상 5000Å 이하일 수 있다.

층간 절연막(160)은 제 3 금속층(151)의 상부에 배치된다. 층간 절연막(160)은 제 3 금속층(151)의 상부 중 제 2 컨택홀(CH2)을 제외한 영역 상에 마련된다. 층간 절연막(160)은 전기 절연성이 우수한 물질로 형성될 수 있다. 층간 절연막(160)은 제 3 금속층(151)과 제 2 구동 전압 라인층(152)의 전기적인 연결을 차단한다. 층간 절연막(160)의 두께는 5000Å 이상 6000Å 이하일 수 있다.

제 2 구동 전압 라인층(152)은 층간 절연막(160)의 상부에 배치된다. 제 2 구동 전압 라인층(152)은 층간 절연막(160)에 의해 제 3 금속층(151)과 연결되지 않는다. 이에 따라, 스캔 라인(S)에서 공급하는 스캔 신호와 제 2 구동 전압 라인층(152)에서 공급하는 구동 전압이 혼합되는 문제를 방지할 수 있다. 제 2 구동 전압 라인층(152)의 두께는 3000Å 이상 4000Å 이하일 수 있다.

제 2 구동 전압 라인층(152)은 층간 절연막(160) 및 버퍼층(120)을 관통하여 마련된 제 2 컨택홀(CH2)을 통해 제 1 구동 전압 라인층(151)과 연결된다. 제 2 구동 전압 라인층(152)과 제 1 구동 전압 라인층(151)은 복수의 제 2 컨택홀(CH2)을 통해 연결된다. 이에 따라, 제 1 및 제 2 구동 전압 라인층(151)은 단일한 층으로 이루어진 구동 전압 라인(111, 152)과 같이 구동 전압을 균일하게 공급할 수 있다.

도 10은 본 출원의 다른 예에 따른 표시 장치의 구동 전압 라인(111, 152), 기준 전압 라인(174), 데이터 라인(D), 스캔 라인(S), 및 센싱 라인(SE)을 나타낸 평면도이다.

다른 예에 따른 표시 장치는 제 1 방향(Y)으로 구동 전압 라인(111, 152)이 마련된 표시 패널(10), 구동 전압 라인(111, 152)에 구동 전압을 공급하는 소스 드라이버 IC(31), 및 소스 드라이버 IC(31)의 동작 타이밍을 제어하는 타이밍 컨트롤러(20)를 포함한다. 구동 전압 라인(111, 152)은 제 1 구동 전압 라인층(111)과 제 2 구동 전압 라인층(152)을 포함한다. 제 1 구동 전압 라인층(152)은 제 1 금속층(112)으로 이루어지고, 제 2 구동 전압 라인층(152)은 제 1 금속층(112)의 상부에 배치된 제 2 금속층으로 이루어진다. 구동 전압 라인(111, 152)을 이루는 제 1 및 제 2 구동 전압 라인층(111, 152)은 적어도 일부 오버랩된다.

다른 예에 따른 구동 전압 라인(111, 152)은 차광층으로 이루어진 제 1 구동 전압 라인층(111)과 소스/드레인 금속층으로 이루어진 제 2 구동 전압 라인층(152)의 2중 적층 구조로 이루어진다. 구동 전압 라인(111, 152)을 2중 적층 구조로 형성하는 경우, 동일한 폭을 갖는 경우 구동 전압 라인(111, 152)의 단면적이 증가한 것과 같은 효과가 있다. 구동 전압 라인(111, 152)의 단면적이 증가하는 경우, 구동 전압 라인(111, 152)에 흐르는 구동 전류의 크기가 증가한다. 이 경우, 동일한 크기의 구동 전류를 흐르게 하기 위한 구동 전압 라인(111, 152)의 폭이 감소하므로, 구동 전압 라인(111, 152)의 폭을 감소시킬 수 있다. 이에 따라, 구동 전압 라인(111, 152)의 폭 증가에 의한 화소(P)의 개구율 저하를 방지할 수 있다.

다른 예에 따른 표시 패널(10)은 제 1 방향(Y)으로 마련된 기준 전압 라인(174)을 더 포함한다. 기준 전압 라인(174)은 구동 전압 라인(111, 152)의 사이에 마련된다. 기준 전압 라인(174)은 제 1 금속층(112)으로 이루어진다. 기준 전압 라인(174)은 차광층으로 이루어진다.

다른 예에 따른 표시 패널(10)은 제 1 방향(Y)으로 마련된 데이터 라인(D)을 더 포함한다. 데이터 라인(D)은 구동 전압 라인(111, 152)과 기준 전압 라인(174)의 사이에 마련된다. 데이터 라인(D)은 제 1 금속층(112)으로 이루어진다. 데이터 라인(D)은 차광층으로 이루어진다.

다른 예에 따른 표시 패널(10)은 제 1 방향(Y)과 교차하는 제 2 방향(X)으로 마련된 스캔 라인(S)과 센스 라인(SE)을 더 포함한다. 스캔 라인(S)과 센스 라인(SE) 각각은 제 2 금속층으로 이루어진다. 스캔 라인(S)과 센스 라인(SE)은 교차 영역(B) 및 교차 영역(B)을 제외한 영역 모두 소스/드레인층으로 이루어진다. 스캔 라인(S)은 제 2 방향(X)으로 스캔 신호를 공급하기 위해 다른 층과 연결되지 않는다. 스캔 라인(S)과 연결된 컨택홀은 마련되지 않는다.

다른 예에 따른 제 2 구동 전압 라인층(152)은 스캔 라인(S)과 교차하는 영역인 교차 영역(B)에서 분리된다. 제 2 구동 전압 라인층(152)은 소스/드레인 금속층인 제 2 금속층으로 이루어진다. 제 2 구동 전압 라인층(152)은 스캔 라인(S)과 동일한 층에 배치되므로, 스캔 라인(S)과 교차하는 영역인 교차 영역(B)에서는 배치될 수 없다. 이에 따라, 다른 예에 따른 제 2 구동 전압 라인층(152)은 교차 영역(B)마다 분리되어 배치된다.

다른 예에 따른 분리된 제 2 구동 전압 라인층(152)은 교차 영역(B)에서 제 1 금속층(112)과 상기 제 2 금속층의 사이에 배치된 제 3 금속층(151)으로 연결된다. 분리된 제 2 구동 전압 라인층(152)은 스캔 라인(S)과의 전기적인 단락을 방지하기 위해 교차 영역(B)에서 분리되어 있을 뿐, 제 1 방향(Y)으로 구동 전압을 공급하여야 하므로 교차 영역(B)에서 전기적으로 연결되어야 한다. 제 2 구동 전압 라인층(152)은 교차 영역(B)에서 제 3 금속층(151)으로 연결되는 경우 스캔 라인(S)과 전기적으로 연결되지 않는다.

다른 예에 따른 제 2 구동 전압 라인층(152)은 센스 라인(SE)과 교차하는 영역인 교차 영역(B)에서 분리된다. 제 2 구동 전압 라인층(152)은 소스/드레인 금속층인 제 2 금속층으로 이루어진다. 제 2 구동 전압 라인층(152)은 센스 라인(SE)과 동일한 층에 배치되므로, 센스 라인(SE)과 교차하는 영역인 교차 영역(B)에서는 배치될 수 없다. 이에 따라, 다른 예에 따른 제 2 구동 전압 라인층(152)은 교차 영역(B)마다 분리되어 배치된다.

다른 예에 따른 분리된 제 2 구동 전압 라인층(152)은 교차 영역(B)에서 제 1 금속층(112)과 상기 제 2 금속층의 사이에 배치된 제 3 금속층(151)으로 연결된다. 분리된 제 2 구동 전압 라인층(152)은 센스 라인(SE)과의 전기적인 단락을 방지하기 위해 교차 영역(B)에서 분리되어 있을 뿐, 제 1 방향(Y)으로 구동 전압을 공급하여야 하므로 교차 영역(B)에서 전기적으로 연결되어야 한다. 제 2 구동 전압 라인층(152)은 교차 영역(B)에서 제 3 금속층(151)으로 연결되는 경우 스캔 라인(S)과 전기적으로 연결되지 않는다.

도 11은 도 10의 교차 영역(B)의 확대도이다.

다른 예에 따른 구동 전압 라인(111, 152)을 이루는 제 1 및 제 2 구동 전압 라인층(111, 152)은 교차 영역(A)을 제외한 영역에서 제 2 컨택홀(CH2)을 통해 연결된다. 이에 따라, 제 1 및 제 2 구동 전압 라인층(111, 152)은 동일한 구동 전압을 제 1 방향(Y)으로 공급한다.

또한, 다른 예에 따른 제 2 구동 전압 라인층(152)은 교차 영역(B)과 인접한 영역에서 제 3 컨택홀(CH3)을 통해 제 3 금속층(151)과 연결된다. 제 3 금속층(151)은 교차 영역(B)에서 분리된 제 2 구동 전압 라인층(152)을 서로 연결하는 브릿지 배선 역할을 한다.

분리된 제 2 구동 전압 라인층(152)은 제 3 금속층(151)을 통해 연결되어 제 1 방향(Y)으로 구동 전압을 공급할 수 있다. 또한, 제 3 금속층(151)은 스캔 라인(S)과 서로 다른 층에 배치되어 제 2 구동 전압 라인층(152)을 통해 공급되는 구동 전압과 스캔 라인(S)을 통해 공급되는 스캔 신호가 서로 혼합되는 것을 방지할 수 있다.

도 12는 도 11의 Ⅳ-Ⅳ`의 단면도이다.

제 3 금속층(151)은 게이트 절연막(140)의 상부에 배치된다. 제 3 금속층(151)은 교차 영역(A)에서 제 2 구동 전압 라인층(152)을 연결한다. 제 3 금속층(151)은 구동 트랜지스터(DT)의 게이트 전극을 구성하는 층과 동일한 층이다. 제 3 금속층(151)은 제 1 금속층(112)인 차광층보다 상부에 배치된다. 제 3 금속층(151)의 두께는 4500Å 이상 5000Å 이하일 수 있다.

층간 절연막(160)은 제 3 금속층(151)의 상부에 배치된다. 층간 절연막(160)은 제 3 금속층(151)의 상부 중 제 2 및 제 3 컨택홀(CH2, CH3)을 제외한 영역 상에 마련된다. 층간 절연막(160)은 전기 절연성이 우수한 물질로 형성될 수 있다. 층간 절연막(160)은 제 3 금속층(151)과 제 2 구동 전압 라인층(152)의 전기적인 연결을 차단한다. 층간 절연막(160)의 두께는 5000Å 이상 6000Å 이하일 수 있다.

제 2 구동 전압 라인층(152)은 층간 절연막(160)의 상부에 배치된다. 제 2 구동 전압 라인층(152)은 층간 절연막(160) 및 버퍼층(120)을 관통하여 마련된 제 2 컨택홀(CH2)을 통해 제 1 구동 전압 라인층(151)과 연결된다. 제 2 구동 전압 라인층(152)과 제 1 구동 전압 라인층(151)은 복수의 제 2 컨택홀(CH2)을 통해 연결된다. 이에 따라, 제 1 및 제 2 구동 전압 라인층(151)은 단일한 층으로 이루어진 구동 전압 라인(111, 152)과 같이 구동 전압을 균일하게 공급할 수 있다. 제 2 구동 전압 라인층(152)의 두께는 3000Å 이상 4000Å 이하일 수 있다.

제 2 구동 전압 라인층(152)은 층간 절연막(160)을 관통하여 마련된 제 3 컨택홀(CH3)에 의해 제 3 금속층(151)과 연결된다. 이에 따라, 분리된 제 2 구동 전압 라인층(152)에서 공급하는 구동 전압은 제 3 금속층(151)을 통해 다음 제 2 구동 전압 라인층(152)으로 공급될 수 있다.

스캔 라인(S)은 층간 절연막(160)의 상부에 배치된다. 스캔 라인(S)은 소스/드레인 금속층인 제 2 금속층으로 형성된다. 스캔 라인(S)은 제 3 금속층(151)과 층간 절연막(160)을 통해 절연된다. 스캔 라인(S)은 제 2 구동 전압 라인층(152)과 이격되어 배치된다. 이에 따라, 스캔 라인(S)에서 공급하는 스캔 신호와 제 2 구동 전압 라인층(152)을 통해 공급되다가 제 3 금속층(151)을 통해 전달되는 구동 전압이 서로 혼합되는 것을 방지할 수 있다.

이상 설명한 내용을 통해 이 분야의 통상의 기술자는 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

10: 표시 패널 11: 하부 기판
12: 상부 기판 20: 게이트 구동부
30: 데이터 구동부 31: 소스 드라이버 IC
40: 연성필름 50: 제 1 인쇄회로보드
60: 연결부 70: 제 2 인쇄회로보드
200: 타이밍 컨트롤러 300: 호스트 시스템
P: 화소 DT: 구동 트랜지스터
ST1: 제 1 트랜지스터 ST2: 제 2 트랜지스터
ST3: 제 3 트랜지스터 OLED: 유기 발광 다이오드
C1: 제 1 커패시터 C2: 제 2 커패시터
EVSL: 저전위 구동 전압 라인 VRL, 174: 기준 전압 라인
EVDL: 구동 전압 라인 S: 스캔 라인
SE: 센싱 라인 D: 데이터 라인
100: 베이스 기판 111: 제 1 구동 전압 라인층
111a: 제 2 커패시터의 제 1 전극 112: 제 1 금속층
120: 버퍼층 131: 채널층
132: 소스 전극 132a: 제 1 커패시터의 제2 전극
132b: 제 2 커패시터의 제2 전극 133: 드레인 전극
140: 게이트 절연막 151: 제 3 금속층
152: 제 2 구동 전압 라인층 160: 층간 절연막
171: 제 1 연결 전극 172: 제 2 연결 전극
173: 제 1 커패시터의 제 1 전극

Claims

구동 트랜지스터를 포함하는 표시 패널에 제 1 방향으로 배치되고, 상기 구동 트랜지스터에 구동 전압을 공급하는 구동 전압 라인;
상기 표시 패널에 상기 제 1 방향으로 배치된 데이터 라인; 및
상기 표시 패널에 상기 제 1 방향으로 배치된 기준 전압 라인을 포함하고,
상기 구동 전압 라인은,
상기 제 1 방향으로 배치되고, 제 1 금속층으로 이루어진 제 1 구동 전압 라인층;
상기 제 1 방향으로 배치되고, 상기 제 1 구동 전압 라인층과 버퍼층 및 층간 절연막을 사이에 두고 상기 제 1 방향을 따라 오버랩하며, 상기 버퍼층 및 상기 층간 절연막을 관통하는 제 1 컨택홀을 통해 상기 제 1 구동 전압 라인층과 직접 연결된 제 2 금속층으로 이루어진 제 2 구동 전압 라인층; 및
상기 제 2 구동 전압 라인층으로부터 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고, 상기 버퍼층 및 상기 층간 절연막을 사이에 두고 상기 데이터 라인과 교차하는 연장 라인을 포함하고,
상기 버퍼층은 상기 제1 구동 전압 라인층 상에 배치되고, 상기 층간 절연막은 상기 버퍼층 상에 배치되며, 상기 제2 구동 전압 라인층은 상기 층간 절연막 상에 배치되는 표시 장치.
제 1 항에 있어서,
상기 표시 패널은,
상기 제 2 방향으로 배치된 스캔 라인 및 센스 라인을 더 포함하고,
상기 제 2 구동 전압 라인층은 상기 제 1 구동 전압 라인층과 완전히 오버랩되고,
상기 스캔 라인 및 상기 센스 라인 각각은 상기 구동 전압 라인과 교차하는 교차 영역에서, 상기 제 1 금속층과 상기 제 2 금속층의 사이에 배치되는 제3 금속층을 포함하고,
상기 제 3 금속층은 상기 제 1 구동 전압 라인층과 상기 버퍼층과 게이트 절연막을 사이에 두고 교차하고, 상기 제 2 구동 전압 라인층과 상기 층간 절연막을 사이에 두고 교차하며, 상기 게이트 절연막은 상기 버퍼층과 상기 층간 절연막 사이에 배치되는 표시 장치.
제 2 항에 있어서,
상기 스캔 라인 및 상기 센스 라인 각각은 상기 교차 영역을 제외한 영역에서 상기 제 2 금속층으로 이루어지고,
상기 스캔 라인 및 상기 센스 라인 각각의 제 2 금속층은 상기 교차 영역과 인접한 영역에서 상기 층간 절연막을 관통하는 제 2 컨택홀을 통해 상기 스캔 라인 및 상기 센스 라인 각각의 제3 금속층과 연결된 표시 장치.
삭제
제 1 항에 있어서,
상기 기준 전압 라인은 상기 구동 전압 라인과 인접한 다른 구동 전압 라인 사이에 배치되고,
상기 기준 전압 라인은 상기 제 1 금속층과 동일한 층에 배치되는 표시 장치.
제 5 항에 있어서,
상기 데이터 라인은 상기 구동 전압 라인과 상기 기준 전압 라인 사이에 배치되고,
상기 데이터 라인은 상기 제 1 금속층과 동일한 층에 배치되는 표시 장치.
제 1 항에 있어서,
상기 표시 패널은 상기 제 2 금속층과 동일한 층에 상기 제 2 방향으로 배치되는 스캔 라인 및 센스 라인을 더 포함하고,
상기 제 2 구동 전압 라인층은 상기 스캔 라인 및 상기 센스 라인과 교차하는 교차 영역에서 분리되며,
상기 분리된 제 2 구동 전압 라인층은 상기 교차 영역에서 상기 제 1 금속층과 상기 제 2 금속층의 사이에 배치된 제 3 금속층으로 연결되고,
상기 제 3 금속층은 상기 제 1 구동 전압 라인층과 오버랩하고, 상기 스캔 라인 및 상기 센스 라인과 교차하는 표시 장치.
제 7 항에 있어서,
상기 제 2 구동 전압 라인층은 상기 교차 영역과 인접한 영역에서 제 3 컨택홀을 통해 상기 제 3 금속층과 연결된 표시 장치.
제 7 항에 있어서,
상기 제 1 금속층과 상기 제 3 금속층 사이에 상기 버퍼층이 배치되고,
상기 제 3 금속층과 상기 제 2 금속층 사이에 상기 층간 절연막이 배치되는 표시 장치.
제 7 항에 있어서,
상기 기준 전압 라인은 상기 구동 전압 라인과 인접한 다른 구동 전압 라의 사이에 배치되고,
상기 기준 전압 라인은 상기 제 1 금속층과 동일한 층에 배치되는 표시 장치.
제 10 항에 있어서,
상기 데이터 라인은 상기 구동 전압 라인과 상기 기준 전압 라인 사이에 배치되고,
상기 데이터 라인은 상기 제 1 금속층과 동일한 층에 배치되는 표시 장치.
제 1 항에 있어서,
상기 연장 라인은 상기 표시 패널에서 상기 구동 전압 라인과 상기 기준 전압 라인 사이에 배치된 화소들 각각과 전기적으로 연결된 표시 장치.
제 12 항에 있어서,
상기 제 1 구동 전압 라인층은 상기 화소에 포함된 커패시터의 전극을 이루는 층과 동일한 층으로 이루어진 표시 장치.