JP2007227750A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】 寄生容量を低減させて、光電変換する際に出力電圧が大きくなる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】 ｐ型基板１の所定領域に、所定深さのｎ型ウェル２を形成して、ｐ型基板１とｎ型ウェル２との接合界面に生成される空乏層により、入射された光の光電変換を行う半導体装置において、ｎ型ウェル２の底部側に生成される空乏層Ｋ1の深さより深く、かつ、ｎ型ウェル２の側方に生成される空乏層Ｋ2、Ｋ3の幅より大きいトレンチ２２を、ｎ型ウェル２の側方の接合界面Ｊ2、Ｊ3を削除するように設け、トレンチ２２に絶縁層２１を埋め込む。
【選択図】図３
【解決手段】 ｐ型基板１の所定領域に、所定深さのｎ型ウェル２を形成して、ｐ型基板１とｎ型ウェル２との接合界面に生成される空乏層により、入射された光の光電変換を行う半導体装置において、ｎ型ウェル２の底部側に生成される空乏層Ｋ1の深さより深く、かつ、ｎ型ウェル２の側方に生成される空乏層Ｋ2、Ｋ3の幅より大きいトレンチ２２を、ｎ型ウェル２の側方の接合界面Ｊ2、Ｊ3を削除するように設け、トレンチ２２に絶縁層２１を埋め込む。
【選択図】図３
Description
本発明は、イメージセンサに用いられる半導体装置及び半導体装置の製造方法に関する。
イメージセンサは、例えば、１つのフォトダイオードを有するセルを、平面上に複数整列配置したものであり、通常、カラーフィルタやプリズムに入射光を入射して、赤色域（Ｒ域）、緑色域（Ｇ域）、青色域（Ｂ域）各々の波長の光に分光し、分光した光を同じ構造のセルに各々入射することにより、Ｒ、Ｇ、Ｂ各々の波長の光の入射強度を検出している。又、タイムシェアによりＲ、Ｇ、Ｂ各々の波長の光を同一セルに入射し、そのタイムシェア毎に、Ｒ、Ｇ、Ｂ各々の波長の光の入射強度を検出するものもある。
図１に一般的なイメージセンサの１つのセルの構成を示す。
図１に示すように、イメージセンサの１つのセル（１つのフォトダイオード）は、Ｐ型基板１の所定領域に形成されたＮ型ウェル２と、素子間分離のため、Ｎ型ウェル２の上部周縁にＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたフィールド酸化膜３と、Ｎ型ウェル２と電気的接続を取るための高濃度Ｎ型領域４と、フィールド酸化膜３の上層に形成された層間絶縁膜５と、層間絶縁膜５を貫通して形成され、高濃度Ｎ型領域４と接続される配線６と、層間絶縁膜５、配線６の上層に形成され、素子を保護する保護膜７を有するものである。なお、特許文献１のように、１つのセルの周囲をトレンチ絶縁層により、素子分離するものもある。上記構成のセルにおいては、Ｐ型基板１とＮ型ウェル２との接合界面Ｊ1〜Ｊ3の近傍に空乏層Ｋ1〜Ｋ3が生成されており、入射光９が入射された際、素子内部で吸収された光によりキャリア１０（電子−正孔対）が発生し、主に空乏層Ｋ1〜Ｋ3で発生したキャリア１０が、各々Ｐ型領域、Ｎ型領域へ移動することで電流が生じて、光電変換が行われることになる。
図１に示すように、イメージセンサの１つのセル（１つのフォトダイオード）は、Ｐ型基板１の所定領域に形成されたＮ型ウェル２と、素子間分離のため、Ｎ型ウェル２の上部周縁にＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたフィールド酸化膜３と、Ｎ型ウェル２と電気的接続を取るための高濃度Ｎ型領域４と、フィールド酸化膜３の上層に形成された層間絶縁膜５と、層間絶縁膜５を貫通して形成され、高濃度Ｎ型領域４と接続される配線６と、層間絶縁膜５、配線６の上層に形成され、素子を保護する保護膜７を有するものである。なお、特許文献１のように、１つのセルの周囲をトレンチ絶縁層により、素子分離するものもある。上記構成のセルにおいては、Ｐ型基板１とＮ型ウェル２との接合界面Ｊ1〜Ｊ3の近傍に空乏層Ｋ1〜Ｋ3が生成されており、入射光９が入射された際、素子内部で吸収された光によりキャリア１０（電子−正孔対）が発生し、主に空乏層Ｋ1〜Ｋ3で発生したキャリア１０が、各々Ｐ型領域、Ｎ型領域へ移動することで電流が生じて、光電変換が行われることになる。
図１に示すように、Ｐ型基板１とＮ型ウェル２との接合界面Ｊ1〜Ｊ3は、光の入射面に平行な接合界面Ｊ1と垂直な接合界面Ｊ2、Ｊ3から構成される。従って、接合界面Ｊ2、Ｊ3が生成する空乏層Ｋ2、Ｋ3は、Ｐ型基板１の深さ方向に、入射光９と略平行に配置された領域となり、光電変換に大きく寄与する領域と、全く寄与しない領域、つまり、素子の感度に大きく寄与する領域と、全く寄与しない領域を有することとなる。電気回路的機能を考えると、空乏層Ｋ1〜Ｋ3は、キャパシタＣ1〜Ｃ3として機能するため、素子感度に寄与しない空乏層を有することは、余分な寄生容量を有することになり、光電変換する際に、出力電圧の低下を招く原因となる。これは、上記素子構造において、電圧と容量の関係（Ｖ＝Ｑ／Ｃ）を考慮すると、容量Ｃが増えた場合、出力電圧Ｖが低下することから明らかである。従って、出力電圧Ｖを増加させるには、即ち、光電効率を増加させ、素子感度を増加させるには、電荷Ｑを大きくするか、又は、容量Ｃを小さくすることが望ましい。
このように、従来の構造のセルでは、余分な容量を有するため、光電変換されても、出力電圧を向上させることができないという問題があった。なお、寄生容量を低減するという点では、上記特許文献２には、ウェル自体の構造を工夫する等の方法が示されているが、いずれも、ウェルの側方に形成される空乏層Ｋ2、Ｋ3の容量Ｃ2、Ｃ3について着目したものではない。特に、光電変換を効率的に行うには、底部側の空乏層Ｋ1を所定の深さに配置することが望ましいが、このような場合、側方の空乏層Ｋ2、Ｋ3の領域が大きくなると共に、空乏層Ｋ2、Ｋ3の容量Ｃ2、Ｃ3も大きくなり、効率的な光電変換を行う上では、大きな障害となる。
特に、現在、デジタルカメラ等の普及に伴い、より高解像度のイメージセンサ、つまり、高画素数のイメージセンサが求められているが、全体の大きさを変更せず、高画素数とするには、１つのセル当たりの面積は小さくせざるを得ず、セル面積は小さくても、高い光電効率を有するものが求められている。
本発明は上記課題に鑑みなされたもので、寄生容量を低減させて、光電変換する際に出力電圧が大きくなる半導体装置及び半導体装置の製造方法を提供することを目的とする。
上記課題を解決する第１の発明に係る半導体装置は、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする。
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする。
上記課題を解決する第２の発明に係る半導体装置は、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように設けると共に、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に設け、
前記第１溝及び前記第２溝に絶縁物を埋め込んだことを特徴とする。
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように設けると共に、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に設け、
前記第１溝及び前記第２溝に絶縁物を埋め込んだことを特徴とする。
上記課題を解決する第３の発明に係る半導体装置は、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする。
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする。
上記課題を解決する第４の発明に係る半導体装置は、
上記第１〜第３のいずれかの発明に記載の半導体装置において、
前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする。
上記第１〜第３のいずれかの発明に記載の半導体装置において、
前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする。
上記課題を解決する第５の発明に係る半導体装置の製造方法は、
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする。
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする。
上記課題を解決する第６の発明に係る半導体装置の製造方法は、
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
更に、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に形成し、
前記第１溝及び前記第２溝に絶縁物を埋め込むことを特徴とする。
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
更に、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に形成し、
前記第１溝及び前記第２溝に絶縁物を埋め込むことを特徴とする。
上記課題を解決する第７の発明に係る半導体装置の製造方法は、
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする。
入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする。
上記課題を解決する第８の発明に係る半導体装置は、
上記第７の発明に記載の半導体装置において、
前記逆三角形状の溝は、アルカリ系溶液を用いるウェットエッチングにより形成することを特徴とする。
上記第７の発明に記載の半導体装置において、
前記逆三角形状の溝は、アルカリ系溶液を用いるウェットエッチングにより形成することを特徴とする。
上記課題を解決する第９の発明に係る半導体装置は、
上記第５〜第８のいずれかの発明に記載の半導体装置において、
前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする。
上記第５〜第８のいずれかの発明に記載の半導体装置において、
前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする。
本発明によれば、ウェル領域の側方側の接合界面、つまり、ウェル領域の側方側の空乏層を排除するので、素子自体の寄生容量を低減することができ、出力電圧を増大させると共に、素子間の分離も行うことができ、リーク電流を低減させることもできる。その結果、素子感度を向上させることができる。
本発明に係る半導体装置は、基板の所定領域に形成されたウェル構造において、その側面における基板側との接合界面近傍の空乏層に着目し、これを排除することにより、高効率の光電変換を図るものである。具体的には、ウェル構造の側方の空乏層は、必ずしも、光電変換の向上に寄与しているとは限らず、むしろ、その寄生容量のため、光電変換の際に出力電圧を低減させている。従って、より効率よく光電変換を行うには、側方の余分な空乏層を排除して、余分な寄生容量を低減させることが望ましく、これにより、素子の出力電圧を向上させるものである。
以下、図２〜図６を参照して、本発明に係る半導体装置の実施形態例のいくつかを説明する。
以下、図２〜図６を参照して、本発明に係る半導体装置の実施形態例のいくつかを説明する。
図２は、本発明に係る半導体装置の構造を説明する図であり、図３は、図２に示した半導体装置の製造方法を説明する図である。なお、図２、図３において、図１に示した半導体装置と同等の構成には同じ符号を付す。
図２に示すように、本実施例の半導体装置は、イメージセンサの１つのセル（１つのフォトダイオード）として、Ｐ型基板１の所定領域に形成されたＮ型ウェル２と、素子間分離のために形成された酸化膜等からなる絶縁層２１と、Ｎ型ウェル２と電気的接続を取るための高濃度Ｎ型領域４と、絶縁層２１、Ｎ型ウェル２の上層に形成された層間絶縁膜５と、層間絶縁膜５を貫通して形成され、高濃度Ｎ型領域４と接続される配線６と、層間絶縁膜５、配線６の上層に形成され、素子を保護する保護膜７を有するものである。なお、Ｐ型、Ｎ型は、上記組み合わせに限定されず、逆の構成としてもよい。
本実施例の半導体装置においては、絶縁層２１が、Ｎ型ウェル２側方を囲むように、Ｎ型ウェル２と直接隣接して配置されており、絶縁層２１の底部の位置は、接合界面Ｊ1より深い位置に配置されている。又、この絶縁層２１は、Ｎ型ウェル２の側方において、Ｐ型基板１等のＰ型領域との接合界面を形成しないようにしている。上記構成により、Ｎ型ウェル２の側方における容量Ｃ2、Ｃ3が、図１に示した素子構造では、空乏層Ｋ2、Ｋ3であったものが、本実施例の素子では、絶縁層２１の容量に置き換わることになる。
この絶縁層２１の容量は、空乏層Ｋ2、Ｋ3の容量より小さいものであり、又、後述の図７に示すように、絶縁層２１の幅Ｗが大きくなればなるほど小さくなる。従って、絶縁層２１の幅Ｗを可能な限り大きくすれば、Ｎ型ウェル２の側方における容量Ｃ2、Ｃ3も可能な限り小さくすることができる。なお、絶縁層２１の幅Ｗは、１セル当たりの大きさにより、その上限値が規定される。
次に、上記構造の半導体装置の製造方法を、図３を用いて説明する。
図３（ａ）に示すように、最初に、Ｐ型基板１の所定領域に、所定量、所定種のイオン（例えば、リン（Ｐ）等）を注入し、その後、熱工程により拡散及び活性化することにより、Ｎ型ウェル２を形成する。このとき、Ｎ型ウェル２の底部側の接合界面Ｊ1の深さ位置は、ＲＧＢ各セルにおいて、全て同じ深さでもよいし、ＲＧＢ各セルに応じて、適切な深さ位置としてもよい。そして、Ｎ型ウェル２の領域内に高濃度Ｎ型領域４を形成する。この高濃度Ｎ型領域４は、Ｎ型ウェル２の領域の一部に更に高濃度のイオンを注入することにより形成する。
図３（ａ）の状態では、図１と同様に、Ｎ型ウェルの側方には、Ｐ型基板１との接合界面Ｊ2、Ｊ3が存在している。そこで、本実施例においては、Ｎ型ウェルの側方に空乏層Ｋ2、Ｋ3が生成されないようにするため、図３（ｂ）、（ｃ）に示すように、Ｎ型ウェルの側方の接合界面Ｊ2、Ｊ3が存在する位置に、つまり、光の入射方向に略平行となる空乏層Ｋ2、Ｋ3が存在する位置に、トレンチ２２を形成して、接合界面Ｊ2、Ｊ3（空乏層Ｋ2、Ｋ3）を排除し、そして、そのトレンチ２２の内部に絶縁層２１を形成して、素子間分離を行うようにしている。このとき、素子間分離を確実に行うため、接合界面Ｊ1より深い位置までトレンチ２２を形成して、絶縁層２１を埋め込むことが望ましい。
なお、この絶縁層２１及びトレンチ２２の幅Ｗは、少なくとも、接合界面Ｊ2、Ｊ3が生成する空乏層Ｋ2、Ｋ3の幅（接合界面に垂直な方向の大きさを空乏層の幅と規定する。）より広くする必要がある。通常、空乏層の幅は、ＰＮ接合の濃度に依存し、ゼロバイアスのとき、高濃度の不純物同士が階段接合している場合は１μｍ程度、低濃度の不純物同士が階段接合している場合は１．５μｍ程度となる。従って、絶縁層２１及びトレンチ２２の幅Ｗは、少なくとも１μｍ、望ましくは、１．５μｍ以上とすればよい。更に、絶縁層２１及びトレンチ２２の深さＤ（Ｐ型基板１表面からの深さ位置を深さと規定する。）は、Ｎ型ウェル２の接合界面Ｊ1の深さ位置が、例えば、１．０μｍ程度であれば、生成される空乏層の幅１．５μｍをこの深さ位置に追加し、更に余裕を取るための深さを追加して、３．０μｍ程度が望ましい。
そして、図３（ｄ）に示すように、これらの素子部の表面に、層間絶縁膜５、配線６、保護膜７等を形成する。そして、これらの素子を、アレイとして平面上に整列配置することにより、イメージセンサを構成する各ＲＧＢセルを形成する。なお、図示していないが、各セルの上方には、入射光を各波長Ｒ、Ｇ、Ｂに分光する分光部材（例えば、カラーフィルタ等）が配置されており、分光部材により分光された各波長の光が、各Ｒ、Ｇ、Ｂ用のセルに入射されるようになっている。
このような構成を有するセルにおいては、Ｎ型ウェル２側方の空乏層Ｋ2、Ｋ3が絶縁膜２１に置き換わり、余分な寄生容量が低減されているので、接合界面Ｊ1近傍に生成される空乏層Ｋ1で入射光を光電変換する際に、その出力電圧を向上させることができる。その結果、入射光に対して、高効率の光電変換を達成することが可能となり、検出感度を向上させることができる。
実施例１においては、幅の広い絶縁層、トレンチを形成するため、セルの単位素子面積が大きくなることもある。又、セルの単位素子面積を大きくすることができない場合には、幅の広い絶縁層、トレンチを形成するため、実質的な受光面積が低下する場合もある。そこで、本実施例では、幅の広い絶縁層、トレンチを形成しても、実質的な受光面積が低下しないようにしたものである。このような特徴を有する本実施例の半導体装置の構成を、図４、図５を用いて説明する。なお、図４、５において、実施例１と同等の構成には同じ符号を付し、重複する説明は省略する。
図４に示すように、本実施例の半導体装置は、図２に示した実施例１における半導体装置と略同等の基本的構成を有するものであるが、Ｎ型ウェル２、素子間分離のために形成された酸化膜等からなる絶縁層２３の構成が異なるものである。
具体的には、本実施例の半導体装置においては、高濃度Ｎ型領域４の直下のＮ型ウェル２の領域と空乏層Ｋ1となるＮ型ウェル２の底部側の領域をのみ残すように、Ｎ型ウェル２の側方及び上方に直接隣接して、ステップ形状の絶縁層２３が配置されており、これにより、Ｎ型ウェル２の側方にＰ型領域との接合界面を形成しないようにしている。又、絶縁層２３の最底部の位置は、接合界面Ｊ1より深い位置に配置されている。つまり、この絶縁層２３は、Ｎ型ウェル２の側方において、素子分離を図ると共に空乏層の排除を図るものであり、更に、空乏層Ｋ1の上方において、空乏層Ｋ1が生成されるＮ型ウェル２の領域以外のＮ型ウェル２の排除を図るものである。
上記構成により、Ｎ型ウェル２の側方における容量Ｃ2、Ｃ3が、図１に示した素子構造では、空乏層Ｋ2、Ｋ3であったものが、本実施例の素子では、絶縁層２３の容量に置き換わることになる。更に、高濃度Ｎ型領域４の直下の位置まで、絶縁層２３の幅とするので、セルの単位素子面積を大きくすることなく、絶縁層２３の幅をより大きくすることができ、後述の図７に示すように、絶縁層２３の容量Ｃ2、Ｃ3を更に小さくすることができる。
次に、上記構造の半導体装置の製造方法を、図５を用いて説明する。
最初に、図５（ａ）に示すように、Ｐ型基板１の所定領域にＮ型ウェル２を形成する。そして、Ｎ型ウェル２の領域内に高濃度Ｎ型領域４を形成する。これは、実施例１の図３（ａ）に示す工程と同じである。
次に、Ｎ型ウェル２の側方に空乏層が生成されないようにするため、図５（ｂ）に示すように、Ｎ型ウェルの側方の接合界面Ｊ2、Ｊ3が存在する位置にトレンチ２４ａを形成する。このとき、接合界面Ｊ1が生成する空乏層Ｋ1の領域のみを残すため、トレンチ２４ａの深さＤ１は、空乏層Ｋ1の上方近傍までの深さとする。又、トレンチ２４ａの幅Ｗ１は、少なくとも、接合界面Ｊ2、Ｊ3が生成する空乏層Ｋ2、Ｋ3の幅より広くすると共に、素子の中心方向においては、高濃度Ｎ型領域４が残るような位置までの幅として、高濃度Ｎ型領域４の下層側のみにＮ型ウェル２が残るようにする。このように、トレンチ２４ａの幅Ｗ１をＮ型ウェル２の中心方向に拡幅することにより、素子面積を大きくすることなく、トレンチ２４ａの幅Ｗ１を、接合界面Ｊ2、Ｊ3が生成する空乏層Ｋ2、Ｋ3の幅より確実に広くできる。トレンチ２４ａの幅Ｗ１としては、実施例１と同様に、少なくとも１μｍ以上、望ましくは、１．５μｍ以上を確保すればよいが、本実施例の場合、単位素子面積を２５×２５μｍ2とすると、幅Ｗ１としては、１０μｍ程度を確保することが可能となる。
次に、図５（ｃ）に示すように、トレンチ２４ａの底部の端部に、狭い幅のトレンチ２４ｂを更に形成する。このとき、トレンチ２４ｂの幅Ｗ２は、素子間分離を確実に行い、かつ、主に光電変換に寄与する空乏層Ｋ1をできるだけ広く確保できるように、できるだけ狭い幅、例えば、０．５μｍ程度とする。つまり、セルの単位素子面積を大きくすることなく、できるだけ広い受光面積を確保できるようにする。又、トレンチ２４ｂの深さＤ２も、素子間分離を確実に行うような深さ、つまり、接合界面Ｊ1より深い位置まで深さとする。例えば、実施例１と同様に、Ｎ型ウェル２の接合界面Ｊ1の深さ位置が１．０μｍ程度であれば、生成される空乏層の幅１．５μｍをこの深さ位置に追加し、更に余裕を取るための深さを追加して、３．０μｍ程度が望ましい。
次に、図５（ｄ）に示すように、トレンチ２４ａ、２４ｂの内部に絶縁層２３を形成して埋め込む。
そして、図５（ｅ）に示すように、これら素子部の表面に、層間絶縁膜５、配線６、保護膜７等を形成する。そして、これらの素子を、アレイとして平面上に整列配置することにより、イメージセンサを構成する各ＲＧＢセルを形成する。なお、図示していないが、各セルの上方には、入射光を各波長Ｒ、Ｇ、Ｂに分光する分光部材（例えば、カラーフィルタ等）が配置されており、分光部材により分光された各波長の光が、各Ｒ、Ｇ、Ｂ用のセルに入射されるようになっている。
このような構成を有するセルにおいては、Ｎ型ウェル２の余分な部分が絶縁膜２３に置き換わり、余分な寄生容量が低減されているので、接合界面Ｊ1近傍に生成される空乏層Ｋ1で入射光の光を変換する際に、その出力電圧を向上させることができる。又、光電変換に主に寄与する空乏層Ｋ1の位置における絶縁層２３を狭くして、空乏層Ｋ1の面積を大きく確保するので、セルの単位素子面積を増やすことなく、受光面積を大きく確保することができる。その結果、入射光に対して、高効率の光電変換を達成することが可能となり、検出感度を向上させることができる。なお、本実施例の場合、空乏層Ｋ1における寄生容量は、高濃度Ｎ型領域４の直下に残されたＮ型ウェル２と空乏層Ｋ1が接する部分のみとなるため、寄生容量の低減の効果は大きい。
本実施例の半導体装置も、実施例２と同様に、幅の広い絶縁層、トレンチを形成しても、実質的な受光面積が低下しないようにしたものであるが、絶縁層、トレンチの形状が実施例２とは相違するものである。そこで、図６を用いて、本実施例の半導体装置の構成を説明する。なお、図６において、実施例１、２と同等の構成には同じ符号を付し、重複する説明は省略する。
図６に示すように、本実施例の半導体装置は、図２に示した実施例１、図４に示した実施例２における半導体装置と略同等の基本的構成を有するものであるが、Ｎ型ウェル２、素子間分離のために形成された酸化膜等からなる絶縁層２５の構成が異なるものである。
具体的には、本実施例の半導体装置においては、逆三角断面形状の絶縁層２５（トレンチ２６）が、Ｎ型ウェル２の側方を囲むように、Ｎ型ウェル２と直接隣接して配置されており、これにより、Ｎ型ウェル２の側方にＰ型領域との接合界面を形成しないようにしている。
この絶縁層２５は、その上方において、少なくとも、Ｎ型ウェル２の側方の接合界面が生成する空乏層の幅より広い幅で形成されており、更に、素子の中心方向に向かって、高濃度Ｎ型領域４が残る位置まで拡幅されている。又、その下方においても、空乏層Ｋ1の深さ位置で、少なくとも、Ｎ型ウェル２の側方の接合界面が生成する空乏層の幅より広い幅で形成されおり、更に、素子間分離ができる最低限の幅とされている。又、絶縁層２５の最底部の位置は、接合界面Ｊ1より深い位置に配置されている。従って、絶縁層２５の上方において、絶縁層２５の幅をできるだけ広く確保して、寄生容量の低減を図ると共に、絶縁層２５の下方の空乏層Ｋ1の深さ位置において、絶縁層２５の幅を必要最低限の狭い幅とし、できるだけ広い空乏層Ｋ1を確保することにより、できるだけ広い受光面積を確保している。
上記形状の絶縁層２５は、Ｐ型基板１の所定領域にＮ型ウェル２を形成した後、Ｎ型ウェル２の側方のＰ型基板１との接合界面を削除するように、異方性エッチングにより逆三角断面形状のトレンチ２６を形成し、その後、その内部に酸化珪素膜等の絶縁素材を埋め込むことにより形成される。異方性エッチングは、水酸化カリウム（ＫＯＨ）等のアルカリ系水溶液を用いたウェットエッチングを行うことにより達成される。例えば、シリコン基板の（１００）面をＫＯＨでウェットエッチングする場合には、約５５°の傾斜角とすることができる。
上記構成により、Ｎ型ウェル２の側方における容量Ｃ2、Ｃ3が、図１に示した素子構造では、空乏層Ｋ2、Ｋ3であったものが、本実施例の素子では、絶縁層２５の容量に置き換わることになる。そして、セルの単位素子面積を大きくすることなく、絶縁層２５の幅Ｗを大きくすることができるので、図７に示すように、容量Ｃ2、Ｃ3をより小さくすることができる。
なお、通常、埋め込み絶縁層の幅Ｗとその容量Ｃは、図７に示すグラフのような関係となり、埋め込み絶縁層の幅Ｗがより広い方が、容量Ｃをより小さくすることができる。又、埋め込み絶縁層の素材としては、絶縁物である酸化珪素膜でもよいが、容量低減を考慮すると、図７に示すように、誘電率の低いＬｏｗ−ｋ素材（例えば、ポーラスＳｉＯ2、ＳｉＯＣ等の珪素系絶縁化合物）がより望ましい。Ｌｏｗ−ｋ素材を使用する場合、容量Ｃがより小さくなるため、同じ寄生容量とする場合、幅Ｗが小さくてもよく、セルの単位素子面積を小さくすることが可能となる。
このような構成を有するセルにおいては、Ｎ型ウェル２の余分な部分が絶縁膜２５に置き換わり、余分な寄生容量が低減されているので、接合界面Ｊ1近傍に生成される空乏層Ｋ1で入射光を光電変換する際に、その出力電圧を向上させることができる。又、光電変換に主に寄与する空乏層Ｋ1の位置における絶縁層２５の幅を狭くして、空乏層Ｋ1の面積を大きく確保するので、セルの単位素子面積を増やすことなく、受光面積を大きく確保することができる。その結果、入射光に対して、高効率の光電変換を達成することが可能となり、検出感度を向上させることができる。
本発明は、イメージセンサのセルを構成するフォトダイオードに好適なものであるが、ダイオード構造の素子であれば、寄生容量の低減のため、他のダイオード構造の素子にも適用可能である。
１ Ｐ型基板
２、 Ｎ型ウェル
３ フィールド酸化膜
４ 高濃度Ｎ型領域
５ 層間絶縁膜
６ 配線
７ 保護膜
９ 入射光
１０ キャリア
２１、２３、２５ 絶縁層
２２、２４、２４ａ、２４ｂ、２６ トレンチ
Ｃ1、Ｃ2、Ｃ3 容量
Ｊ1、Ｊ2、Ｊ3 接合界面
Ｋ1、Ｋ2、Ｋ3 空乏層
２、 Ｎ型ウェル
３ フィールド酸化膜
４ 高濃度Ｎ型領域
５ 層間絶縁膜
６ 配線
７ 保護膜
９ 入射光
１０ キャリア
２１、２３、２５ 絶縁層
２２、２４、２４ａ、２４ｂ、２６ トレンチ
Ｃ1、Ｃ2、Ｃ3 容量
Ｊ1、Ｊ2、Ｊ3 接合界面
Ｋ1、Ｋ2、Ｋ3 空乏層
Claims (9)
- ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする半導体装置。 - ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように設けると共に、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に設け、
前記第１溝及び前記第２溝に絶縁物を埋め込んだことを特徴とする半導体装置。 - ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成して、前記基板と前記ウェル領域との接合界面近傍に生成される空乏層により、入射された光の光電変換を行う半導体装置において、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように設け、
前記溝に絶縁物を埋め込んだことを特徴とする半導体装置。 - 前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
- 入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする半導体装置の製造方法。 - 入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
前記ウェル領域の底部側に生成される空乏層の上部までの深さであり、かつ、ウェル領域に形成する高濃度領域まで拡幅された幅の第１溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
更に、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、前記ウェル領域の側方側に生成される空乏層の幅より大きい第２溝を、前記ウェル領域の側方側の接合界面を削除するように、前記第１溝の底部に形成し、
前記第１溝及び前記第２溝に絶縁物を埋め込むことを特徴とする半導体装置の製造方法。 - 入射された光の光電変換を行う半導体装置の製造方法であって、
ｎ型又はｐ型の何れか一方の半導体からなる基板の所定領域に、ｎ型又はｐ型の何れか他方の半導体からなる所定深さのウェル領域を形成し、
深さが、前記ウェル領域の底部側に生成される空乏層の深さより深く、かつ、上方における幅が、ウェル領域に形成する高濃度領域まで拡幅された幅であり、かつ、前記ウェル領域の底部側に生成される空乏層の深さ位置における幅が、前記ウェル領域の側方側に生成される空乏層の幅より大きい逆三角形状断面の溝を、前記ウェル領域の側方側の接合界面を削除するように形成し、
前記溝に絶縁物を埋め込むことを特徴とする半導体装置の製造方法。 - 前記逆三角形状の溝は、アルカリ系溶液を用いるウェットエッチングにより形成することを特徴とする請求項７の発明に記載の半導体装置の製造方法。
- 前記絶縁物を、酸化珪素又は低誘電率を有する珪素系絶縁化合物とすることを特徴とする請求項５乃至請求項８のいずれかに記載の半導体装置の製造方法。
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