JPH0499066A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH0499066A JPH0499066A JP2207574A JP20757490A JPH0499066A JP H0499066 A JPH0499066 A JP H0499066A JP 2207574 A JP2207574 A JP 2207574A JP 20757490 A JP20757490 A JP 20757490A JP H0499066 A JPH0499066 A JP H0499066A
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- photoelectric conversion
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
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- Solid State Image Pick-Up Elements (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は光電変換装置に係り、特に複数の光電変換要素
を半導体基体に形成する光電変換装置に関する。
を半導体基体に形成する光電変換装置に関する。
［従来の技術］
従来の光電変換装置は、半導体基体に複数の光電変換要
素を形成する場合、次のような構成としていた。
素を形成する場合、次のような構成としていた。
第４図は、従来の光電変換装置の一構成例を説明するた
めの縦断面図である。
めの縦断面図である。
本構成例の光電変換装置は、光電変換要素としてコレク
タ出力型光電変換素子を用いたものである。
タ出力型光電変換素子を用いたものである。
同図において、１はＰ型半導体基板、２はＮ９埋め込み
層、３はＮ′″半導体層、４はＮ−エピタキシャル層、
５はＰ−半導体層、６はＮ′″半導体層である。
層、３はＮ′″半導体層、４はＮ−エピタキシャル層、
５はＰ−半導体層、６はＮ′″半導体層である。
Ｎ′″半導体層６がエミッタ、Ｐ−半導体層５がベース
、Ｎ−エピタキシャル層４、Ｎ９埋め込み層２及びＮ１
半導体層３がコレクタに相当し、ＮＰＮ型バイポーラト
ランジスタと同様な構成となっている。
、Ｎ−エピタキシャル層４、Ｎ９埋め込み層２及びＮ１
半導体層３がコレクタに相当し、ＮＰＮ型バイポーラト
ランジスタと同様な構成となっている。
コレクタは最高電位に保たれ、ベースはコレクタに対し
逆バイアス状態になるように、一定の初期電位が与えら
れる。
逆バイアス状態になるように、一定の初期電位が与えら
れる。
ベース領域及びベースコレクタ間の空乏層において、入
射光により生成した正孔は、ベースに蓄積し、ベース電
位は上昇する。ベース電位の変化ΔＶ、は、光電流密度
ＩＰ、受光部面積をＡ、ベース・コレクタ容量をＣｂｅ
、蓄積時間を１．とすると、 となる。
射光により生成した正孔は、ベースに蓄積し、ベース電
位は上昇する。ベース電位の変化ΔＶ、は、光電流密度
ＩＰ、受光部面積をＡ、ベース・コレクタ容量をＣｂｅ
、蓄積時間を１．とすると、 となる。
上記光電変換素子は、このベース電位の変化分をエミッ
タ電位の変化分として出力するエミッタホロワにより出
力信号を得る。
タ電位の変化分として出力するエミッタホロワにより出
力信号を得る。
［発明が解決しようとしている課題］
しかしながら、上記光電変換装置では、光電変換要素た
る画素の分離にＮ＋半導体層３とＮ３埋め込み層２を用
いているため、各画素間のクロストークが完全になくな
らず、また、基板からの暗電流が存在するという課題が
あった。また、エミッタホロワで出力を得るため、バイ
ポーラトランジスタのオフセットムラの影響を太き（受
ける課題があった。
る画素の分離にＮ＋半導体層３とＮ３埋め込み層２を用
いているため、各画素間のクロストークが完全になくな
らず、また、基板からの暗電流が存在するという課題が
あった。また、エミッタホロワで出力を得るため、バイ
ポーラトランジスタのオフセットムラの影響を太き（受
ける課題があった。
［課題を解決するための手段］
本発明の光電変換装置は、複数の光電変換要素を半導体
基体に形成する光電変換装置において、各光電変換要素
を、底部に設けられた絶縁領域と、側部に設けられたト
レンチ絶縁領域とで電気的に分離した半導体領域に設け
たことを特徴とする ［作 用］ 本発明は、光電変換要素を、底部に設けられた絶縁領域
と、側部に設けられたトレンチ絶縁領域とで電気的に分
離した半導体領域に設けることで、光電変換要素間を電
気的に分離し、クロストークを完全になくし、暗電流を
減少させるものである。
基体に形成する光電変換装置において、各光電変換要素
を、底部に設けられた絶縁領域と、側部に設けられたト
レンチ絶縁領域とで電気的に分離した半導体領域に設け
たことを特徴とする ［作 用］ 本発明は、光電変換要素を、底部に設けられた絶縁領域
と、側部に設けられたトレンチ絶縁領域とで電気的に分
離した半導体領域に設けることで、光電変換要素間を電
気的に分離し、クロストークを完全になくし、暗電流を
減少させるものである。
なお、光電変換要素をコレクタ出力型光電変換素子とす
れば、バイポーラトランジスタのオフセットムラの影響
を軽減することができる。
れば、バイポーラトランジスタのオフセットムラの影響
を軽減することができる。
［実施例］
以下、本発明の実施例について、図面を用いて詳細に説
明する。
明する。
第１図は本発明の光電変換装置の一実施例の光電変換部
の構成を示すための縦断面図である。
の構成を示すための縦断面図である。
同図において、２はＮ４半導体層、４はＮ−エピタキシ
ャル層、５はＰ−半導体層、６はＮ′″半導体層、７は
絶縁膜、８はトレンチ絶縁領域である。Ｎ３半導体層６
がエミッタ、Ｐ−半導体層５がベース、Ｎ−エピタキシ
ャル層４及びＮ１半導体層２がコレクタに相当し、ＮＰ
Ｎ型トランジスタと同様な構成となっている。
ャル層、５はＰ−半導体層、６はＮ′″半導体層、７は
絶縁膜、８はトレンチ絶縁領域である。Ｎ３半導体層６
がエミッタ、Ｐ−半導体層５がベース、Ｎ−エピタキシ
ャル層４及びＮ１半導体層２がコレクタに相当し、ＮＰ
Ｎ型トランジスタと同様な構成となっている。
本実施例では、光電変換要素を構成するＮ４半導体層２
．Ｎ＝エピタキシャル層４．Ｐ−半導体層５．Ｎ′″半
導体層６が設けられる半導体領域は、底部に絶縁膜７が
形成され、隣接する半導体領域との間の側部はトレンチ
絶縁領域８が形成されているため完全に電気的に絶縁さ
れる。
．Ｎ＝エピタキシャル層４．Ｐ−半導体層５．Ｎ′″半
導体層６が設けられる半導体領域は、底部に絶縁膜７が
形成され、隣接する半導体領域との間の側部はトレンチ
絶縁領域８が形成されているため完全に電気的に絶縁さ
れる。
第２図は、本発明の光電変換装置の一実施例の一画素分
に相当する信号読み出し回路の構成を示す回路構成図で
ある。
に相当する信号読み出し回路の構成を示す回路構成図で
ある。
同図において、９は一つの光電変換要素を構成するバイ
ポーラトランジスタ型センサ、１０はベースリセット用
のＭＯＳトランジスタ、１１はエミッタリセット用のＭ
ＯＳトランジスタ、１２は容量転送用のＭＯ８Ｉ−ラン
ジスタ、１３は容量、１４は容量リセット用のＭＯＳ）
ランジスタ、１５は電源である。
ポーラトランジスタ型センサ、１０はベースリセット用
のＭＯＳトランジスタ、１１はエミッタリセット用のＭ
ＯＳトランジスタ、１２は容量転送用のＭＯ８Ｉ−ラン
ジスタ、１３は容量、１４は容量リセット用のＭＯＳ）
ランジスタ、１５は電源である。
かかる信号読み出し回路の動作は次のように行われる。
まず、容量リセット用のＭＯＳトランジスタ１４をＯＮ
状態として、容量１３に初期電荷を与える。
状態として、容量１３に初期電荷を与える。
次に、容量転送用のＭＯＳ）ランジスタ１２をＯＮ状態
とする。バイポーラトランジスタ型センサ９に光が照射
すると光電流（＝ＩＰ）が流れ、その結果、コレクタに
もコレクタ電流（＝ｈｒｔ−Ｉｐ）が流れる。この電流
は容量１３から供給されるので容量１３の蓄積電荷は光
量に比例して減少してゆくことになり、この容量１３の
電位変化を出力信号とすることで、光量に応じた電気信
号を得ることができる。
とする。バイポーラトランジスタ型センサ９に光が照射
すると光電流（＝ＩＰ）が流れ、その結果、コレクタに
もコレクタ電流（＝ｈｒｔ−Ｉｐ）が流れる。この電流
は容量１３から供給されるので容量１３の蓄積電荷は光
量に比例して減少してゆくことになり、この容量１３の
電位変化を出力信号とすることで、光量に応じた電気信
号を得ることができる。
第３図は、本発明を適用した固体撮像装置の概略的構成
図である。
図である。
同図において、光センサがエリア状に配列された撮像素
子２０１は、垂直走査部２０２及び水平走査部２０３に
よってテレビジョン走査が行なわれる。
子２０１は、垂直走査部２０２及び水平走査部２０３に
よってテレビジョン走査が行なわれる。
水平走査部２０３から出力された信号は、処理回路２０
４を通して標準テレビジョン信号として出力される。
４を通して標準テレビジョン信号として出力される。
垂直および水平走査部２０２及び２０３の駆動パルスφ
Ｈ１＋ φ旧−φＨ２ヤφＶｉ＋ φＶＩ＋ φｖ２等
はドライバ２０５によって供給される。またドライバ２
０５はコントローラ２０６によって制限される。
Ｈ１＋ φ旧−φＨ２ヤφＶｉ＋ φＶＩ＋ φｖ２等
はドライバ２０５によって供給される。またドライバ２
０５はコントローラ２０６によって制限される。
［発明の効果］
以上説明したように、本発明の光電変換装置によれば、
光電変換要素を、底部に設けられた絶縁領域と、側部に
設けられたトレンチ絶縁領域とで電気的に分離した半導
体領域に設けることで、光電変換要素間を電気的に分離
し、クロストークを完全にな（し、基板からの暗電流を
減少させることができる。
光電変換要素を、底部に設けられた絶縁領域と、側部に
設けられたトレンチ絶縁領域とで電気的に分離した半導
体領域に設けることで、光電変換要素間を電気的に分離
し、クロストークを完全にな（し、基板からの暗電流を
減少させることができる。
また、本発明によれば、コレクタを完全に分離できるた
め、コレクタ出力型光電変換素子を作製することが可能
となる。コレクタ出力型の採用により、出力信号はｈｒ
Ｅ（電流増幅率）のみに依存し、他のベース・コレクタ
容量、ベース・エミッタ容量に依存せずに信号を読み出
すことができる。
め、コレクタ出力型光電変換素子を作製することが可能
となる。コレクタ出力型の採用により、出力信号はｈｒ
Ｅ（電流増幅率）のみに依存し、他のベース・コレクタ
容量、ベース・エミッタ容量に依存せずに信号を読み出
すことができる。
第１図は本発明の光電変換装置の一実施例の光電変換部
の構成を示すための縦断面図である。 第２図は、本発明の光電変換装置の一実施例の一画素分
に相当する信号読み出し回路の構成を示す回路構成図で
ある。 第３図は、本発明を適用した固体撮像装置の概略的構成
図である。 第４図は、従来の光電変換装置の一構成例を説明するた
めの縦断面図である。 １はＰ型半導体基板、２はＮ′″埋め込み層、３はＮ０
半導体層、４はＮ−エピタキシャル層、５はＰ−半導体
層、６はＮ′″半導体層、７は絶縁膜、８はトレンチ絶
縁領域、９はバイポーラトランジスタ型センサ、１０は
ベースリセット用のＭＯＳトランジスタ、１１はエミッ
タリセット用のＭＯＳトランジスタ、１２は容量転送用
のＭＯＳトランジスタ、１３は容量、１４は容量リセッ
ト用のＭＯＳトランジスタ、１５は電源である。 代理人 弁理士 山 下 積 平
の構成を示すための縦断面図である。 第２図は、本発明の光電変換装置の一実施例の一画素分
に相当する信号読み出し回路の構成を示す回路構成図で
ある。 第３図は、本発明を適用した固体撮像装置の概略的構成
図である。 第４図は、従来の光電変換装置の一構成例を説明するた
めの縦断面図である。 １はＰ型半導体基板、２はＮ′″埋め込み層、３はＮ０
半導体層、４はＮ−エピタキシャル層、５はＰ−半導体
層、６はＮ′″半導体層、７は絶縁膜、８はトレンチ絶
縁領域、９はバイポーラトランジスタ型センサ、１０は
ベースリセット用のＭＯＳトランジスタ、１１はエミッ
タリセット用のＭＯＳトランジスタ、１２は容量転送用
のＭＯＳトランジスタ、１３は容量、１４は容量リセッ
ト用のＭＯＳトランジスタ、１５は電源である。 代理人 弁理士 山 下 積 平
Claims (2)
- （１）複数の光電変換要素を半導体基体に形成する光電
変換装置において、 各光電変換要素を、底部に設けられた絶縁領域と、側部
に設けられたトレンチ絶縁領域とで電気的に分離した半
導体領域に設けたことを特徴とする光電変換装置。 - （２）前記光電変換要素がコレクタ出力型光電変換素子
である請求項１記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207574A JPH0499066A (ja) | 1990-08-07 | 1990-08-07 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207574A JPH0499066A (ja) | 1990-08-07 | 1990-08-07 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499066A true JPH0499066A (ja) | 1992-03-31 |
Family
ID=16542009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207574A Pending JPH0499066A (ja) | 1990-08-07 | 1990-08-07 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499066A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022492B2 (en) | 2006-02-24 | 2011-09-20 | Seiko Instruments Inc. | Semiconductor device for performing photoelectric conversion |
| CN109346496A (zh) * | 2018-11-23 | 2019-02-15 | 德淮半导体有限公司 | 像素单元、图像传感器及其制造方法 |
-
1990
- 1990-08-07 JP JP2207574A patent/JPH0499066A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022492B2 (en) | 2006-02-24 | 2011-09-20 | Seiko Instruments Inc. | Semiconductor device for performing photoelectric conversion |
| CN109346496A (zh) * | 2018-11-23 | 2019-02-15 | 德淮半导体有限公司 | 像素单元、图像传感器及其制造方法 |
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